JPH0440524A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ メモリ・ツー・メモリ演算命令の実行機能をそなえたパ
イプライン方式の演算装置に関しメモリ・ツー・メモリ
演算命令のパイプライン実行サイクルを短縮することを
目的とし命令デコート手段と、デコートされた結果の命
令の演算指示にしたがってオペランドを演算する演算手
段と、命令に含まれるオペランド′のアドレス情報に基
づいて実効アドレスを計算するアトレス計算手段と、オ
ペランドキャッシュとをそなえ。

メモリ・ツー・メモリ演算命令の実行機能を有するパイ
プライン方式の演算装置において、上記アドレス計算手
段を２つ設けて並列に動作可能にし上記メモリ・ツー・
メモリ演算命令を実行する場合、２つのオペランドの実
効アドレスを上記２つのアドレス計算手段により並行し
て同時に計算し。

１サイクルで求めるようにし、さらにオペランドキャッ
シュを、リード用の２ポートとライト用の１ポートの３
ポート構造とした。

〔産業上の利用分野〕

本発明は、メモリ・ツー・メモリ演算命令の実行機能を
そなえたパイプライン方式の演算装置に関し、特に命令
中のソースとディスティネーションの２つのアドレスの
オペランド−をメモリから読み出し、演算結果をディス
ティネーションアドレスに書き込むメモリ・ツー・メモ
リ演算命令の実行において、待ちサイクルなしのパイプ
ライン動作を可能にする。

〔従来の技術〕

第６図は、従来のパイプライン方式の演算装置のブロッ
ク構成を示したものである。図中、１は演算装置、２は
主記憶装置、３は外部ハスインクフェース、４は命令ア
クセス用の命令キャッシュ５はブリフェッチした複数個
の命令を入力順に格納するバッファの命令ブリフェッチ
キュー、６は命令デコーダ、７はプリフェッチする命令
のアドレスを計算する命令ブリフェッチカウンタ、８は
与えられたオペランドアドレスのベースアドレスインデ
ックス１デイスプレイスメン１１こ基づいて実効アドレ
スＥＡを計算するアドレス計算器、９は与えられたオペ
ランドについて命令のオペコドで指示された算術演算や
論理演算を実行するオペランド演算器、１０は各種デー
タの一時的格納に使用される汎用レジスタ、１１　はオ
ペランドアクセス用の２ポートのオペランドキャッシュ
１２は命令実行制御部、１３はオペコードで指示された
演算についてオペランド演算器９の動作を制御部するマ
イクロプログラム、　　１４．　１４’　　はオペラン
ドキャッシュ１１のポートである。

プログラムは主記憶装置２に格納されており命令実行制
御部１２により、命令ブリフェッチ制御が行われる。命
令ブリフェッチには命令キャンシュ４が用いられる。命
令実行制御部１２ば、順次の命令についてブリフェッチ
アドレスを生成して、命令キャッシュ４をアクセスし、
アクセスがヒツトすれば命令を読み出して、命令ブリフ
ェッチキュー５に格納する。他方、命令キャンシュ４の
アクセスに失敗すれば１通常のキャッシュ制御にしたが
い、外部ハスインタフェース３を介して主記憶装置２か
ら命令を読み出し、命令ブリフェッチキュー５に格納す
る。

命令実行制御部１２は、命令ブリフェッチキュー５の先
頭から命令を取り出し、命令デコーダ６に送る。命令デ
コーダ６は、命令のオペコードを識別して、演算命令の
場合その演算種別を示す情報をオペランド演算器９に与
える。

さらに演算命令がメモリ・ツー・メモリ演算命令の場合
には、第１オペランドと第２オペランド−のアドレス情
報をアドレス計算器８に順次供給して、それぞれの実効
アドレスを計算させ、それぞれの計算結果の実効アドレ
スをボー１−１４．　１４’に順次供給してオペランド
キャンシュ１１をアクセスし、第１オペランドと第２オ
ペランドをフェッチしてオペランド演算器９に入力する
。

オペランド演算器９は、入力された第１オペランドと第
２オペランドの間で　オペコードにより指示された演算
を実行する。演算結果は、第２オペランドのアドレス（
ディスティネーションアドレス）によりボー目４′　を
用いてオペランドキャッシュ１１に格納される。

命令実行制御部１２は、命令デコードオペランドアドレ
ス計算、オペランドフェッチ、オペランド演算、結果の
格納の各処理を、１サイクル単位で順次の命令について
パイプライン方式で実行制御部する。

第７図は、メモリ・ツー・メモリ演算命令が連続する場
合の従来のパイプライン制御フローを示（ポート１４′
） 図中、横軸はサイクル単位で表した時間を表しフロック
のＤＣは命令デコードのステージ　ＡＣはオペランドア
ドレス計算のステージ、ＯＦはオペランドフェッチのス
テージ、ＯＢはオペランド演算のステージ、ＯＷは演算
結果のオペランドの書き込みのステージを表している。

なお第１オペランドと第２オペランドに対するＡＣとＯ
Ｆを添字１と２によって区別している。

２つのメモリ・ツー・メモリ演算命令が続いてパイプラ
インに投入された場合、各サイクルで図示のようなステ
ージの動作が行われる。まず図示の最初の命令■では次
のようになる。

サイクル　　　　　動　　　　作 Ｉ　　　ＤＣ：命令デコード ２　　　　ＡＣ，：第１オペランドのアドレス計算３　
　　　ＡＣ２：第２オペランドのアドレス計算ＯＦ、：
第１オペランドのフェッチ （ポート　１４　） ４　　０Ｆ２：第２オペランドのフェッチ５　　　　ｏ
Ｅ：オペラント演算 ６　　０Ｗ：演算結果の格納（ボー目４′）ところで第
６図に示されるように、アドレス計算器８は１つである
ため、第１オペランドのアドレス計算と第２オペランド
のアドレス計算とは直列に行われる必要があり、その結
果それらのオペランドのフエ’７チも直列に行われる。

次に図示の２番目の命令■では次のようになる。

サイクル　　　　動　　作 ２　　　　　　　　　ＤＣ ３（ＤＣ） ４　　　　　　　　　ＡＣ ６（ＡＣ２） ７　　　　　　　　　　０Ｆ２　（ポー目４′）８　　
　　　　　　　　　０Ｅ ９　　　　　　　　　　０Ｗ（ポート１４′）ここで命
令■の第１オペランドのアドレス計算ステージＡＣ，は
、第３サイクルで命令■の第２オペランドのアドレス計
算ステージＡＣ２が実行されているためアドレス計算器
を使用できずに１サイクル遅らされ、また第２オペラン
ドのフェッチステージＯＦ　２　も、第６サイクルにお
いてオペランドキャッシュ１１のポート１４′　が命令
■のＯＷで使用中であるため、■サイクル遅れて実行さ
れる。

したがって、命令■の実行時間の長さが６サイクルであ
ったのに対して、命令■では８サイクルに延びている。

〔発明が解決しようとする課題］ 従来のパイプライン方式の演算装置では、メモリ・ツー
・メモリ演算命令のソースとディスティネーションの２
つのオペランドのアドレス計算に２サイクルを要し、ま
たメモリ・ツー・メモリ演算命令が連続してパイプライ
ンに投入された場合後続の命令のオペランドアドレス計
算とオペランドキャッシュアクセスに待ちサイクルが生
じて遅れがでるという問題があった。

本発明は、メモリ・ツー・メモリ演算命令のパイプライ
ン実行サイクルを短縮することを目的としている。

〔課題を解決するための手段〕

本発明は、メモリ・ツー・メモリ演算命令の実行におい
て、オペランドアｌ−レス計算の待ちやオペランドキャ
ッシュのアクセス待ちをなくすため。

アドレス計算器の２重化と、さらにはオペランドキャッ
シュアクセスポートの３重化を図るものである。

第１図は本発明の原理的構成図である。

回において ■はパイプライン方式の演算装置であり、メモリ・ツー
・メモリ演算命令の実行機能をもつ。

２は主記憶装置であり、プログラムおよびオペランドデ
ータが格納されている。

３は外部ハスインタフェースであり、外部ハスとの結合
制御を行う。

４は命令キャッシュであり、命令を高速フェンチするだ
めのバッファとして用いられる。

５は命令プリフェッチキューであり３プリフエツチされ
た複数の命令を実行待ちの間保持する。

６は命令デコーダであり、命令中のオペコード等の各情
報を識別して制御情報を出力する。

７は命令プリフェッチカウンタであり、プリフェッチす
る命令のアドレスを保持しでいる。命令キャッシュ４か
ら命令をプリフェッチするごとにカウントア・ノブし２
分岐命令実行時に新規の値に更新される。

８８′はそれぞれアドレス計算器であり、ソース（第１
）とディスティネーション（第２）の２つのオペランド
の実効アドレス計算を同時並行して実行することができ
る。

９はオペランド演算器であり、与えられた２つのオペラ
ンドの間で、命令のオペツーＦにより指示された算術演
算あるいは論理演算を実行する。

１０は汎用レジスタである。

１１　は３ボーＩ・のオペランドキャッシュであり。

オペランドの高速フエンチに用いられる。

１２は命令実行制御部であり、命令のプリフェッチや命
令の実行シーケンスを制御する。

１３はマイクロプログラムであり、命令のオペコードに
より指示された演算の種別に基づいてオペランド演算器
９による演算の実行制御を行う。

１１、　１４’　、　１４″はオペランドキャッシュ１
１のポートであり、１４および１４′　はり一ト用のポ
ート、　１４”はライト用のポートである。

１５はライトアドレスを保持するライトアドレスレジス
タである。

１６はソースオペランドアドレスポートである。

１６′　　はテ゛イスティ不一ションオペランドアトレ
スボ−１〜である。

１６″はライト用７１ルスポートである。

〔作　用〕

第１図において、メモリ・ツー・メモリ演算命令が実行
される場合の動作を説明する。

命令プリフェッチキュー５から命令デコーダ６に投入さ
れた命令がメモリ・ツー・メモリ演算命令であった場合
、命令デコーダ６はこれを識別し２オペコードの内容に
したがってマイクロプログラム１３を起動してオペラン
ド演算器９を制御さセまた第１オペランドと第２オペラ
ンドのアドレス情報をそれぞれアドレス計算器８とアド
レス計算器８′とに同時に供給して、実効アドレスを並
行して計算させる。

計算結果の第１オペランドの実効アドレスはアドレス計
算器８からオペランドキャッシュ１１のリード用のアド
レスボー１・１６に与えられ２対応する第１オペランド
が読め出されてオペランド演算器９に入力される。

同様に第２オペランドの実効アドレスは、アドレス計算
器８′からオペランドキャンシュ１１のり一ト用のアド
レスポート１６′　に与えられ、対応する第２オペラン
ドが読め出されてオペランド演算器９に入力される。ま
た同時に第２オペランドの実効アドレスは、演算結果の
ディスティネーションアドレスとしてライトアドレスレ
ジスタＩ５に一時的に保持される。

オペランド演算器９は、第１と第２のオペランドが入力
されると、指示された演算を行い、その結果をライトア
ドレスレジスタ１５のライトアドレスにしたがって　ラ
イ１〜用のアドレスポート１６″によりオペランドキャ
ッジｊ−１１に書き込む。

このように、メモリ・ツー・メモリ演算命令の実行にお
りるソースとディスティネーションの２つのオペランド
のアドレス計算は同時並行化により、１サイクルでの実
行が可能となり、また複数のメモリ・ツー・メモリ演算
命令が連続して投入されても、オペランドキャッシュの
アクセスを待ちサイクルなしに実行することができる。

〔実施例〕

本発明の実施例を第２図ないし第５図にしたがって説明
する。

第２図（ａ）は３本発明実施例による命令のフォーマン
トを示す。図中、ＯＰＩおよびＯＦ２はオペコードであ
り、ＯＰｌは基本コード部、ＯＦ２はその補助情報であ
る詳細コード部を表す。またＥＡｌおよびＥＡ２はアド
レス形式を指定するアドレス情報である。

第２図（ｂ）は２本発明が対象とするメモリ・ツー・メ
モリ演算命令の場合のフォーマントの例であり、加算命
令 ＡＤＤ　　■ＲＯ，■Ｒｌ　＋ｄｉｓｐについてのもの
を示す。

第２図（ｂ）のＯＰＩとＯＦ２には上記加算命令ＡＤＤ
のオペコードが設定され、また５ｒｃ（図（ａ）のＥＡ
Ｉに対応）にはソースオペランドアドレスをもつレジス
タの番号■ＲＯが設定され、　　Ｄｅｓｔにはディステ
ィネーションオペランドアドレスを算出するための情報
■Ｒ１＋　ｄｉｓｐ　、つまりヘースアドレスをもつレ
ジスタの番号■Ｒ１とディスプレイスメント値ｄｉｓｐ
とが設定される。

第３図は１本発明実施例のオペランドキャッシュに用い
られる３ボ一トＲＡＭのビット・セル構造を示したもの
である。

図示のビット・セルはインバータＩＩ−，＋２を逆方向
接続したランチと、書き込み用および読み出し用のＦＥ
Ｔゲート群Ｇ１〜Ｇ６からなっている。

図中、Ｒ１とＲ２かそれぞれリード用の２つのポートで
あり、　　（Ｂ、Ｂ）かライ）・用のポートである。Ｇ
１．Ｇ２は状態表示用のゲー１−．Ｇ３゜Ｇ４は読み出
し用ゲート、Ｇ５，０６は書き込み用ケ−１□、ＷＲ＋
はリード用ボー１〜Ｒ１使用時に読み出し用ゲー）Ｇ３
を開くワード駆動線、ＷＲ２はリード用ポー１−　Ｒ２
使用時に読み出し用ゲー１−０４を開くワード駆動線、
Ｗいばライト用ポート（Ｂ、Ｂ）の使用時に書き込み用
ゲートＣ；５．　　Ｇ６を開くワード駆動線である。ワ
ード駆動線ＷＲ０ＷＲ２，Ｗｗをそれぞれオンにするこ
とにより、対応するポートを任意に有効化することがで
きる。

このような構造をもつことにより、２つのリード用ポー
トＲ１，Ｒ２と、１つのライト用ポート（Ｂ、Ｂ）は互
いに独立に並行して使用されることができる。

第４図は、第１図の２つのアドレス計算器８゜８′を使
用するが、オペランドキャッシュは第６図に示されてい
る従来の２ポートのものを使用した実施例において、３
つのメモリ・ツー・メモリ演算命令■、■、■がパイプ
ラインに連続投入された場合のフローを示したものであ
る。

図示のように、各命令■、■、■のいずれも第１と第２
の２つのオペランドの実効アドレス計算Ａ　Ｃ＋　、　
Ａ　Ｃ２が並列に１サイクルで実行されることがわかる
。しかしオペランドキャンシュが２ポート構造のため、
第５サイクルで命令■の第２オペランドのフェッチステ
ージＯＦ２に待ちが生し、１サイクルの遅れが出る。

第５図は、第１図に示されているポート構造のオペラン
ドキャッシュを採用した実施例の場合のフローである。

図示のようにメモリ・ツー・メモリ演算命令■のＯＦ２
は遅れなしに実行できる。さらに３個以上の任意複数の
メモリ・ツー・メモリ演算命令■■、■、・・・がパイ
プラインに連続投入されてもそれぞれの命令を５ザイク
ルで遅れなしに実行できる。

〔発明の効果〕

本発明によれば、若干のハードウェアの追加改良により
、パイプライン方式の演算装置におけるメモリ・ツー・
メモリ演算命令の実行サイクルを最短化することができ
、処理の高速化が可能となる。特にメモリ・ツー・メモ
リ演算命令を連続実行する処理において、効率の大幅な
向」−を回ることかできる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明実施例の命令
フォーマットの説明画、第３図は本発明実施例の３ポー
ｌ−ＲＡ　Ｍのビットセル構造を示す回路図、第４図は
本発明実施例の命令実行フロー図、第５図は本発明の他
の実施例の命令実行フロー図、第６図は演算装置の従来
例の構成図、第７図は従来例におりる命令実行フロー回
である。 第１図中 １：演算装置 ２：主記憶装置 ３：外部ハスインタフェース ４：命令キャッシュ ５；命令ブリフェッチキュー ６：命令デコーダ ７−命令ブリフェッチカウンタ ８．８’ニアトレス計算器。 ９：オベラント−演算器 １０：汎用レジスタ １１：オペランドキャッシュ。 ］２：命令実行制御部。 １３：マイクロプログラム １４、　１４’　　：リード用ボー（・１４”ニライト
用ポート。 １６；ソースオペランドアドレスポート１６′：ディス
ティネーションオベラントアドレスポート １６″：　ライト用アドレスボー１・。

Claims (2)

【特許請求の範囲】
1. （１）命令デコード手段と、デコードされた結果の命令
   の演算指示にしたがってオペランドを演算する演算手段
   と、命令に含まれるオペランドのアドレス情報に基づい
   て実効アドレスを計算するアドレス計算手段と、オペラ
   ンドキャッシュとをそなえ、メモリ・ツー・メモリ演算
   命令の実行機能を有するパイプライン方式の演算装置に
   おいて、 上記アドレス計算手段を２つ設けて並列に動作可能にし
   、 上記メモリ・ツー・メモリ演算命令を実行する場合、２
   つのオペランドの実効アドレスを上記２つのアドレス計
   算手段により並行して同時に計算し、１サイクルで求め
   ることを特徴とする演算装置。
2. （２）請求項（１）において、さらにオペランドキャッ
   シュを、リード用の２ポートとライト用の１ポートの３
   ポート構造とし、 上記メモリ・ツー・メモリ演算命令が少なくとも３つ以
   上連続した場合において、上記キャッシュメモリの３つ
   のポートを並列に使用してオペランドアクセスを実行す
   ることを特徴とする演算装置。