JPS60157631A - 集積プログラマブルプロセツサ - Google Patents
集積プログラマブルプロセツサInfo
- Publication number
- JPS60157631A JPS60157631A JP59282137A JP28213784A JPS60157631A JP S60157631 A JPS60157631 A JP S60157631A JP 59282137 A JP59282137 A JP 59282137A JP 28213784 A JP28213784 A JP 28213784A JP S60157631 A JPS60157631 A JP S60157631A
- Authority
- JP
- Japan
- Prior art keywords
- register
- bus
- data
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims description 98
- 238000004364 calculation method Methods 0.000 claims description 40
- 238000012545 processing Methods 0.000 claims description 30
- 238000012546 transfer Methods 0.000 claims description 17
- 238000009825 accumulation Methods 0.000 claims description 6
- 238000004891 communication Methods 0.000 claims description 5
- 238000000605 extraction Methods 0.000 claims description 5
- 238000013500 data storage Methods 0.000 claims description 2
- 239000000470 constituent Substances 0.000 claims 2
- 230000006870 function Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 18
- 230000001360 synchronised effect Effects 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000004422 calculation algorithm Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 102000004381 Complement C2 Human genes 0.000 description 1
- 108090000955 Complement C2 Proteins 0.000 description 1
- 101000652332 Homo sapiens Transcription factor SOX-1 Proteins 0.000 description 1
- 235000002492 Rungia klossii Nutrition 0.000 description 1
- 244000117054 Rungia klossii Species 0.000 description 1
- 102100030248 Transcription factor SOX-1 Human genes 0.000 description 1
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 235000013405 beer Nutrition 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical group [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
- G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
プログラマプルグロセツサに関するものであって、斯る
プロセッサは ８０乗算用の２個のオペランドを受信する第１及ｌび第
２入力端子と、積全出力する第１出力端子を具える乗算
素子と、 ｂ、 ２個の別のオペランドを受信する第８及び第１出
力端子と、演算結果オペランドを出力する−・第２出力
端子と、前記第２出力端子と前記第８入力端子との間に
接続されたアキュムレータ手段を具える論理演算ユニッ
トと、 Ｃ，データ蓄積用の１ｓ１読出−書込メモリと、ｄ、他
の諸構成素子に対する制御情報蓄積用の制御メモリを接
続する友めの接続手段と、θ、ババス続手段を會み、前
記諸構成素子を互に且つ外部に接続するための通信手段
と を具えている。
プロセッサは ８０乗算用の２個のオペランドを受信する第１及ｌび第
２入力端子と、積全出力する第１出力端子を具える乗算
素子と、 ｂ、 ２個の別のオペランドを受信する第８及び第１出
力端子と、演算結果オペランドを出力する−・第２出力
端子と、前記第２出力端子と前記第８入力端子との間に
接続されたアキュムレータ手段を具える論理演算ユニッ
トと、 Ｃ，データ蓄積用の１ｓ１読出−書込メモリと、ｄ、他
の諸構成素子に対する制御情報蓄積用の制御メモリを接
続する友めの接続手段と、θ、ババス続手段を會み、前
記諸構成素子を互に且つ外部に接続するための通信手段
と を具えている。
この種のデータプロセッサは欧州特許出願第 １・００
ｇ６８ｏ’７−Ａｊｉ号（テキサスインスッルメントコ
ーポレーションに譲渡）にょｐ既知である。この □既
知の装置はプログラムバス及びデータバスがチップ上に
設けられｆｃ集積マイクロコンピュータであり、外部と
のプログラム情報の交替も可能であ、１゜る。更に、乗
算素子の出力端子は論理演算ユニツ１トの入力端子の一
つに直接結合している。斯るプロセッサのフレキシビリ
ティはこのような直接結合のために茜＜シ得ないことが
確かめられｆｃ。更に、一つのデータバスしかないため
にプロセッサのフレキシビリティを高くし得ないことも
確かめられ次。ここで観パス＋１とは少くとも２個の可
能情報源を有する少くとも８個のステーションと少くと
も２個の可能情報宛先との間を接続する相互接続手段を
意味する。
ｇ６８ｏ’７−Ａｊｉ号（テキサスインスッルメントコ
ーポレーションに譲渡）にょｐ既知である。この □既
知の装置はプログラムバス及びデータバスがチップ上に
設けられｆｃ集積マイクロコンピュータであり、外部と
のプログラム情報の交替も可能であ、１゜る。更に、乗
算素子の出力端子は論理演算ユニツ１トの入力端子の一
つに直接結合している。斯るプロセッサのフレキシビリ
ティはこのような直接結合のために茜＜シ得ないことが
確かめられｆｃ。更に、一つのデータバスしかないため
にプロセッサのフレキシビリティを高くし得ないことも
確かめられ次。ここで観パス＋１とは少くとも２個の可
能情報源を有する少くとも８個のステーションと少くと
も２個の可能情報宛先との間を接続する相互接続手段を
意味する。
発明の概要
本発明の目的は多種多様な用途を提供すると共に高速度
の信号処理を行ない得る集積データプロセッサを提供す
ることである。一般に、信号処理は複数の演算を読出し
てこれら演算を６リアルタ１イムガで実行するため、谷
演算は一定の時間インターバル内に光子させなりればな
らない。斯る信号処理の演算はしばしばベクトル演算と
して実行され、これは一連の檀（一方のファクタは順次
の信号値）の和を形成することを意味する。代表的・・
には同一の演算が各ブロックの順次の信号ワードｌ又は
信号ワード列についてたえずくり返え妊れる。
の信号処理を行ない得る集積データプロセッサを提供す
ることである。一般に、信号処理は複数の演算を読出し
てこれら演算を６リアルタ１イムガで実行するため、谷
演算は一定の時間インターバル内に光子させなりればな
らない。斯る信号処理の演算はしばしばベクトル演算と
して実行され、これは一連の檀（一方のファクタは順次
の信号値）の和を形成することを意味する。代表的・・
には同一の演算が各ブロックの順次の信号ワードｌ又は
信号ワード列についてたえずくり返え妊れる。
しかし、論理演算ユニット（Ａ、ＬＵ）において通常実
行されているような他のタイプの演算、例えばＯＲ機能
、回転又はシフトも必要である。 ・本発明は、上述の
目的を達成するために、ｆ。前記第１入力端子管前記バ
ス接続手段の別個の第１バスに接続し、前記第２及び第
４入力端子を前記バス接続手段の別個の第２バスに接続
し、 ｇ、前記第８入力端子を選択的に前記第１バスに結合可
能にし、 ｈ、前記第１アヤユムレータ手段は、前記第１バス及び
第２バスへの選択接続を形成する第１選択器を有する第
８出力端子を具えるものとし、１゛工、前記第１出力端
子は前記第１バス及び第２バスへの選択接続を形成する
第２選択器を具えるものとし、 コ、前記第１読出／ＩＦ込メモリは前記第１バス及び第
２バスに接続されたアドレス入力端子及び−・・データ
入力端子と、前記第１バス及び第２バヌ□への選択接続
を形成する第８選択器を有する第４出力端子を其えるも
のとした ことを特徴とする。
行されているような他のタイプの演算、例えばＯＲ機能
、回転又はシフトも必要である。 ・本発明は、上述の
目的を達成するために、ｆ。前記第１入力端子管前記バ
ス接続手段の別個の第１バスに接続し、前記第２及び第
４入力端子を前記バス接続手段の別個の第２バスに接続
し、 ｇ、前記第８入力端子を選択的に前記第１バスに結合可
能にし、 ｈ、前記第１アヤユムレータ手段は、前記第１バス及び
第２バスへの選択接続を形成する第１選択器を有する第
８出力端子を具えるものとし、１゛工、前記第１出力端
子は前記第１バス及び第２バスへの選択接続を形成する
第２選択器を具えるものとし、 コ、前記第１読出／ＩＦ込メモリは前記第１バス及び第
２バスに接続されたアドレス入力端子及び−・・データ
入力端子と、前記第１バス及び第２バヌ□への選択接続
を形成する第８選択器を有する第４出力端子を其えるも
のとした ことを特徴とする。
この構成は、乗算素子と論理演算ユニットとの間の固定
結合はプログラム中に混在するベクトル演算と他の演算
の実行に困難を生ずるという事実の認識に基づいて為し
たものである。即ち、多数のベクトル演算は乗算素子を
必要とするのみであり、この場合には論理演算装置の挿
入が遅れを生１・・する。他方、多数の他の演算の実行
に対しては論理演算装置のみが必要とさｎｌこの場合に
は乗算素子の挿入が遅れを生ずる。これがため、２つの
演算を分離して論理演算装置と乗算素子とを機能分布及
び処理速度に関し最適化し得るようにする１のが好まし
い。上述したように関連する入出力端子に接続した２−
バス構成によればフレキシビリティと処理速度が一層向
上する。例えば、所定のプログラムの開発に当り、例え
ば電気的に角変のメモリ（ＮＶＦｌ、ＡＭ、 ＲＡＭ、
ＰＲＯＭ 又はＫＥＰＲＯＭ ） トし・て構成され
た外部制御メモリを利用することかで１きる。しかし、
大量生産においてはこのメモリはプログラマブル読出専
用メモリ（ＥＥＰＲＯＭ、 ＥＰＲＮＭ）又は読出専用
メモＩＪ（ＲＯＭ）として集積される。
結合はプログラム中に混在するベクトル演算と他の演算
の実行に困難を生ずるという事実の認識に基づいて為し
たものである。即ち、多数のベクトル演算は乗算素子を
必要とするのみであり、この場合には論理演算装置の挿
入が遅れを生１・・する。他方、多数の他の演算の実行
に対しては論理演算装置のみが必要とさｎｌこの場合に
は乗算素子の挿入が遅れを生ずる。これがため、２つの
演算を分離して論理演算装置と乗算素子とを機能分布及
び処理速度に関し最適化し得るようにする１のが好まし
い。上述したように関連する入出力端子に接続した２−
バス構成によればフレキシビリティと処理速度が一層向
上する。例えば、所定のプログラムの開発に当り、例え
ば電気的に角変のメモリ（ＮＶＦｌ、ＡＭ、 ＲＡＭ、
ＰＲＯＭ 又はＫＥＰＲＯＭ ） トし・て構成され
た外部制御メモリを利用することかで１きる。しかし、
大量生産においてはこのメモリはプログラマブル読出専
用メモリ（ＥＥＰＲＯＭ、 ＥＰＲＮＭ）又は読出専用
メモＩＪ（ＲＯＭ）として集積される。
後者のメモリは安価であり、例えば読出専用メモリはチ
ップ上の極めて小さいスペースを占めるだけである。
ップ上の極めて小さいスペースを占めるだけである。
前記第１の続出／Ｖ１込メモリは、アドレス入力端子が
第１バスに、データ入力端子が第２バスに接続された第
１メモリモジユールと、アドレス人１′″力端子が第２
バスに、データ入力端子が第ｌバスに接続された第２メ
モリモジユールとを具え、前記第８選択器は２個のバス
の各々に接続された、各メモリモジュールに対応する選
択モジュールを具え、前記制御メモリのための接続手段
は他の素１・子の制御のための制御情報をストアする命
令レジスタを具え、前記命令レジスタは前記バス接続手
段に接続されたデータ出力端子を有するようにするのが
好適である。このようにするとデータを関連する演算の
前及び後に種々の経路で送ることが・・できる。
第１バスに、データ入力端子が第２バスに接続された第
１メモリモジユールと、アドレス人１′″力端子が第２
バスに、データ入力端子が第ｌバスに接続された第２メ
モリモジユールとを具え、前記第８選択器は２個のバス
の各々に接続された、各メモリモジュールに対応する選
択モジュールを具え、前記制御メモリのための接続手段
は他の素１・子の制御のための制御情報をストアする命
令レジスタを具え、前記命令レジスタは前記バス接続手
段に接続されたデータ出力端子を有するようにするのが
好適である。このようにするとデータを関連する演算の
前及び後に種々の経路で送ることが・・できる。
前記第１及び第２メモリモジユールの各々には専用のア
ドレス計算ユニットを設けるのが好適である。このよう
にすると一層高いフレキシビリティを達成することがで
きる。
ドレス計算ユニットを設けるのが好適である。このよう
にすると一層高いフレキシビリティを達成することがで
きる。
前記第１出力端子にはアキュムレータアダーを含むレト
ロ結合の第２アキュムレータ手段を設け、このアキュム
レータ手段に、バス接続手段に供給すべきデータに選択
シフト操作及びリフオーマティング操作を加えるシフト
ユニットを接続するの１・□が好適である。このように
すると、乗算素子はバス接続手段を必要とすることなく
多数の種々の演算を行なうことができ、従ってこの場合
にはバス接続手段を先の又は次の処理操作のために使用
することができる。
ロ結合の第２アキュムレータ手段を設け、このアキュム
レータ手段に、バス接続手段に供給すべきデータに選択
シフト操作及びリフオーマティング操作を加えるシフト
ユニットを接続するの１・□が好適である。このように
すると、乗算素子はバス接続手段を必要とすることなく
多数の種々の演算を行なうことができ、従ってこの場合
にはバス接続手段を先の又は次の処理操作のために使用
することができる。
前記第１アキュムレータ手段は、数個のオペランドをス
トアし得ると共に論理演算装置からの書込操作並びに第
１及び第２バスへの及びからの２つの独立の読出操作を
同時に実行し得るように８個のアドレッシング部を具え
る第２読出／誉込メモリを具えるものとするのが好適で
ある。このよ１うにすると、ローカル及び従って自由に
アクセスし得る処理メモリが論理演算装置に使用可能に
なるため、広範囲の演算の実行が容易になる。
トアし得ると共に論理演算装置からの書込操作並びに第
１及び第２バスへの及びからの２つの独立の読出操作を
同時に実行し得るように８個のアドレッシング部を具え
る第２読出／誉込メモリを具えるものとするのが好適で
ある。このよ１うにすると、ローカル及び従って自由に
アクセスし得る処理メモリが論理演算装置に使用可能に
なるため、広範囲の演算の実行が容易になる。
更に、前記バス接続手段へのアドレス接続部と・前記第
１及び第２バスへの選択データ接続部を具える読出専用
メモリとして構成された別のデータメモリのための別の
接続手段を設けるのが好適である。斯る読出専用（デー
タ）メモリは特にベクトル演算のだめの係数情報のスト
ア用に有利に使１・・用することができる。これを集積
するか否かの必要性に関しては既に述べた制御メモリと
同様である。
１及び第２バスへの選択データ接続部を具える読出専用
メモリとして構成された別のデータメモリのための別の
接続手段を設けるのが好適である。斯る読出専用（デー
タ）メモリは特にベクトル演算のだめの係数情報のスト
ア用に有利に使１・・用することができる。これを集積
するか否かの必要性に関しては既に述べた制御メモリと
同様である。
前記第８入力端子には前記第１及び第２バスへの選択接
続を形成する選択器を設けるのが好適で）・ある。論理
演算装置は１個又は２個のオペランドに種々の操作をカ
ロえることができる。この選択接続機構によればこの単
一オペランドを各時間に論理演算装置の四−の入力端子
に存在させることができるために、論理演算装置の構成
を簡単にする・。
続を形成する選択器を設けるのが好適で）・ある。論理
演算装置は１個又は２個のオペランドに種々の操作をカ
ロえることができる。この選択接続機構によればこの単
一オペランドを各時間に論理演算装置の四−の入力端子
に存在させることができるために、論理演算装置の構成
を簡単にする・。
ことができる。
更に、本発明７′ロセツサにおいては次の操作；−次の
命令サイクルにおいてオペランドをバス接続手段に使用
可能にするためのデータメモリのアドレス計算（当該メ
モリのアクセスも含む）；−、（ス接続手段の少くとも
一方のバスでのデータ転送； 一当該命令すイクル中バス接続手段を経て転送されてき
たオペランドに少くとも論理演算装置又は乗算素子の何
れか一方で処理操作を加えて当該サト・イクル中に結果
オペランドを形成してこの結果オペランドを次の命令サ
イクル又は後の命令サイクル中にバス接続手段を経て転
送可能にするデータ処理操作； を同時に含む第１の命令サイクルを制御するタイトミン
ク装置を設けるのが好適である。この場合、一つの命令
サイクルにおいて所定程度の韮ダＩＪ操作を達成するこ
とができる。
命令サイクルにおいてオペランドをバス接続手段に使用
可能にするためのデータメモリのアドレス計算（当該メ
モリのアクセスも含む）；−、（ス接続手段の少くとも
一方のバスでのデータ転送； 一当該命令すイクル中バス接続手段を経て転送されてき
たオペランドに少くとも論理演算装置又は乗算素子の何
れか一方で処理操作を加えて当該サト・イクル中に結果
オペランドを形成してこの結果オペランドを次の命令サ
イクル又は後の命令サイクル中にバス接続手段を経て転
送可能にするデータ処理操作； を同時に含む第１の命令サイクルを制御するタイトミン
ク装置を設けるのが好適である。この場合、一つの命令
サイクルにおいて所定程度の韮ダＩＪ操作を達成するこ
とができる。
更に、本発明プロセッサにおいては、第１状ａと第２状
態を具え、第１状態において前記第１の命令サイクルを
制御し、第２状態において前記第゛ｌの命令サイクルの
半分の長さの第２の命令サイクルを制御するサイクル選
択器を設け、前記第２命令ザイクルは次の操作ニ 一次の命令サイクルのためのデータメモリのアト・レス
を計算してアドレスを形成するアドレス計算；−ｉ前の
命令サイクル中に計算されたアドレスによリデータメモ
リをアクセスして次の命令サイクル中オペランドをバス
接続手段に使用可能にするメモリアクスセ； 一バス接続手段の少くとも一方によるデータ転送；−当
該命令サイクル又は先行命令サイクル中にバス接続手段
を経て転送された少くとも一つのオペランドに論理演算
装置と乗算素子の少くとも一力で操作を加えて、当該命
令サイクルに次の命令す１゛・イクルを加えた期間中に
結果オペランドを形成してこのオペランドを次の命令サ
イクル中又は後の命令サイクル中バス接続手段を経て転
送可能にするデータ処理操作； を同時に含むものとし、 −・・ この目的のために、出力レジスタを乗算素子と゛Ｗ、１
読出−曹込メモリとに接続し、該出力レジスタは前記サ
イクル選択器の第ｌ状態ではトランスペアレントに駆動
し得るものとし、論理演算装置と乗算素子に入力レジス
タな・接続し、該レジスタ□は前記サイクル選択器の両
状態においてトランスペアレントに駆動し傅るものとす
るのが好適である。これら追加のレジスタの挿入により
その入力端子の信号（演算の結果）がこれらレジスタの
出力端子の信号（その前の演算の結果）から切９離１・
・される。この切り離しのために一層高い処理速度を、
高速技術を必要とすることなく、また高いクロック周波
数を用いることなく達成することができる。処理速度は
並列パイプラン原理を後に詳細に説明するように実行す
ることにより増大させるＩ・こともできる。しかし、こ
の場合には各命令ワードに後の命令ワードでのみ実行が
制御される操作の要素を含ませる必要があるためにプロ
グラミングが多少複雑になる。
態を具え、第１状態において前記第１の命令サイクルを
制御し、第２状態において前記第゛ｌの命令サイクルの
半分の長さの第２の命令サイクルを制御するサイクル選
択器を設け、前記第２命令ザイクルは次の操作ニ 一次の命令サイクルのためのデータメモリのアト・レス
を計算してアドレスを形成するアドレス計算；−ｉ前の
命令サイクル中に計算されたアドレスによリデータメモ
リをアクセスして次の命令サイクル中オペランドをバス
接続手段に使用可能にするメモリアクスセ； 一バス接続手段の少くとも一方によるデータ転送；−当
該命令サイクル又は先行命令サイクル中にバス接続手段
を経て転送された少くとも一つのオペランドに論理演算
装置と乗算素子の少くとも一力で操作を加えて、当該命
令サイクルに次の命令す１゛・イクルを加えた期間中に
結果オペランドを形成してこのオペランドを次の命令サ
イクル中又は後の命令サイクル中バス接続手段を経て転
送可能にするデータ処理操作； を同時に含むものとし、 −・・ この目的のために、出力レジスタを乗算素子と゛Ｗ、１
読出−曹込メモリとに接続し、該出力レジスタは前記サ
イクル選択器の第ｌ状態ではトランスペアレントに駆動
し得るものとし、論理演算装置と乗算素子に入力レジス
タな・接続し、該レジスタ□は前記サイクル選択器の両
状態においてトランスペアレントに駆動し傅るものとす
るのが好適である。これら追加のレジスタの挿入により
その入力端子の信号（演算の結果）がこれらレジスタの
出力端子の信号（その前の演算の結果）から切９離１・
・される。この切り離しのために一層高い処理速度を、
高速技術を必要とすることなく、また高いクロック周波
数を用いることなく達成することができる。処理速度は
並列パイプラン原理を後に詳細に説明するように実行す
ることにより増大させるＩ・こともできる。しかし、こ
の場合には各命令ワードに後の命令ワードでのみ実行が
制御される操作の要素を含ませる必要があるためにプロ
グラミングが多少複雑になる。
以下、図面につき本発明の詳細な説明する。 □第１図
は本発明によるデータプロセッサの一例の全体ブロック
図を示す。内部接続は第１の１６ビツトテータバス２２
と第２の１６ビツトテータバス２０により実現される。
は本発明によるデータプロセッサの一例の全体ブロック
図を示す。内部接続は第１の１６ビツトテータバス２２
と第２の１６ビツトテータバス２０により実現される。
回路は多数のレジス・りを具え、そのいくつかは２個の
データバスの一個に直接接続される（即ち、素子２４．
２６． ８＋。
データバスの一個に直接接続される（即ち、素子２４．
２６． ８＋。
４６．４８．５ｏ、６６（最后の２個は選択素子を介し
て ）、７０．？Ｊ ７４，８８，１００，１０４゜１
０６、１１８．１ｌａＯ，１２４，１２６）。素子８０
は １４１グログラムカウンタであり、これは１ｍ４０
ビツトの５１２ワードの容量含有するプログラムメモリ
２８をアドレスするもので、これから読出された命令は
出力レジスタ２６にロードすることができる。これらの
命令の実行については後に詳述する旨その殆んどのビッ
トは簡単のため省略しである接続／デコーダを経て回路
の残部における他の諸機能を制御するものである。各種
命令の１６ビツト部分は両データパスδ０．２２に並列
に供給することができる。プログラムカウンタ８０には
命令・１４レジスタ２６からの９ビツト又は８ワードス
タツ１クレジスタ１５８からのアドレスをロードするこ
とができる。レジスタ２４は割込アドレスレジスタとし
て作用し、両バスとの間に非対称に接続する（即ち、後
述する素子８４，７０．７８と同様に゛バス２２へは年
方向に、パス２０へは双方向に接続する）。このことは
不可欠の要件ではなく、長い舖令ワードに対しては制御
すべき種々の機能数が多くなるためもつと汎用の接続パ
ターンを実現することもできる。必要に応じ、メモリ２
８は集１・・槓しないで、プログラミングを容易にする
ために・個別ｎメモリとして構成することができ、この
場合には集積回路に命令レジスタ２６に情報を供給する
ための４０本の追加のビンを付加する。これら４０本の
ビンのうち少くとも９本は外部メモトりへのアドレス供
給用に双方向動作するものとするのが好適である。特定
の例（図示せず）では、このアドレス供給用ビン数を１
６本としてその幅をデータバスの幅に等しくする。これ
ら４θ本の接続ピンは交互にアドレスとデータに時分割
多重・・使用する。
て ）、７０．？Ｊ ７４，８８，１００，１０４゜１
０６、１１８．１ｌａＯ，１２４，１２６）。素子８０
は １４１グログラムカウンタであり、これは１ｍ４０
ビツトの５１２ワードの容量含有するプログラムメモリ
２８をアドレスするもので、これから読出された命令は
出力レジスタ２６にロードすることができる。これらの
命令の実行については後に詳述する旨その殆んどのビッ
トは簡単のため省略しである接続／デコーダを経て回路
の残部における他の諸機能を制御するものである。各種
命令の１６ビツト部分は両データパスδ０．２２に並列
に供給することができる。プログラムカウンタ８０には
命令・１４レジスタ２６からの９ビツト又は８ワードス
タツ１クレジスタ１５８からのアドレスをロードするこ
とができる。レジスタ２４は割込アドレスレジスタとし
て作用し、両バスとの間に非対称に接続する（即ち、後
述する素子８４，７０．７８と同様に゛バス２２へは年
方向に、パス２０へは双方向に接続する）。このことは
不可欠の要件ではなく、長い舖令ワードに対しては制御
すべき種々の機能数が多くなるためもつと汎用の接続パ
ターンを実現することもできる。必要に応じ、メモリ２
８は集１・・槓しないで、プログラミングを容易にする
ために・個別ｎメモリとして構成することができ、この
場合には集積回路に命令レジスタ２６に情報を供給する
ための４０本の追加のビンを付加する。これら４０本の
ビンのうち少くとも９本は外部メモトりへのアドレス供
給用に双方向動作するものとするのが好適である。特定
の例（図示せず）では、このアドレス供給用ビン数を１
６本としてその幅をデータバスの幅に等しくする。これ
ら４θ本の接続ピンは交互にアドレスとデータに時分割
多重・・使用する。
素子９０はデータメモリで、本例では’ ＠ １６ビツ
トの５１２ワードの容量を有する読出専用メモリと（〜
て構成されている。必要に応じ、このメモリ９０は集積
しないで、プログラミングを容易へにするために一個別
ガメモリとして構成すること −ができ、この場合には
集積回路に素子８８への情報供給用の１６本のビンを付
加する。これら１６本のビンのうち９本は外部メモリへ
のアドレス供給用に双方向動作するものとする。これら
ビンも１・・時分割多重使用する。更に、素子８６．１
０２はデーモノすリモジュールであり、素子８８．９３
１１４ハアドレス計算ユニツトであり、素子６６゜７８
は両バス２０．＄１２に対する選択器である。
トの５１２ワードの容量を有する読出専用メモリと（〜
て構成されている。必要に応じ、このメモリ９０は集積
しないで、プログラミングを容易へにするために一個別
ガメモリとして構成すること −ができ、この場合には
集積回路に素子８８への情報供給用の１６本のビンを付
加する。これら１６本のビンのうち９本は外部メモリへ
のアドレス供給用に双方向動作するものとする。これら
ビンも１・・時分割多重使用する。更に、素子８６．１
０２はデーモノすリモジュールであり、素子８８．９３
１１４ハアドレス計算ユニツトであり、素子６６゜７８
は両バス２０．＄１２に対する選択器である。
レシスｌ ４８． １００． １０６はアドレス計算ユ
ニ Ｉ・ソト（第５図につき詳述する）と関連する。更
に、図から明らかなようにいくつかのレジスタ（例えば
８８．１０４．４６．７２．７４．８４ ）は両バスへ
の選択接続を有する。レジスタ５０．５６は選択的にト
ランスペアレント（透過）モードにし得る・レジスタと
して動作する。素子５８は関連する制′御レジスタ７０
を具える１６ｘ１６ビツト乗算累子である。素子６４は
４０ビツトアキユムレータアダーである。素子６８は４
０ビツトアキユムレータレジスタである。素子７８は双
方向選択器で□゛ある。素子１２２は論理演算ユニット
である。素子１１６は８つの接続（ボート）を有するメ
モリで、−組のスクラッチパッドメモリ又は処理メモリ
として使用される。更に、素子ｉｇｓは入／出力制御素
子であり、素子８０．８２．８４．８６．１８０．”１
８ｇは外部装置との通信用入／出力装置である。
ニ Ｉ・ソト（第５図につき詳述する）と関連する。更
に、図から明らかなようにいくつかのレジスタ（例えば
８８．１０４．４６．７２．７４．８４ ）は両バスへ
の選択接続を有する。レジスタ５０．５６は選択的にト
ランスペアレント（透過）モードにし得る・レジスタと
して動作する。素子５８は関連する制′御レジスタ７０
を具える１６ｘ１６ビツト乗算累子である。素子６４は
４０ビツトアキユムレータアダーである。素子６８は４
０ビツトアキユムレータレジスタである。素子７８は双
方向選択器で□゛ある。素子１２２は論理演算ユニット
である。素子１１６は８つの接続（ボート）を有するメ
モリで、−組のスクラッチパッドメモリ又は処理メモリ
として使用される。更に、素子ｉｇｓは入／出力制御素
子であり、素子８０．８２．８４．８６．１８０．”１
８ｇは外部装置との通信用入／出力装置である。
種々のレジスタは次の機能を有する。
４８ ＳＲＡＭ８６の瞬時アドレスレジスタ（ＡＲＡ）
４６ ：ＲＡＭ８６の出力端子に接続されたデータレジ
スタ（ＤＲＡ） １０６ ： ＲＡＭ１０２の瞬時アドレスレジスタ（Ａ
ＲＢ）１０４ ： ＲＡＭ１０２の出力端子に接続され
たデータレジスタ（ＤＲＢ） ５０．５６ ：乗算素子５８の入力端子に接続された選
択的にトランスペアレントモードで」動作し得るレジス
九マシーンサイクル１中、入力端子の信号が関連するレ
ジスタタの出力端子に現われる（トランスペ アレントモード）か、或はレジスタ自 体内に存在する信号が出力端子に現わ゛レル（非トラン
スペアレントモート）。
４６ ：ＲＡＭ８６の出力端子に接続されたデータレジ
スタ（ＤＲＡ） １０６ ： ＲＡＭ１０２の瞬時アドレスレジスタ（Ａ
ＲＢ）１０４ ： ＲＡＭ１０２の出力端子に接続され
たデータレジスタ（ＤＲＢ） ５０．５６ ：乗算素子５８の入力端子に接続された選
択的にトランスペアレントモードで」動作し得るレジス
九マシーンサイクル１中、入力端子の信号が関連するレ
ジスタタの出力端子に現われる（トランスペ アレントモード）か、或はレジスタ自 体内に存在する信号が出力端子に現わ゛レル（非トラン
スペアレントモート）。
非トランスペアレントモードの場合に
は斯るサイクルの終了時Ｇこ、このときレジスタの出力
端子に存在する信号は 常にレジスタにストアされていたものＩＬｌとなル（Ｍ
ＸＬ、 ＭＹＬ ）。
端子に存在する信号は 常にレジスタにストアされていたものＩＬｌとなル（Ｍ
ＸＬ、 ＭＹＬ ）。
６０ ：積レジスタ（ＰＲ）
６８ ：アキュムレータレジスタ（ＡＯＲ）？２／７４
：積の最上位桁部分及び最下位桁部分用のレジスタ区
分（ＭＳＰ、 ｉ、５ｐ）７０ ：シフテイング及びフ
ォーマット選択及び場合によりビット逆転（ＢＳＲ）に
関するシフト素子６２０制御用レジスタ １１８、１２０ ： ＡＬＵ１２２の入力端子に接続さ
れたトランスペアレントモードで又は非トラン、！１１
スペアシフトモードで動作し得る２個１のレジスタ（Ａ
ＸＬ、 ＡＹＬ ） １１６ ：アキュムレータ機能も有する１６個のスクラ
ッチパッドレジスタ（Ｒ，・・・Ｒ１４）；物理的には
この素子は８つの独立の゛アドレスによる８つの独立の
アクセス 機能と、２個のデータ出力端子と、１ 個のデータ入力端子を有する。
：積の最上位桁部分及び最下位桁部分用のレジスタ区
分（ＭＳＰ、 ｉ、５ｐ）７０ ：シフテイング及びフ
ォーマット選択及び場合によりビット逆転（ＢＳＲ）に
関するシフト素子６２０制御用レジスタ １１８、１２０ ： ＡＬＵ１２２の入力端子に接続さ
れたトランスペアレントモードで又は非トラン、！１１
スペアシフトモードで動作し得る２個１のレジスタ（Ａ
ＸＬ、 ＡＹＬ ） １１６ ：アキュムレータ機能も有する１６個のスクラ
ッチパッドレジスタ（Ｒ，・・・Ｒ１４）；物理的には
この素子は８つの独立の゛アドレスによる８つの独立の
アクセス 機能と、２個のデータ出力端子と、１ 個のデータ入力端子を有する。
４０、９４．１０８ ：基準アドレスレジスタ（ＡＡ、
ＲＡ。
ＲＡ。
ＢＡ）
４２、９６．１１０ ：シフトアドレスレジスタ（Ａｓ
、 Ｒ８゜ＢＳ） ４４・９８．１１２ ニアドレスマスキングレジスタ（
ＡＭ。
、 Ｒ８゜ＢＳ） ４４・９８．１１２ ニアドレスマスキングレジスタ（
ＡＭ。
ＲＭ、ＢＭ）
８４、１８０ ：両バスの直列出力レジスタ（ｓｏｘ、
ｓｏｙうＨ，１８２：両バスの直列人力バッファ（Ｓ
ＩＸ、 ５ＩＹ）８６ ：多重並列入／出力レジスタ（
ＰＯ，ＰＩ）８０ ：追加の並列出力レジスタ（ＡＤＯ
）機能の説明 本データプロセッサはクロック（図示せず）により同期
されて１秒間に１億までの命令を実行し得る。これは数
個の命令をパイプライン構成により並列に実行し得るこ
とにより達成される。、２個゛の並列動作データバスに
よりデータ転送が加速される。外部装置とのコミュニケ
ーションが［列並びに並列コミｊ−ニケーション用のパ
ワフルＩ１０インターフェースユニットにより与えられ
る。８つのデータメモリ、即ち２個の読出−書込メモリ
１０と１個の続出専用メモリを具え、各メモリは専用の
アドレス計算ユニットヲ具えている。論理演算ユニツ）
１２２１は後述する命令セットを有する。乗算素子５
８は４０ビツトアキユムレータ６４／６８及び汎用シフ
トユニット６Ｂと組合わせてるる。１５本発明者はある
場合には両バス又は一方のバスにもつと大＠なビット幅
、例えば！１１４ビットを持たせるのが有利であること
を確かめた。ある場合には全ての素子を２４ビツトライ
ンの全てに接続する必要はない。場合に応じて所定の素
子は１６２０ビツト又は１２ビツトのラインに接続する
ことが１できる。更に、素子を節約するために、ある場
合には（読出専用）メモリとデータメモリのアドレスユ
ニットを併合することができる。
ｓｏｙうＨ，１８２：両バスの直列人力バッファ（Ｓ
ＩＸ、 ５ＩＹ）８６ ：多重並列入／出力レジスタ（
ＰＯ，ＰＩ）８０ ：追加の並列出力レジスタ（ＡＤＯ
）機能の説明 本データプロセッサはクロック（図示せず）により同期
されて１秒間に１億までの命令を実行し得る。これは数
個の命令をパイプライン構成により並列に実行し得るこ
とにより達成される。、２個゛の並列動作データバスに
よりデータ転送が加速される。外部装置とのコミュニケ
ーションが［列並びに並列コミｊ−ニケーション用のパ
ワフルＩ１０インターフェースユニットにより与えられ
る。８つのデータメモリ、即ち２個の読出−書込メモリ
１０と１個の続出専用メモリを具え、各メモリは専用の
アドレス計算ユニットヲ具えている。論理演算ユニツ）
１２２１は後述する命令セットを有する。乗算素子５
８は４０ビツトアキユムレータ６４／６８及び汎用シフ
トユニット６Ｂと組合わせてるる。１５本発明者はある
場合には両バス又は一方のバスにもつと大＠なビット幅
、例えば！１１４ビットを持たせるのが有利であること
を確かめた。ある場合には全ての素子を２４ビツトライ
ンの全てに接続する必要はない。場合に応じて所定の素
子は１６２０ビツト又は１２ビツトのラインに接続する
ことが１できる。更に、素子を節約するために、ある場
合には（読出専用）メモリとデータメモリのアドレスユ
ニットを併合することができる。
命令セットの概要
第２図は実行し得る４種類の命令を示す。最初の２ビツ
トは命令のｍ類を示す。第１の算術命令は論理演算ユニ
ットの演算と、最大２個のバスによるバス転送と、最大
８個のアドレス計算を並列に制御する。第２の算術命令
は第１の命令と同様ｌ・・の構成で、乗算系子の演算を
制御する。フィールドＡｌＮ５１０ＰＳ又はＭＩＮＳは
演算を制御し、ＳＸ／ＤＸ又はＳＹ／ＤＹは２個のバス
上のソース素子又は宛先素子をそれぞれ制御し、ＲＦ
Ｉ ＩＪはローカルメモリ１１６のアドレスとして作用
し、ＡＯＵＡ、 ＡＯＵＢ、 ’・ＡＯＵＲはアドレス
計算ユニットを制御する。
トは命令のｍ類を示す。第１の算術命令は論理演算ユニ
ットの演算と、最大２個のバスによるバス転送と、最大
８個のアドレス計算を並列に制御する。第２の算術命令
は第１の命令と同様ｌ・・の構成で、乗算系子の演算を
制御する。フィールドＡｌＮ５１０ＰＳ又はＭＩＮＳは
演算を制御し、ＳＸ／ＤＸ又はＳＹ／ＤＹは２個のバス
上のソース素子又は宛先素子をそれぞれ制御し、ＲＦ
Ｉ ＩＪはローカルメモリ１１６のアドレスとして作用
し、ＡＯＵＡ、 ＡＯＵＢ、 ’・ＡＯＵＲはアドレス
計算ユニットを制御する。
第８の命令（分岐命令）においてはビット８〜１８が分
岐の宛先アドレスを含んでいる。ＢＲは分岐命令の種類
を示し、０ＯＮＤは分岐の条件を示す。ビット位置２及
び２７〜８９は空にする。或−・・（２８） は又、この命令にも上述のＡＯＵフィールドをこれ１ら
の空フィールドに含めることができる。
岐の宛先アドレスを含んでいる。ＢＲは分岐命令の種類
を示し、０ＯＮＤは分岐の条件を示す。ビット位置２及
び２７〜８９は空にする。或−・・（２８） は又、この命令にも上述のＡＯＵフィールドをこれ１ら
の空フィールドに含めることができる。
第４の命令（直接ローディング）においては、フィール
ドＤＡＴＡはバスに転送すべきデータを示し、他のフィ
ールドは演算命令のものと同様であ５る。これら命令の
詳細については後に詐述する。
ドＤＡＴＡはバスに転送すべきデータを示し、他のフィ
ールドは演算命令のものと同様であ５る。これら命令の
詳細については後に詐述する。
標準動作モードでは、谷ｌワード命令は２００ｎＳ□で
実行することができる。所定のプログラム制御ではこれ
１１００ｎｓに短縮することができる。これは後に詳述
するバイブライン原理の実行により達成される。これに
関し、第８図に標準の２００ ｎｓ・の命令サイクルの
タイムチャートラ示す。第４図は加速命令サイクルのタ
イムチャートを示す。第８図のライン２００は２００
ｎｓの長さを有する命令のタイムインターバルの系列を
示す。ライン交差部は前のインターバルと次のインター
バルの接ｌ・絖を示す。ライン２０２はオペランドのフ
ェッチ操作を示す。“ブロックｌは読出アドレスの計算
のためのタイムスペースを与える。個別メモリ８６゜１
（ｌ及び９０の組織構成のために、これはこれら８つの
メモリの任意の組合わせで同時に行なう１ことができる
（場合によっては８個のメモリで同時に行なうこともで
きる）。更に、関連するメモリを読出す。メモリがオペ
ランドを供給する限り、インターバルブロック２におい
てこのメモリの関連する位置の情報が出力端子に有効化
される。う・、。
実行することができる。所定のプログラム制御ではこれ
１１００ｎｓに短縮することができる。これは後に詳述
するバイブライン原理の実行により達成される。これに
関し、第８図に標準の２００ ｎｓ・の命令サイクルの
タイムチャートラ示す。第４図は加速命令サイクルのタ
イムチャートを示す。第８図のライン２００は２００
ｎｓの長さを有する命令のタイムインターバルの系列を
示す。ライン交差部は前のインターバルと次のインター
バルの接ｌ・絖を示す。ライン２０２はオペランドのフ
ェッチ操作を示す。“ブロックｌは読出アドレスの計算
のためのタイムスペースを与える。個別メモリ８６゜１
（ｌ及び９０の組織構成のために、これはこれら８つの
メモリの任意の組合わせで同時に行なう１ことができる
（場合によっては８個のメモリで同時に行なうこともで
きる）。更に、関連するメモリを読出す。メモリがオペ
ランドを供給する限り、インターバルブロック２におい
てこのメモリの関連する位置の情報が出力端子に有効化
される。う・、。
イン２０４はデータの処理を示す。そのブロック １１
は２個の転送バスの一方（又は両方〕にデータを転送す
るためのタイムスペースを与えると共に可能な場合には
乗算素子及び／又は論理演算ユニットにおける実際の処
理のためのタイムスペース−・會与える。しかし、所定
の場合には、例えばレジスタからレジスタへの転送のみ
が行なわれるときは斯る操作は行なわれない。このライ
ン上のブロック２の間、このようにして得られた任意の
データが処理されて関連する処理素子の出力端子に有Ｉ
ｌｌ効に現われる。ライン２０６はこのよつに形成され
たデータの送出を示す。そのブロックｌは２個の読出−
書込メモリの一方（又は双方〕のアドレスの計算のため
のタイムスペースを与える。ブロック２はバス２０．２
２の一方又は双方を経て絖１・山−書込メモリへ転送す
るだめのタイムスペースを与え、この目的のためにこの
場合にはアドレスはライン２０６のブロック１で計算さ
れる。これがため、１つの命令の開始と終了との間には
２００ ｎＳの８つのブロックが存在する。しかし１，
１゜（８１） これらブロックの第２ブロツク中にアドレス計算１を次
の命令のために予め行なうことができる。このサイクル
の第８ブロツク中にデータ処理（アキュムレータを具え
る乗算素子及び／又は論理演算ユニット）を次の命令の
ために予め行なうことが゛・できる。上述のような命令
の実行中、素子８４内のプログラムステータスレジスタ
ＰＳＴのピットＦＱＲは値“θ″を有する。第２の高速
動作モードは後に説明する。
は２個の転送バスの一方（又は両方〕にデータを転送す
るためのタイムスペースを与えると共に可能な場合には
乗算素子及び／又は論理演算ユニットにおける実際の処
理のためのタイムスペース−・會与える。しかし、所定
の場合には、例えばレジスタからレジスタへの転送のみ
が行なわれるときは斯る操作は行なわれない。このライ
ン上のブロック２の間、このようにして得られた任意の
データが処理されて関連する処理素子の出力端子に有Ｉ
ｌｌ効に現われる。ライン２０６はこのよつに形成され
たデータの送出を示す。そのブロックｌは２個の読出−
書込メモリの一方（又は双方〕のアドレスの計算のため
のタイムスペースを与える。ブロック２はバス２０．２
２の一方又は双方を経て絖１・山−書込メモリへ転送す
るだめのタイムスペースを与え、この目的のためにこの
場合にはアドレスはライン２０６のブロック１で計算さ
れる。これがため、１つの命令の開始と終了との間には
２００ ｎＳの８つのブロックが存在する。しかし１，
１゜（８１） これらブロックの第２ブロツク中にアドレス計算１を次
の命令のために予め行なうことができる。このサイクル
の第８ブロツク中にデータ処理（アキュムレータを具え
る乗算素子及び／又は論理演算ユニット）を次の命令の
ために予め行なうことが゛・できる。上述のような命令
の実行中、素子８４内のプログラムステータスレジスタ
ＰＳＴのピットＦＱＲは値“θ″を有する。第２の高速
動作モードは後に説明する。
（１） プログラムメモリ２８
このメモリはプログラムカウンタ３ｏによりアドレスさ
れる。このカウンタはインクリメント機首上（アドレス
＋ＩＪｔ！すると共に６コンスタント″機能（アドレス
不変）を有する。更に次の機ｌ・能を行なうことができ
る。
れる。このカウンタはインクリメント機首上（アドレス
＋ＩＪｔ！すると共に６コンスタント″機能（アドレス
不変）を有する。更に次の機ｌ・能を行なうことができ
る。
−０ＡＬＬ命令
−ＪＵＭＰ命令
−ＲＥＴＵＲＮ命令
プログラムカウンタはリセット入力端子８ａ及２．１び
割込入力端子８５を具える制御ユニッ）８１１Ｃ’より
制御される。その状態は 一命令反復を指示するレジスタａ２ −前記命令カテゴリ用レジスタＰＳＴ内に条件情報を含
むと共に命令サイクル情報（ＦＱＲ）及び・割込の許可
に関する情報も含むレジスタバンク４ によっても制御される。これらのレジスタ８２゜３４は
バス２０からロードすることができ（３４はデータソー
スとしても作用し得る〕、これがた１・・めこれらレジ
スタは両バス２０．２２に非対称に接続する。
割込入力端子８５を具える制御ユニッ）８１１Ｃ’より
制御される。その状態は 一命令反復を指示するレジスタａ２ −前記命令カテゴリ用レジスタＰＳＴ内に条件情報を含
むと共に命令サイクル情報（ＦＱＲ）及び・割込の許可
に関する情報も含むレジスタバンク４ によっても制御される。これらのレジスタ８２゜３４は
バス２０からロードすることができ（３４はデータソー
スとしても作用し得る〕、これがた１・・めこれらレジ
スタは両バス２０．２２に非対称に接続する。
実際のプログラムカウンタ８０（９ビツト）は次の機能
を満足する。
を満足する。
−メモリ２８から谷命令が命令レジスタ２６にフｌ。
エッチ式れるのに応答してプログラムカウンタはインク
リメント（プラス１カウントフスる。
リメント（プラス１カウントフスる。
順次の通常の命令の一つの実行時においてはそのアドレ
スフィールドの値がプログラムカウンタに新しいアドレ
スとして転送される：−ジャンプ命令（実行可能な場合
〕 −コール命令（実行可能な場合） 後者の（コールノ命令においては、プログラムカウンタ
の内容が＋１カウント後にスタックレジスタ１５８の上
部レジスタに書き込まれる。リターン合金が実行される
とき、スタックの最上位レジスタの内容がプログラムカ
ウンタに転送される。
スフィールドの値がプログラムカウンタに新しいアドレ
スとして転送される：−ジャンプ命令（実行可能な場合
〕 −コール命令（実行可能な場合） 後者の（コールノ命令においては、プログラムカウンタ
の内容が＋１カウント後にスタックレジスタ１５８の上
部レジスタに書き込まれる。リターン合金が実行される
とき、スタックの最上位レジスタの内容がプログラムカ
ウンタに転送される。
レジスタ２４からの割込アドレスは入力端子８５の割込
ビット（ＩＮＴ）が値０を取るときにプログラムカウン
タに転送され、この割込はレジスタ １１１ＰＳＴの関
連するエネーブルピッ） ＩＥが（［”１”を有すると
きに許可され、＋１カウントされたプログラムカウンタ
の内容がスタックの最上位レジスタに書込まれる。
ビット（ＩＮＴ）が値０を取るときにプログラムカウン
タに転送され、この割込はレジスタ １１１ＰＳＴの関
連するエネーブルピッ） ＩＥが（［”１”を有すると
きに許可され、＋１カウントされたプログラムカウンタ
の内容がスタックの最上位レジスタに書込まれる。
スタックレジスタは故入れ先出し構成の８個の１９ピツ
トレジスタを具えるため、最大８レベルのネスト構成を
サブルーチン／割込において使用することができる。
トレジスタを具えるため、最大８レベルのネスト構成を
サブルーチン／割込において使用することができる。
（２）データメモリモジュール８６ 、１０２，９０読
出専用メモリ９０は１語１６ビツト構成で １゜５１２
ワードの容量を有し、他の２個のメモリは１１＠１６ビ
ツト構成で２５６ワードの容量を有する。アドレスはそ
れぞれ９ビツト及び８ビツト長である。メモリ８６．１
０２のデータ人力端子はバス２０．２２に非対称に接続
する。それらの出′・刀端子は選択器を介してバス２０
．２２に対称に接続し、データは必要に応じ一方のバス
又は両方のバスを経て転送される。上述の低速命令サイ
クルが駆動されるときは出力レジスタ４６，８８゜１０
４は連続的にトランスペアレントモードにすｌｕれる。
出専用メモリ９０は１語１６ビツト構成で １゜５１２
ワードの容量を有し、他の２個のメモリは１１＠１６ビ
ツト構成で２５６ワードの容量を有する。アドレスはそ
れぞれ９ビツト及び８ビツト長である。メモリ８６．１
０２のデータ人力端子はバス２０．２２に非対称に接続
する。それらの出′・刀端子は選択器を介してバス２０
．２２に対称に接続し、データは必要に応じ一方のバス
又は両方のバスを経て転送される。上述の低速命令サイ
クルが駆動されるときは出力レジスタ４６，８８゜１０
４は連続的にトランスペアレントモードにすｌｕれる。
（３） アドレス計算ユニット
本例のアドレス計算ユニ７）８８．９２．１１４は、３
８．１１４のワード長が８ビツト、９２のワード長が９
ビツトである点を除いて同一である。ドアドレス計算は
２個の算術／データ転送命令及びロード即値命令と共存
させることができる。これがためアドレス計算を高速に
実行することができる。
８．１１４のワード長が８ビツト、９２のワード長が９
ビツトである点を除いて同一である。ドアドレス計算は
２個の算術／データ転送命令及びロード即値命令と共存
させることができる。これがためアドレス計算を高速に
実行することができる。
斯るアドレス計算ユニットのブロック図は第５４亀１−
図に示し、バス２０８（第り図の２本の／くス２０，
１２１の一方）を具えると共に全ての素子を実際のメモ
リマトリックス兼アドレスデコーダの友めの接続手段２
８２までの間に具える。入力側には次の８個のレジスタ
が設けられている。
図に示し、バス２０８（第り図の２本の／くス２０，
１２１の一方）を具えると共に全ての素子を実際のメモ
リマトリックス兼アドレスデコーダの友めの接続手段２
８２までの間に具える。入力側には次の８個のレジスタ
が設けられている。
２１Ｏニアドレスマスク用レジスタ
２１２：計Ｘｆｆ１開始する際の実アドレス用レジスタ
２１３ニシフト（オフセット〕用レジスタこれら８つの
レジスタの内容は割込操作の開始時に、後の操作中にお
ける後の使用のために保持Ｊ・・することができる０累
子２１４は限られたピット幅及び限られた範囲の演算機
能（第１図の素子１２２に対し）を有する論理演算ユニ
ットである０素子２１６は素子２１４の計算結果をマス
キングレジスタ２１０の内容によや通過又は阻止し得る
７ １スキング素子でおる０マスキング累子２１６の出
力端子はＡレジスタ２１ｇに接続する。更に、逆転素子
２１８においてビット順序を逆転させることができる。
２１３ニシフト（オフセット〕用レジスタこれら８つの
レジスタの内容は割込操作の開始時に、後の操作中にお
ける後の使用のために保持Ｊ・・することができる０累
子２１４は限られたピット幅及び限られた範囲の演算機
能（第１図の素子１２２に対し）を有する論理演算ユニ
ットである０素子２１６は素子２１４の計算結果をマス
キングレジスタ２１０の内容によや通過又は阻止し得る
７ １スキング素子でおる０マスキング累子２１６の出
力端子はＡレジスタ２１ｇに接続する。更に、逆転素子
２１８においてビット順序を逆転させることができる。
素子２１８からの結果を実アドレスレジスタ２８０にス
トアすることができる０この 、。
トアすることができる０この 、。
レジスタ２８０には１６ビツトバスの全ライン（又１は
一部のライン）上のデータを直接ロードすることもでき
る。素子２１６でのマスキングは所定のモジュロ値に従
ってアドレスを周期的に通過させるのに使用することが
できる。ビット順序の逆転・は所定のフーリエ変換計算
に使用することができる。マスク値（０”）がモジュロ
レジスタ２１０に受信されるときはレジスタ２８０の関
連するビット位置はそのま＼である。しかし、値″１”
が受イｄされると、関連するピット位置は新しい値に更
２・・新される。所定の場合には関連するピット位置に
逆転処理を施こしておくこともできる。この場合のレジ
スタ２３０の制御を点線で示しである。実際には後述す
る操作を制御する制御ユニットを設ける。
一部のライン）上のデータを直接ロードすることもでき
る。素子２１６でのマスキングは所定のモジュロ値に従
ってアドレスを周期的に通過させるのに使用することが
できる。ビット順序の逆転・は所定のフーリエ変換計算
に使用することができる。マスク値（０”）がモジュロ
レジスタ２１０に受信されるときはレジスタ２８０の関
連するビット位置はそのま＼である。しかし、値″１”
が受イｄされると、関連するピット位置は新しい値に更
２・・新される。所定の場合には関連するピット位置に
逆転処理を施こしておくこともできる。この場合のレジ
スタ２３０の制御を点線で示しである。実際には後述す
る操作を制御する制御ユニットを設ける。
この点に関し、第６図にアドレス計算ユニットａ８，９
２，１１４の命令セットを示す０これらアドレス計算ユ
ニットは命令ワードの関連するフィールドで制御され、
０８１〜８８は素子８８用、０８４〜８６は素子１１４
用、０８７〜８９は素子２、。
２，１１４の命令セットを示す０これらアドレス計算ユ
ニットは命令ワードの関連するフィールドで制御され、
０８１〜８８は素子８８用、０８４〜８６は素子１１４
用、０８７〜８９は素子２、。
９２用である（このワードは前述のレジスタ２６１内に
存在するり。第６図は２つの分けてあり、上手部は当該
ユニットが後述するマイクロ命令ワードのフィールドＤ
Ｘ及び／又はＤＹの制御の下でテーク宛先として選択さ
れていないときに適用し得るものである。逆の場合には
下半部を適用し得る。第１欄は二一モニックを示し、第
２欄はビットパターンを示し、第８〜第６欄は４個のレ
ジスタ２８０．２１２．２１８．２１０の新しい内容を
示し、“’ Ｂ ［Ｉ Ｓ”はそのレジスタをバスから
の新し１・□いテークで満たすことを意味する。（Ａ＋
１）ｍＭはアドレス（Ａ＋１）’ｅマスキングレジスタ
Ｍの内容によりマスクすることを意味し、これに対応し
て例えばＡ−１，Ａ＋Ｓ等も同様である。”ＢＲ’”は
ビット順序を逆転することを意味する。命令 ｊＬＡＬ
Ｌはパスの内容をビット反転することを意味する。関連
するアドレス計算ユニットのローディング中は、”即値
ロード″命令であってもＭレジスタ２１０の内容はＡＲ
レジスタ２８０の実ローディングに影響を与えない。ビ
ット位１ｔはこの場合・。
存在するり。第６図は２つの分けてあり、上手部は当該
ユニットが後述するマイクロ命令ワードのフィールドＤ
Ｘ及び／又はＤＹの制御の下でテーク宛先として選択さ
れていないときに適用し得るものである。逆の場合には
下半部を適用し得る。第１欄は二一モニックを示し、第
２欄はビットパターンを示し、第８〜第６欄は４個のレ
ジスタ２８０．２１２．２１８．２１０の新しい内容を
示し、“’ Ｂ ［Ｉ Ｓ”はそのレジスタをバスから
の新し１・□いテークで満たすことを意味する。（Ａ＋
１）ｍＭはアドレス（Ａ＋１）’ｅマスキングレジスタ
Ｍの内容によりマスクすることを意味し、これに対応し
て例えばＡ−１，Ａ＋Ｓ等も同様である。”ＢＲ’”は
ビット順序を逆転することを意味する。命令 ｊＬＡＬ
Ｌはパスの内容をビット反転することを意味する。関連
するアドレス計算ユニットのローディング中は、”即値
ロード″命令であってもＭレジスタ２１０の内容はＡＲ
レジスタ２８０の実ローディングに影響を与えない。ビ
ット位１ｔはこの場合・。
には逆転されない。
（４） 乗算素子５８
乗算は［Ｑ、 Ｊ、 Ｍｅｃｈ、 ＡＴ）Ｉ）１． Ｍ
ａｔｈ、 ４ Ｊ （１９５ｌ）。
ａｔｈ、 ４ Ｊ （１９５ｌ）。
Ｐ、２８６−２４０のＡ、 Ｄ、 ＢＱＯｔｈ の論文
″ Ａｓｉｇｎｅａ ｂｉｎａｒｙ ｍｎ１ｔｉｐｌｉ
ｅｒ ｔｅｃｈｎｉｑｕｅ”に記載□されているブース
（Ｂｏｏｔｈ ）のアルゴリズムに従って並列に完全に
行なわれ、ｒ ＩＥＥＥ Ｔｒａｎｓ。
″ Ａｓｉｇｎｅａ ｂｉｎａｒｙ ｍｎ１ｔｉｐｌｉ
ｅｒ ｔｅｃｈｎｉｑｕｅ”に記載□されているブース
（Ｂｏｏｔｈ ）のアルゴリズムに従って並列に完全に
行なわれ、ｒ ＩＥＥＥ Ｔｒａｎｓ。
ｃｏｒｎｐｎｔｅｒｓ 」 （ｏｃｔｏｒｂｅｒ １９
７６ ） 、Ｐ１０１４１−１０１５のり、Ｐ、 Ｒｕ
ｂｉｎｆ″ｅｌｄの論文″Ａ ｐｒｏｏｆｏｔ゛ｔｈｅ
ｍｏｄｉｆｉｅｄ Ｂｏｏｔｈ＋、ｓ ａｌｇｏｒｉ
ｔｈｍ ｆｏｒＪｌｌｔｉｐｌｉＯａｔｉＯｎ ”に発
表されているよりに修正する。レジスタ５０．５６の出
力端子の２個の１６ビツトオベランドから３２ビツトの
槓ワードが１マシーンサイクルで形成される。この乗算
素子は最上位桁ビットが負値（符号ビット）を有するも
１・のとして動作するよう構成する。これがためオペラ
ンドの多倍精度での処理中、その下位桁部分に符号ビッ
トを含まず、先行ビット位置には常に零を入れる必要が
ある。この抑圧自体については本願人に係る％願昭 号
に記載されて、。
７６ ） 、Ｐ１０１４１−１０１５のり、Ｐ、 Ｒｕ
ｂｉｎｆ″ｅｌｄの論文″Ａ ｐｒｏｏｆｏｔ゛ｔｈｅ
ｍｏｄｉｆｉｅｄ Ｂｏｏｔｈ＋、ｓ ａｌｇｏｒｉ
ｔｈｍ ｆｏｒＪｌｌｔｉｐｌｉＯａｔｉＯｎ ”に発
表されているよりに修正する。レジスタ５０．５６の出
力端子の２個の１６ビツトオベランドから３２ビツトの
槓ワードが１マシーンサイクルで形成される。この乗算
素子は最上位桁ビットが負値（符号ビット）を有するも
１・のとして動作するよう構成する。これがためオペラ
ンドの多倍精度での処理中、その下位桁部分に符号ビッ
トを含まず、先行ビット位置には常に零を入れる必要が
ある。この抑圧自体については本願人に係る％願昭 号
に記載されて、。
いる。
素子６８の出刃端子にはアキュムレータアダー〇４及び
アキュムレータレジスタ６Ｂを接続し、画素子とも４０
ビツトの幅を有する。必要に応じ、レジスタ６０内の符
号ビット（積の最上位桁ピッ・ト〕は４０ビツトの総数
が到達するまで上位桁ピット上に転記される。更に２個
のフラグビットが素子８４内のプログラムステータスレ
ジスタＰＳＴ内に与えられる（或は又この数が増加され
るり。
アキュムレータレジスタ６Ｂを接続し、画素子とも４０
ビツトの幅を有する。必要に応じ、レジスタ６０内の符
号ビット（積の最上位桁ピッ・ト〕は４０ビツトの総数
が到達するまで上位桁ピット上に転記される。更に２個
のフラグビットが素子８４内のプログラムステータスレ
ジスタＰＳＴ内に与えられる（或は又この数が増加され
るり。
（ａｌ 値レンジの許容限界値をオーバすると、オー・
・・パフロービット０ＶＦＬＩが生成される。その論理
関数は４０ビツトの累算／加算結果の２個の最上位桁ビ
ットのＥＸＯＬＩＪＳＩＶＥ−ＯＲである。
・・パフロービット０ＶＦＬＩが生成される。その論理
関数は４０ビツトの累算／加算結果の２個の最上位桁ビ
ットのＥＸＯＬＩＪＳＩＶＥ−ＯＲである。
（ｉｌｌ 第２ステータスピツ） ＳＧＮＭは累算結果
の符号を示す。その論理関数は０ＶＦＬと累算／加算１
結果の最上位桁ビットの１つ前のビットとのＥＸＯＬＵ
ＳＩＶＥ−ＯＲＴある。
の符号を示す。その論理関数は０ＶＦＬと累算／加算１
結果の最上位桁ビットの１つ前のビットとのＥＸＯＬＵ
ＳＩＶＥ−ＯＲＴある。
０ＶＦＬが算術命令のために値″′ｌ”を得る場合、ピ
ッ） ０ＶＦＬ、ＳＧＮＭｔｆｆ、固定される。この場
合、これらビットはプログラム制御によってのみ変更
。
ッ） ０ＶＦＬ、ＳＧＮＭｔｆｆ、固定される。この場
合、これらビットはプログラム制御によってのみ変更
。
でき、論理演算ユニット内のプログラムステータｌスレ
ラスタの内容は変更操作を受ける。ビット０ＶＦＬが値
′″０”を保つかぎり、両スタータスビットはアキュム
レータにより使用される谷算術命令後に質問される０累
算結果はレジスタ６８にス−・ドアされると共にシフト
、抽出及びリフオーマツティング操作のために素子６２
に供給される。アキュムレータレジスタ６８の出力Ｂ７
キユムＬｙ −タアタ゛−６４に帰還される。
ラスタの内容は変更操作を受ける。ビット０ＶＦＬが値
′″０”を保つかぎり、両スタータスビットはアキュム
レータにより使用される谷算術命令後に質問される０累
算結果はレジスタ６８にス−・ドアされると共にシフト
、抽出及びリフオーマツティング操作のために素子６２
に供給される。アキュムレータレジスタ６８の出力Ｂ７
キユムＬｙ −タアタ゛−６４に帰還される。
（５） シフト素子６２
第７図はリフオーマティング操作も行なうシフト素子金
示す。この図の上部にはアキュムレータ／アダー６４か
ら４０ビツトが到来する０オーバフロー状態をできるだ
け避けるために符号拡張操作を含めである。オーバフロ
ー状態は、四−の符号ｌ・を有する複数個の順次の数の
加算によりその和が大きくなりすぎるときに生ずる。本
例ではこの危険は低減される０抽出器４００の入力端子
には最上位桁ビットＡＯ０８９がその上の１５の上位ビ
ット位置まで延在する。これはオーバフロー状態を−。
示す。この図の上部にはアキュムレータ／アダー６４か
ら４０ビツトが到来する０オーバフロー状態をできるだ
け避けるために符号拡張操作を含めである。オーバフロ
ー状態は、四−の符号ｌ・を有する複数個の順次の数の
加算によりその和が大きくなりすぎるときに生ずる。本
例ではこの危険は低減される０抽出器４００の入力端子
には最上位桁ビットＡＯ０８９がその上の１５の上位ビ
ット位置まで延在する。これはオーバフロー状態を−。
検出するためである。シフト素子４００において□はこ
のように受信された５５ビツトから８２ビツト（倍長）
ワードが抽出される。図の左側には４ビツトコード（
ビット０・・・８）ｆ：ｆむレジスタ（７０）ＢＳＲ’
ｅ示しである。このコードはデコーダ４０２によりテコ
ードされる。この点に関し、第７ａ図に１６種類の可能
な抽出を示しである。
のように受信された５５ビツトから８２ビツト（倍長）
ワードが抽出される。図の左側には４ビツトコード（
ビット０・・・８）ｆ：ｆむレジスタ（７０）ＢＳＲ’
ｅ示しである。このコードはデコーダ４０２によりテコ
ードされる。この点に関し、第７ａ図に１６種類の可能
な抽出を示しである。
アキュムレータビットは最下位桁ビット″０″で補充さ
れる。これがため、ビットＢＳＲＯ，・・８の００００
ｉ ・・・ｉ １１１１により互にシフトされた１６１
・・種類の各３２ビツトの抽出が得られる。レジスタ７
０は実際の抽出操作前に少くともｌ命令サイクルで充填
する必要がある。ビットＢ５Ｒ４，５はデコーダ４０１
１Ｃよりテコードされ、これにょ９リフオーマツチング
装置１４０６が駆動される。抽 １・出された８２ビツ
トはＥ８］ ・・・ＫＯとして示しである。ピッ）ＢＳ
Ｒ４，５の値は次のりフォーマツティング操作を制御す
る。
れる。これがため、ビットＢＳＲＯ，・・８の００００
ｉ ・・・ｉ １１１１により互にシフトされた１６１
・・種類の各３２ビツトの抽出が得られる。レジスタ７
０は実際の抽出操作前に少くともｌ命令サイクルで充填
する必要がある。ビットＢ５Ｒ４，５はデコーダ４０１
１Ｃよりテコードされ、これにょ９リフオーマツチング
装置１４０６が駆動される。抽 １・出された８２ビツ
トはＥ８］ ・・・ＫＯとして示しである。ピッ）ＢＳ
Ｒ４，５の値は次のりフォーマツティング操作を制御す
る。
００：抽出８２ビツトワードを２個の半ワードの形でユ
ーザに使用可能にする〇 ｌＯ：下位半ワードの最下位桁ビット’１ ” ｏ″゛
に１すると共に、残部を下位方向に１位置シフトさせ、
抽出結果の最終ピラトラ抑圧する。
ーザに使用可能にする〇 ｌＯ：下位半ワードの最下位桁ビット’１ ” ｏ″゛
に１すると共に、残部を下位方向に１位置シフトさせ、
抽出結果の最終ピラトラ抑圧する。
０１：００と同様、但し下位半ワードのビットを逆転す
る。
る。
素子７２．７４はレジスタであり、その出力の２個のバ
スへの選択は各別の選択器７３．７５（第１図に図示せ
ず〕で示しである。抽出器４００は３２ビツトを素子４
０６へ供給するのに加えて９ビツトの上位ビットＥ８１
． ・・・・Ｅ４０をオー／（Ｉｔ・フロー検出器を構
成する検出器４０８にも供給する。これら９ビツトの中
に非許容ビット値（Ｅ８１とは異なる）が生じた場合、
プログラムステータスレジスタＰＳＴのビット００Ｒｉ
” １”にセットされ、これは関連する上位ビットは符
号表示ピッ１トＥ８１の反復でなければならないためで
５ある。
スへの選択は各別の選択器７３．７５（第１図に図示せ
ず〕で示しである。抽出器４００は３２ビツトを素子４
０６へ供給するのに加えて９ビツトの上位ビットＥ８１
． ・・・・Ｅ４０をオー／（Ｉｔ・フロー検出器を構
成する検出器４０８にも供給する。これら９ビツトの中
に非許容ビット値（Ｅ８１とは異なる）が生じた場合、
プログラムステータスレジスタＰＳＴのビット００Ｒｉ
” １”にセットされ、これは関連する上位ビットは符
号表示ピッ１トＥ８１の反復でなければならないためで
５ある。
諸機能を制御する命令中のフィールドＭＩＮＳについて
は後に詳述する。
は後に詳述する。
（６） ＡＬＵユニット１２２
第８図は論理演算ユニッ） １２２とその外部装 ・・
１置を示す。ブロック６ ｆｌ 、１１８．１２０及び
１２２１は第１図に示すものである。ブロック１１９は
命令のフィールドＯＰＳ用テコーダであり、ブロック１
２１は命令のフィールドＡｌＮ５用デコーダである。ブ
ロック１２５は命令のフィールドｓｘ、ｓｙ。
１置を示す。ブロック６ ｆｌ 、１１８．１２０及び
１２２１は第１図に示すものである。ブロック１１９は
命令のフィールドＯＰＳ用テコーダであり、ブロック１
２１は命令のフィールドＡｌＮ５用デコーダである。ブ
ロック１２５は命令のフィールドｓｘ、ｓｙ。
ＤＸ、ＤＹ用テコーダである。ＡＬＵ累子素子２の出力
端子には後述するシフト機能及び回転機能用ブロック１
２８を接続する。プログラムステータスレジスタＰＳＴ
ｉ図示してないテコード素子を用いてＡＬＵ１２２に及
びシフト／回転素子１２８に１・・接続する。
端子には後述するシフト機能及び回転機能用ブロック１
２８を接続する。プログラムステータスレジスタＰＳＴ
ｉ図示してないテコード素子を用いてＡＬＵ１２２に及
びシフト／回転素子１２８に１・・接続する。
ユニツ） １２２は２の補数法で動作する。フラグビッ
トは次の通りである（下記の場合に１″になる）： Ｚ ： ＡＬＵ演算の結果が″零″である。
トは次の通りである（下記の場合に１″になる）： Ｚ ： ＡＬＵ演算の結果が″零″である。
Ｎ：結果（２の補数として解釈）が負である。
Ｃ：桁上げ信号がおる（この信号は多倍精度ワードの任
意の下位部分に対する符号なし算術演舞において起！ｌ
ｌ得る〕 ０ニオ−バフロー状態（２の補数表示の場合には、、。
意の下位部分に対する符号なし算術演舞において起！ｌ
ｌ得る〕 ０ニオ−バフロー状態（２の補数表示の場合には、、。
誤りを意味する）。これがため、ビット”ｚ”１はオペ
ランドの全ビラトラ検出して形成する。
ランドの全ビラトラ検出して形成する。
ビット０及びＮは符号ビットの検出により形成され、オ
ーバフロー状態は乗算素子について前述したと同一の方
法で検出される。 へ各種演算の定義は次の通りである
。
ーバフロー状態は乗算素子について前述したと同一の方
法で検出される。 へ各種演算の定義は次の通りである
。
］、、ＯＤＭ ｔ！ｆ＃理補数
２、ＡＮＤ 論理種機能
８、ＯＲ論理和機能
４、ＥＸＯＲ排他論理和機能
５、ＡＤＤ 加算
６、 ＸＡＤＤ 拡張（多倍精度）加算；これはオペラ
ンドの下位桁部分の先行処理中に 桁上げ信号をオペランドの上位桁部 分の後の処理のためにストアするこ１・と全意味する。
ンドの下位桁部分の先行処理中に 桁上げ信号をオペランドの上位桁部 分の後の処理のためにストアするこ１・と全意味する。
？、ＳＵＢ 減算
８、Ｘ８ＵＢ 拡張（即ち多倍精度）減算；これは同様
に所定の場合においてオペラン ドの順次に処理する部分間で１つの、。
に所定の場合においてオペラン ドの順次に処理する部分間で１つの、。
ビット信号を桁上げすることを意味□
する０
９、ＮＥＧ 算術極性反転
１０、ＸＮＥＧ 拡張（多倍精度ン極注反転１１．０Ｎ
ＥＧ 条件付極性反転 １２、− １８、ＩＮＯインクリメント １４、ＸｌＮ０ 拡張（多倍精度〕インクリメント１５
、ＤＥＯデク・リメント １６、ＸＤＥＯ拡張（多倍精度）デクリメント１７、Ｎ
ＯＰ ノーアクション、フラグビット保持１８、ＰＡｓ
ｓ オペランドの無修正通過１９．５ＷＡＰ 上位桁バ
イトと下位桁バイトとの入替え ２０．０８ＵＢ 条件付き減算 ２１、− ２２、ＡＤＤＭ オペランドＢの最上位桁ビットをオペ
ランドＡに刀口算 ２＆Ｘ５ＧＮ Ｎフラグビット（符号を示す）を１６ビ
ツトに亘って転記；従ってこれは、。
ＥＧ 条件付極性反転 １２、− １８、ＩＮＯインクリメント １４、ＸｌＮ０ 拡張（多倍精度〕インクリメント１５
、ＤＥＯデク・リメント １６、ＸＤＥＯ拡張（多倍精度）デクリメント１７、Ｎ
ＯＰ ノーアクション、フラグビット保持１８、ＰＡｓ
ｓ オペランドの無修正通過１９．５ＷＡＰ 上位桁バ
イトと下位桁バイトとの入替え ２０．０８ＵＢ 条件付き減算 ２１、− ２２、ＡＤＤＭ オペランドＢの最上位桁ビットをオペ
ランドＡに刀口算 ２＆Ｘ５ＧＮ Ｎフラグビット（符号を示す）を１６ビ
ツトに亘って転記；従ってこれは、。
乗算素子について述べたよりな″符１
号拡張″である。
２’４． Ａ、 Ｓ Ｌ 左方向（上位桁丈方向）への
算術シフト ２５、ＸＡＳＬ 左方向への拡張算術シフト２６、ＬＳ
Ｌ 左方向への論理シフト ２７、ＬＲＯＬ 左方向への論理回転 ２８、ＡＳＲ右方向への算術シフト ２９ＸＡＳＲ右方向への拡張シフト ８０、ＬＲ右方向への論理シフト ８１、ＬＲＯＲ時計方向の論理回転 ８２、ＮＵＬＬ 出力″′θ″を発生 上述のリストにおいて、論理演算はビットレベルで行な
われる。算術演算では符号ビットが所定の場合に特定の
方法で処理される。回転操作ではＩ。
算術シフト ２５、ＸＡＳＬ 左方向への拡張算術シフト２６、ＬＳ
Ｌ 左方向への論理シフト ２７、ＬＲＯＬ 左方向への論理回転 ２８、ＡＳＲ右方向への算術シフト ２９ＸＡＳＲ右方向への拡張シフト ８０、ＬＲ右方向への論理シフト ８１、ＬＲＯＲ時計方向の論理回転 ８２、ＮＵＬＬ 出力″′θ″を発生 上述のリストにおいて、論理演算はビットレベルで行な
われる。算術演算では符号ビットが所定の場合に特定の
方法で処理される。回転操作ではＩ。
シフトアウトされたビットが反対側でオペランドに貴び
〃ｌえられる。命令のサブフィールドの詳細については
第１８図（ａ−ａ）を参照されたい。
〃ｌえられる。命令のサブフィールドの詳細については
第１８図（ａ−ａ）を参照されたい。
プログラムステータスレジスタＰＳＴのバス接続手段へ
の接続は簡単化して示し７である。
の接続は簡単化して示し７である。
第９図は第１アキユムレ〜り手段の構造を示す。゛アキ
ュムレータアダー１２２はＡＬＵ内に位置すること明ら
かである。メモリＭＥＭは谷ｍ＝１６ビツトの２ ワー
ドをストアするメモリバンクで構成する。このメモリは
１個のデータ入力端子Ｙと２個の出力端子０ＵＴ１及び
０ＵＴ２を有し、各端子はｍビット幅である。８個の各
別のアドレス入力端子ＡＤＲＹ 、ＡＤＲＯＵＴＩ及び
ＡＤＲＯＵ’ｌ’２があり、各端子はｎビット（本例で
はｎ−４）の幅を有する。第１のアドレス入力端子は譬
込アト−・・レスであり、他の２個は読出アドレスであ
り、各々関連するテータ接続のためのものでおる。これ
ら８つの接続は一つの同一の命令サイクルにおいて同時
に且つ独立に動作させることができる。
ュムレータアダー１２２はＡＬＵ内に位置すること明ら
かである。メモリＭＥＭは谷ｍ＝１６ビツトの２ ワー
ドをストアするメモリバンクで構成する。このメモリは
１個のデータ入力端子Ｙと２個の出力端子０ＵＴ１及び
０ＵＴ２を有し、各端子はｍビット幅である。８個の各
別のアドレス入力端子ＡＤＲＹ 、ＡＤＲＯＵＴＩ及び
ＡＤＲＯＵ’ｌ’２があり、各端子はｎビット（本例で
はｎ−４）の幅を有する。第１のアドレス入力端子は譬
込アト−・・レスであり、他の２個は読出アドレスであ
り、各々関連するテータ接続のためのものでおる。これ
ら８つの接続は一つの同一の命令サイクルにおいて同時
に且つ独立に動作させることができる。
（７） 割込アドレスレジスタ２４：
レジスタ２４は２個のバスの一方からロードされ、割込
操作の開始時にプログラムカウンタ３０に転送するアド
レスを保持する。
操作の開始時にプログラムカウンタ３０に転送するアド
レスを保持する。
（８） プログラムステータスレジスタ；これについて
は１６ビツトプログラムステータ１、スレジスタ（第１
図の素子８４内にある）のピッ′ト単位区分を示す第１
２図を参照されたい。これらビットは次の意味を有する
。
は１６ビツトプログラムステータ１、スレジスタ（第１
図の素子８４内にある）のピッ′ト単位区分を示す第１
２図を参照されたい。これらビットは次の意味を有する
。
０．１ ： ０ＶＦＬ及びＳＧＮＭ 、この２ビツトは
乗算素子及びその外部装置について説明し）た通りであ
る。
乗算素子及びその外部装置について説明し）た通りであ
る。
２ ：ＯＯＲ，抽出器のオーバフロー状態８〜６ ：
Ｚ 、 Ｏ、Ｎ 、 Ｏｉこの４ビツトはＡＬＵユニッ
トについて説明した通りで必る。
Ｚ 、 Ｏ、Ｎ 、 Ｏｉこの４ビツトはＡＬＵユニッ
トについて説明した通りで必る。
７〜９ニアドレス計算ユニツト用に予約された８ １Ｌ
１個のフラグ １０ ：ＩＥ割込許可／不許可 １１ ：ＦＱＲ，命令サイクル選択ビット；電属の２ビ
ツトはプログラム制御により変更できる １２〜１５：使用せず （９）人／出力ステータスレジスタ（ＩＯＦ）このレジ
スタは８個のレジスタを具えるレジスｐ ／＜ンク３４
の一部ｆ：＃４成する。このレジスタは外ｍ装置とのコ
ミュニケーションのためのステ、２．１タス情報及びフ
ラグビットを含む。これらフラグビットは次の意味を有
する。５ＩＸＡＯＫはレジスタ８２の有効情報充填程度
を示す。５ＩＹＡＯＫはレジスタ１３２に対し同じこと
を示す。５ＯＸＡＯＫはレジスタ８４にデータがロード
されているか否かを示す。５ＯＹＡＯＫも同一の目的に
使用される。
１個のフラグ １０ ：ＩＥ割込許可／不許可 １１ ：ＦＱＲ，命令サイクル選択ビット；電属の２ビ
ツトはプログラム制御により変更できる １２〜１５：使用せず （９）人／出力ステータスレジスタ（ＩＯＦ）このレジ
スタは８個のレジスタを具えるレジスｐ ／＜ンク３４
の一部ｆ：＃４成する。このレジスタは外ｍ装置とのコ
ミュニケーションのためのステ、２．１タス情報及びフ
ラグビットを含む。これらフラグビットは次の意味を有
する。５ＩＸＡＯＫはレジスタ８２の有効情報充填程度
を示す。５ＩＹＡＯＫはレジスタ１３２に対し同じこと
を示す。５ＯＸＡＯＫはレジスタ８４にデータがロード
されているか否かを示す。５ＯＹＡＯＫも同一の目的に
使用される。
ＰＩＡＯＫ ：このフラグビットはＷＲビンにおける低
レベルから高レベルへの遷移によりプロセッサのクロッ
ク（図示せずつと同期してｈ １ ｕにセットされる。
レベルから高レベルへの遷移によりプロセッサのクロッ
ク（図示せずつと同期してｈ １ ｕにセットされる。
データがＰＩレジスタ（８６）からａ出・・・されると
き、このフラグは再び０′″にセットされる。ＰＯＡＯ
Ｋ ：このフラグビットはＨＤピンにおける低レベルか
ら尚レベルへの遷移により内部クロックと同期してｎ
１ ＋＋にセットされる。データがＰＯ（８Ｌ）レジス
タに書込まれるとき、この１フラグは再び”０′”にセ
ットされる。この人／出力ステータスレジスタ内の２個
のビットＩＩｉ’Ａ。
き、このフラグは再び０′″にセットされる。ＰＯＡＯ
Ｋ ：このフラグビットはＨＤピンにおける低レベルか
ら尚レベルへの遷移により内部クロックと同期してｎ
１ ＋＋にセットされる。データがＰＯ（８Ｌ）レジス
タに書込まれるとき、この１フラグは再び”０′”にセ
ットされる。この人／出力ステータスレジスタ内の２個
のビットＩＩｉ’Ａ。
ＩＦＢはユーザが定義するフラグビットを含み、これら
フラグビットはジャンプ条件の創案中に質問用に集積回
路に予約されている接続ビンを経て１゜質問することが
できる。
フラグビットはジャンプ条件の創案中に質問用に集積回
路に予約されている接続ビンを経て１゜質問することが
できる。
（１０） 命令反復レジスタ３２
このレジスタ８２はハードウェア命令カウンタとして作
用し、これに値Ｎがロードされると、次の命令がＮ回〈
υ返えされる。このレジスタは任・意の命令の実行に応
答してデクリメントされるが、プログラムカウンタ８０
はレジスタ８２の内容が零のときにのみインクリメント
される。斯る反復はベクトル演算に特に有利に使用でき
る。
用し、これに値Ｎがロードされると、次の命令がＮ回〈
υ返えされる。このレジスタは任・意の命令の実行に応
答してデクリメントされるが、プログラムカウンタ８０
はレジスタ８２の内容が零のときにのみインクリメント
される。斯る反復はベクトル演算に特に有利に使用でき
る。
（１１） 入／出力装置の説明
５ＯＸ（８４）及び５ＯＹ（１８２）接続手段は関連す
るバスからのデータを外部装置へ送出することかできる
。この目的のために、谷接続手段は外部クロックで同期
し得る１６ピツトレジスタを具える。これらレジスタは
内部リクエスト及びデータ１゜充填操作のための同期ハ
ンド／エータとしてのエネーブル信号も受信する。両レ
ジスタとも出方端に出力すべきビット数を指示するプリ
セッタブルカウンタを有する。
るバスからのデータを外部装置へ送出することかできる
。この目的のために、谷接続手段は外部クロックで同期
し得る１６ピツトレジスタを具える。これらレジスタは
内部リクエスト及びデータ１゜充填操作のための同期ハ
ンド／エータとしてのエネーブル信号も受信する。両レ
ジスタとも出方端に出力すべきビット数を指示するプリ
セッタブルカウンタを有する。
５ＩＸ（８２）及び５ＩＹ（１８０）接続手段は外部４
３゜装置からのデータを関連するデータバスに受信す゛
ることかできる。この目的のために谷接続手段は内部ク
ロックで同期し得る直列入力シフトレジスタを具える。
３゜装置からのデータを関連するデータバスに受信す゛
ることかできる。この目的のために谷接続手段は内部ク
ロックで同期し得る直列入力シフトレジスタを具える。
この人力シフトレジスタはバスへデータを供給するだめ
のバッファレジスタに並列ニ・接続される。最后に、こ
れらレジスタは並列レジスタからの続出操作のための同
期ハンドシェークとして内部リクエストとエネーブル信
号を受信する。また、バスに並列にロードすべきビット
数を制御するプリセッタブルカウンタも設けられる。１
・・ＰＩ／ＰＯ（８６）接続手段はプロセッサへ及びか
らデータを並列転送する。この目的のために、開時間に
１６ビツトレジスタが準備される。
のバッファレジスタに並列ニ・接続される。最后に、こ
れらレジスタは並列レジスタからの続出操作のための同
期ハンドシェークとして内部リクエストとエネーブル信
号を受信する。また、バスに並列にロードすべきビット
数を制御するプリセッタブルカウンタも設けられる。１
・・ＰＩ／ＰＯ（８６）接続手段はプロセッサへ及びか
らデータを並列転送する。この目的のために、開時間に
１６ビツトレジスタが準備される。
迫力ａの出力接続手段ＡＤＯ（８０）はデータ又はアド
レスの外部転送を行なう。このアドレスはアトドレス計
算ユニット又は論理演算ユニットにおいて計算される。
レスの外部転送を行なう。このアドレスはアトドレス計
算ユニット又は論理演算ユニットにおいて計算される。
本例では２個のバスにより選択的に充填されるようにし
たレジスタを設けである。
たレジスタを設けである。
これらの装置はいくつかの図を参照して後に詳細に説明
する。図示のセットアツプは２個のバスに、１゜対し略
々対称にＥ〜である。他の場合には構成索子゛を節約す
るためにセットアツプの対称性を低減するのが有利であ
る。
する。図示のセットアツプは２個のバスに、１゜対し略
々対称にＥ〜である。他の場合には構成索子゛を節約す
るためにセットアツプの対称性を低減するのが有利であ
る。
（１２） 直列接続ステータスレジスタ（ＳＨＯ８Ｔ）
：これはレジスタバンク８４の最后のレジスタで、）直
列接続に関するステータス情報を含む０１６ビツトの最
初の４ビットＳＩＩ、Ｘ３・・・Ｏ（実際にはビット５
ＩＬＸ Ｏがこのステータスワードの第１ビツト）は直
列人力シフトレジスタ（接続手段５ＩＸ）に対するワー
ド長を含み、コード００００１゜は１６ビツトのワード
長を意味し、以下同様に、コード１１１１は１ビツトの
ワード長を意味する。
：これはレジスタバンク８４の最后のレジスタで、）直
列接続に関するステータス情報を含む０１６ビツトの最
初の４ビットＳＩＩ、Ｘ３・・・Ｏ（実際にはビット５
ＩＬＸ Ｏがこのステータスワードの第１ビツト）は直
列人力シフトレジスタ（接続手段５ＩＸ）に対するワー
ド長を含み、コード００００１゜は１６ビツトのワード
長を意味し、以下同様に、コード１１１１は１ビツトの
ワード長を意味する。
次の慟ビット５ＯＬＸ １３ 、・・・０は接続手段Ｓ
ＯＸのワード長を、次のΦピッ） ５ＩＬＹ ８ 日・
Ｏは接続手段ＳＩＹのワード長を、次の４ピツ）ＳＯ
ＬＹ、。
ＯＸのワード長を、次のΦピッ） ５ＩＬＹ ８ 日・
Ｏは接続手段ＳＩＹのワード長を、次の４ピツ）ＳＯ
ＬＹ、。
８・・・０は接続手段ＳＯＹのワード長を會む。
割込機構
外部割込信号はビンＩＮＴ上の少くとも２００ ｎｓの
低レベル信号により表わされる。このビンは命令サイク
ル毎に質問され、同時にプログラムステ１．。
低レベル信号により表わされる。このビンは命令サイク
ル毎に質問され、同時にプログラムステ１．。
−タスレジスタのビットＥＩ（エネーブルビット）１も
質問される。ＥＩ＝１及びＩＮＴ＝００場合、同一−’
）イクルにおいて割込ア、ドレス（ＩＡＲレジスタ〕へ
の分岐操作が竹なわれると共にピッ）ＩＥが“ＩＯ”に
セットされ、リターンアドレス（プログラムカウンタの
４−１内容）がスタックレジスタにストアされる。ピッ
） ＩＥの１”への切換えはプログラム制御により行な
われ、斯る後に所定の場合には次の割込の処理を開始す
ることができる。次いで命令サイクル全期間中ＩＮＴ
＝ １０場ｌ・・合には、全ての割込要求の処理が終了
したことになる。このとき最も新しいリターンアドレス
がスタックレジスタから褥コールされる。
質問される。ＥＩ＝１及びＩＮＴ＝００場合、同一−’
）イクルにおいて割込ア、ドレス（ＩＡＲレジスタ〕へ
の分岐操作が竹なわれると共にピッ）ＩＥが“ＩＯ”に
セットされ、リターンアドレス（プログラムカウンタの
４−１内容）がスタックレジスタにストアされる。ピッ
） ＩＥの１”への切換えはプログラム制御により行な
われ、斯る後に所定の場合には次の割込の処理を開始す
ることができる。次いで命令サイクル全期間中ＩＮＴ
＝ １０場ｌ・・合には、全ての割込要求の処理が終了
したことになる。このとき最も新しいリターンアドレス
がスタックレジスタから褥コールされる。
スタックレジスタの容量（８ワード〕を考慮して８個の
順次の割込レベルを並行式にネステイン１グすることが
できる。ｌＷｌしことを順次の割込ルーチンに適用する
ととができる。
順次の割込レベルを並行式にネステイン１グすることが
できる。ｌＷｌしことを順次の割込ルーチンに適用する
ととができる。
電属に、リセットビン（Ｒ８ＴＩを具え、このピンが少
くとも２００ｎｓの低レベル信号を受信するトｔｉプロ
セッサがリセットされる。この信号は。
くとも２００ｎｓの低レベル信号を受信するトｔｉプロ
セッサがリセットされる。この信号は。
フラグフリップフロップにストアされる。 ′第１１ａ
図は人／出力装置（並列部）を系す。
図は人／出力装置（並列部）を系す。
バス２０／２２．１６ビント選択器ＳＥＬ、２個の並列
レジスタＰＩ／ＰＯ，）リステートバッファー゛ＴＲｌ
５ＴＢＵＥ’Ｆ 、外部１６ビツトバスＤ１５・・・Ｄ
Ｏ１制御ユニットｐｉｏａｏＮＴＲ，及び制御ビットＰ
ＩＡＯＫ、ＰＯＡＯＫを示しである。外部装置から供給
される信号ＲＤ及びＷＲは既に説明した。ピッ）ＰＩＲ
Ｑ／ＰＯＲＱは外部装置へのリフ １０エストである〇 第１θ図は２個の直列出力接続手段の一つを示す。その
出力レジスタ（本例ではＳＯＸ ｌはバスに直接接続さ
れ、出力シフトレジスタ５ｏｘｓ６フイー）”−する。
レジスタＰＩ／ＰＯ，）リステートバッファー゛ＴＲｌ
５ＴＢＵＥ’Ｆ 、外部１６ビツトバスＤ１５・・・Ｄ
Ｏ１制御ユニットｐｉｏａｏＮＴＲ，及び制御ビットＰ
ＩＡＯＫ、ＰＯＡＯＫを示しである。外部装置から供給
される信号ＲＤ及びＷＲは既に説明した。ピッ）ＰＩＲ
Ｑ／ＰＯＲＱは外部装置へのリフ １０エストである〇 第１θ図は２個の直列出力接続手段の一つを示す。その
出力レジスタ（本例ではＳＯＸ ｌはバスに直接接続さ
れ、出力シフトレジスタ５ｏｘｓ６フイー）”−する。
５ＩＯ３’ｌ’レジスクによりロードし得る１５プリセ
ツタブルカウンタ０ＯＵＮも示しである。出力データは
５ｏｘｓレジスタ内に、このレジスタが完全に空のとき
（カウンタの内容により決定される〕にのみ取り込むこ
とができる。そして、これｔ／ＣＧ答して５ＯＸＡ（Ｉ
ＫＡＫＩｌｌ”にセットされ、新、１゜しいデータ全供
給することが可能になり、５ＯＸＲＱ ’＝１が外部装
置へのリクエストを指示し、カウンタがロードされる。
ツタブルカウンタ０ＯＵＮも示しである。出力データは
５ｏｘｓレジスタ内に、このレジスタが完全に空のとき
（カウンタの内容により決定される〕にのみ取り込むこ
とができる。そして、これｔ／ＣＧ答して５ＯＸＡ（Ｉ
ＫＡＫＩｌｌ”にセットされ、新、１゜しいデータ全供
給することが可能になり、５ＯＸＲＱ ’＝１が外部装
置へのリクエストを指示し、カウンタがロードされる。
外部装置へのデータの送出はピン５ＯＸＥＮが１”にな
るときに開始され、ビン００Ｘのクロックパルスにより
同期がとられる。・トリステートバッファＴＲｌ５Ｔも
値５ＯＸＥＮで制御される。カウンタがカウントを停止
し、次のデータが待っていないときＣ５ＯＸＡＯＫ＝
１ ）、ピッ） ５ＯＸＲＱは０”にセットされるため
５ｏｘｓ及びカウンタは“ホールド″状態になり、送出
され１・・た電属のビットがピンＤＯＸ上に存在するこ
とになる。５ＯＸＥＮが０”になると、出力回路ＤＯＸ
は再び高インピーダンスの初期状態になる。
るときに開始され、ビン００Ｘのクロックパルスにより
同期がとられる。・トリステートバッファＴＲｌ５Ｔも
値５ＯＸＥＮで制御される。カウンタがカウントを停止
し、次のデータが待っていないときＣ５ＯＸＡＯＫ＝
１ ）、ピッ） ５ＯＸＲＱは０”にセットされるため
５ｏｘｓ及びカウンタは“ホールド″状態になり、送出
され１・・た電属のビットがピンＤＯＸ上に存在するこ
とになる。５ＯＸＥＮが０”になると、出力回路ＤＯＸ
は再び高インピーダンスの初期状態になる。
第１１図は直列大力装置（本例ではＸ−バスに対するも
の）を示し、レジスタＳＩＸと、入カシ１゜フトレジス
タ５ＩＸＳと、プリセッタブルカウンタ００ＵＮと、制
御及びフラグビット位置を具える。
の）を示し、レジスタＳＩＸと、入カシ１゜フトレジス
タ５ＩＸＳと、プリセッタブルカウンタ００ＵＮと、制
御及びフラグビット位置を具える。
レジスタＳＩＸがデータソースとしてアドレスされると
、レジスタＩＯＦ内の７ラグ５ＩＸＡＯＫがＩＯ”にセ
ットされ、これが次のプロセッササイクルに−，１゜お
いて有効になる。シフトレジスタ５ＩＸＳに受信１され
たデータはカウンタの内容がシフト動作終了を示す場合
にレジスタ５ＩＸＫ転送され、このときフラグ５ＩＸＡ
ＯＫがｆ′１″になってプロセッサにデータの使用可を
指示する。同時に、フラグピッ） ５ＩＸＱＲが１″に
なって外部装置にシフトレジスタ５ＩＸＳが新しいデー
タを受信できることを知らせると共に、カウンタに再び
ワード長表示ピット５ＩＬ）ｌ ・・・５ＩＬＸｏがロ
ードされる。このカウンタがリセットされているとき、
次のテート・りはシフトレジスタ５ＩＸＳ内に完全に入
る。直列人力処理は入力ビン）ＳＩＸＱＲが１′″にな
った後に５ＩＸＩＩＣＮが１″になると同時に開始する
。
、レジスタＩＯＦ内の７ラグ５ＩＸＡＯＫがＩＯ”にセ
ットされ、これが次のプロセッササイクルに−，１゜お
いて有効になる。シフトレジスタ５ＩＸＳに受信１され
たデータはカウンタの内容がシフト動作終了を示す場合
にレジスタ５ＩＸＫ転送され、このときフラグ５ＩＸＡ
ＯＫがｆ′１″になってプロセッサにデータの使用可を
指示する。同時に、フラグピッ） ５ＩＸＱＲが１″に
なって外部装置にシフトレジスタ５ＩＸＳが新しいデー
タを受信できることを知らせると共に、カウンタに再び
ワード長表示ピット５ＩＬ）ｌ ・・・５ＩＬＸｏがロ
ードされる。このカウンタがリセットされているとき、
次のテート・りはシフトレジスタ５ＩＸＳ内に完全に入
る。直列人力処理は入力ビン）ＳＩＸＱＲが１′″にな
った後に５ＩＸＩＩＣＮが１″になると同時に開始する
。
同期は直列クロックＯＩＸにより与えられる。カウンタ
が完全にリセットされたときにまだＳＩＸに１・転送さ
れないデータがある場合にはフラグビットＴＩＸＱＲｆ
ｉ”０”にセットされるため、カウンタ及びシフトレジ
スタ５ＩＸＳｆｉ”ホールドｌ′モードになる。
が完全にリセットされたときにまだＳＩＸに１・転送さ
れないデータがある場合にはフラグビットＴＩＸＱＲｆ
ｉ”０”にセットされるため、カウンタ及びシフトレジ
スタ５ＩＸＳｆｉ”ホールドｌ′モードになる。
高速動作モードの説明
本プロセッサの動作は以上では２００ ｎｓの命令サイ
クルで行なわれることを説明した。しかし、パイプライ
ン機構ヲ使用すると、本プロセッサは僅か１００ ｎｓ
の命令サイクルを実行することもできる。この点に関し
ては第１図を再び参照する。
クルで行なわれることを説明した。しかし、パイプライ
ン機構ヲ使用すると、本プロセッサは僅か１００ ｎｓ
の命令サイクルを実行することもできる。この点に関し
ては第１図を再び参照する。
特にレジスタ６０（乗算素子の出力側にある）、４６．
１０４．８８（データメモリの出力側にある）はバイブ
ライン機構の一部も構成する。クロック周波数の調整に
より動作〃口速率を２倍以下に１１・選択することがで
きる。
１０４．８８（データメモリの出力側にある）はバイブ
ライン機構の一部も構成する。クロック周波数の調整に
より動作〃口速率を２倍以下に１１・選択することがで
きる。
第４図は高速動作のタイムチャートを示す。この場合に
はプログラムステータスレジスタＰＳＴ内のピッ）ＦＱ
Ｒは連続的に′ｌ”を有する。
はプログラムステータスレジスタＰＳＴ内のピッ）ＦＱ
Ｒは連続的に′ｌ”を有する。
” Ａ Ｌ Ｕ ”命令においては次の演算を並列に行
な１・９ことができる。
な１・９ことができる。
一算術／論理演算；
一メモリに対する最大８つのアドレス計算；−最大３個
のメモリ出力レジスタのアドレッシング； 一１個又は２個のバスでのデータ転送 ６乗算″命令においては、次の演算を並列に行なうこと
ができる。
のメモリ出力レジスタのアドレッシング； 一１個又は２個のバスでのデータ転送 ６乗算″命令においては、次の演算を並列に行なうこと
ができる。
一乗算演算；
一累算／シフト操作（素子６２ 、６４ ） ； 、
４＋−メモリに対する最大８個のアドレス計算；−最大
８個のメモリ出力レジスタのアドレッシング； −Ｎｔａ又Ｕｇ個のバスでのデータ転送；パ即値ロード
′”命令においては、次の操作を１０並列に実行できる
。
４＋−メモリに対する最大８個のアドレス計算；−最大
８個のメモリ出力レジスタのアドレッシング； −Ｎｔａ又Ｕｇ個のバスでのデータ転送；パ即値ロード
′”命令においては、次の操作を１０並列に実行できる
。
−この命令（ＩＲ）のデータフィールドからのデータ′
ｆｃｘ及び／又はＹバスを経て宛先へ転送すること； 一メモリに対する最大８個のアドレス計算−一最大８個
のメモリ出力レジスタのアドレッシング； 第４図において、ライン８００は順次のサイクルを示す
０ライン８０２のブロックｌはアドレス計算を示す。ラ
イン８０４のブロック１は先に計 、１゜算されたアド
レスによる６読出゛′アクセスを示す。１このラインの
次のブロック２はデータがこのようにアドレスされたメ
モリの出力レジスタに有効に存在する期間を示す。ライ
ン８０６のブロック１はデータの転送がバスを経て行な
われること及び可能ならＡＬＵ及び／又は乗算素子にお
ける演算が行なわれることを示す。ライン８０８のブロ
ック２（処理が開始するライン８０６のブロックｌより
２ブロツク後）は演算結果が乗算素子の出力レジスタに
有効に存在することを示す。他方、 ｌ・・ＡＬＵユニ
ットにおける演算を同様に行なうこともできる。ライン
８１０のブロック１（ライン８０８のブロック２より前
にある〕は次の計算結果書込操作のためのアドレス計算
を行なうことができることを示す。ライン３１２上のブ
ロック１１・は結果データのバス転送とメモリへの書込
アクセスが行なわれることを示す。
ｆｃｘ及び／又はＹバスを経て宛先へ転送すること； 一メモリに対する最大８個のアドレス計算−一最大８個
のメモリ出力レジスタのアドレッシング； 第４図において、ライン８００は順次のサイクルを示す
０ライン８０２のブロックｌはアドレス計算を示す。ラ
イン８０４のブロック１は先に計 、１゜算されたアド
レスによる６読出゛′アクセスを示す。１このラインの
次のブロック２はデータがこのようにアドレスされたメ
モリの出力レジスタに有効に存在する期間を示す。ライ
ン８０６のブロック１はデータの転送がバスを経て行な
われること及び可能ならＡＬＵ及び／又は乗算素子にお
ける演算が行なわれることを示す。ライン８０８のブロ
ック２（処理が開始するライン８０６のブロックｌより
２ブロツク後）は演算結果が乗算素子の出力レジスタに
有効に存在することを示す。他方、 ｌ・・ＡＬＵユニ
ットにおける演算を同様に行なうこともできる。ライン
８１０のブロック１（ライン８０８のブロック２より前
にある〕は次の計算結果書込操作のためのアドレス計算
を行なうことができることを示す。ライン３１２上のブ
ロック１１・は結果データのバス転送とメモリへの書込
アクセスが行なわれることを示す。
この場合、命令レジスタは新しいデータ’１１００ｎｓ
毎に（前述の場合の２倍の速さで）受信する必要がある
。レジスタＢＳＲも実際のシフト／リフ第１゜−マツテ
ィング操作より１命令サイクル前にデー１りを受信し少
くともｌ命令サイクルの間そのデータを有効に保持する
必要がある。フラグビットＥ工（割込用ン及びＲＥＳＥ
Ｔ（リセット用）は１００ ｎ８毎に質問される。
毎に（前述の場合の２倍の速さで）受信する必要がある
。レジスタＢＳＲも実際のシフト／リフ第１゜−マツテ
ィング操作より１命令サイクル前にデー１りを受信し少
くともｌ命令サイクルの間そのデータを有効に保持する
必要がある。フラグビットＥ工（割込用ン及びＲＥＳＥ
Ｔ（リセット用）は１００ ｎ８毎に質問される。
°′低速″動作ザイクル中の動作との差は、この場合に
はメモリの出力レジスタがこれらメモリ自身の代りにデ
ータバスに対するソース素子として作用する点にある。
はメモリの出力レジスタがこれらメモリ自身の代りにデ
ータバスに対するソース素子として作用する点にある。
更に、全ての分岐命令及び割込要求には操作を意味しな
い命令（ＮＯＰ）を常にＩ【・後続させる必要がある。
い命令（ＮＯＰ）を常にＩ【・後続させる必要がある。
このようにするとメモリの内容が節約される。
主なタイプの命令ワードを示す第２図を再び参照して、
いくつかの特定の命令フィールドを詳細１′・に説明す
る。第１’ｌａ図は算術命令の命令フィールドＡｌＮ５
Ｏ表を示す。第１Ｍは二−モニックを示す。第２欄は２
進コードを示す。電層の欄はフラグピッ）Ｚ、Ｎ、０．
Ｏへの操作を示す。第１欄の十印は１つのオペランドの
みが処理されるこ１．１と全意味し、従ってこのオペラ
ンドは必ず選択器□６６′ｆｃ経て論理演算ユニットに
到達しなければならない。第４欄のＸ印は、当該フラグ
ビットの値は演算結果により決まることを示す。°“零
（０）′”は当該フラグビットは零にリセットする必要
があることを示す。水平ダッシュ（−ンは凡ゆる場合に
フラグビットは変更されずにそのま＼維持されることを
示す。
いくつかの特定の命令フィールドを詳細１′・に説明す
る。第１’ｌａ図は算術命令の命令フィールドＡｌＮ５
Ｏ表を示す。第１Ｍは二−モニックを示す。第２欄は２
進コードを示す。電層の欄はフラグピッ）Ｚ、Ｎ、０．
Ｏへの操作を示す。第１欄の十印は１つのオペランドの
みが処理されるこ１．１と全意味し、従ってこのオペラ
ンドは必ず選択器□６６′ｆｃ経て論理演算ユニットに
到達しなければならない。第４欄のＸ印は、当該フラグ
ビットの値は演算結果により決まることを示す。°“零
（０）′”は当該フラグビットは零にリセットする必要
があることを示す。水平ダッシュ（−ンは凡ゆる場合に
フラグビットは変更されずにそのま＼維持されることを
示す。
フィールドＯＰＳは２１固の入力Ａ（レジスタ１２０か
ら）及びＢ（レジスタ１１８から〕のオ １・・ペラン
ド全選択する。この２−オペランド命令では、ビット０
７がＢ入力の制御を与え、０″はバス２２からのオペラ
ンドをゲートシ、°“１″はレジスタ１１８内に存在す
るオペランドを入力させる。ビット０８はＡ入力の制御
を与え、Ｒ０” （はバス２０のオペランドをゲートし
、Ｒ１”はレジスタ１２０に既に存在するオペランドを
入力させる。ｌ−オペランド命令（第１１３ａ図に十を
つけて示しである）ではレジスタ１１８が０ホールド″
状態になり、コード００，０１．１０により、ルジスタ
１２０、バス２２及びバス２ｏを順次選１択して関連す
るオペランドの選択を行なう。例えば５ＷＡＰの場合、
レジスタ１１８はホールドモードになり、コード０１が
バス２２を選択し、コードＩＯがバス２０を選択し、レ
ジスタ１２０１ｄ ト ・ランスペアレントになる。
ら）及びＢ（レジスタ１１８から〕のオ １・・ペラン
ド全選択する。この２−オペランド命令では、ビット０
７がＢ入力の制御を与え、０″はバス２２からのオペラ
ンドをゲートシ、°“１″はレジスタ１１８内に存在す
るオペランドを入力させる。ビット０８はＡ入力の制御
を与え、Ｒ０” （はバス２０のオペランドをゲートし
、Ｒ１”はレジスタ１２０に既に存在するオペランドを
入力させる。ｌ−オペランド命令（第１１３ａ図に十を
つけて示しである）ではレジスタ１１８が０ホールド″
状態になり、コード００，０１．１０により、ルジスタ
１２０、バス２２及びバス２ｏを順次選１択して関連す
るオペランドの選択を行なう。例えば５ＷＡＰの場合、
レジスタ１１８はホールドモードになり、コード０１が
バス２２を選択し、コードＩＯがバス２０を選択し、レ
ジスタ１２０１ｄ ト ・ランスペアレントになる。
第１８ｂ図は算術命令のフィールドＭＩＮ８のテーブル
を示す。７ビツト構成で４５コードがあるため、Ｆ９ｒ
要の定義の自由度が得られる。これらコードは５つのグ
ループに分けることができ、その１・・第１グループの
みを示す。第１欄はコードビットのスペースである。第
２欄は素子５０７５２の選択機能を示し、バスからのデ
ータを直接使用すること（トランスペアレントモード）
ができ（Ｘ）、またレジスタの内容を使用することがで
きる（ＭＸＬＪｏ最后に、電属係数ＨＩ ＩＩを導入す
ることもできる。第８欄は素子５４１５ ａの選択機能
をボし、バスからのデータを直接使用すること（トラン
スペアレントモードブができ（Ｙ ）、”ｆたレジスタ
の内容を使用することができる（ＭＹＬ）。、。
を示す。７ビツト構成で４５コードがあるため、Ｆ９ｒ
要の定義の自由度が得られる。これらコードは５つのグ
ループに分けることができ、その１・・第１グループの
みを示す。第１欄はコードビットのスペースである。第
２欄は素子５０７５２の選択機能を示し、バスからのデ
ータを直接使用すること（トランスペアレントモード）
ができ（Ｘ）、またレジスタの内容を使用することがで
きる（ＭＸＬＪｏ最后に、電属係数ＨＩ ＩＩを導入す
ることもできる。第８欄は素子５４１５ ａの選択機能
をボし、バスからのデータを直接使用すること（トラン
スペアレントモードブができ（Ｙ ）、”ｆたレジスタ
の内容を使用することができる（ＭＹＬ）。、。
更に、トランスペアレントモードには反転を伴わ□せる
ことができる。乗算演算には常に２００ ｎｓが必要と
される。第４欄はこうして得られる積を示すＯ 第２のコードグループは第１グループと同一で・あるが
、この場合にはアキュムレータ／ブタ゛−６４が駆動さ
れてレジスタ６８の内容が２個の係数の積に正符号で加
えられる。第８グループは第２グループと、この場合に
はレジスタ６８の内容の前に負符号が付加される点を除
いて同一である。第１唆・４グループは第２グループと
、この場合にはレジスタ６８の内容が右に１５ピット位
置シフトされる（２ の乗算）ことを除いて同一である
。第５グループは第４グループと、この場合にはシフト
レジスタ６８の内容（シフトされている）の前に１・負
符号が付加ちれることを除いて同一である。
ことができる。乗算演算には常に２００ ｎｓが必要と
される。第４欄はこうして得られる積を示すＯ 第２のコードグループは第１グループと同一で・あるが
、この場合にはアキュムレータ／ブタ゛−６４が駆動さ
れてレジスタ６８の内容が２個の係数の積に正符号で加
えられる。第８グループは第２グループと、この場合に
はレジスタ６８の内容の前に負符号が付加される点を除
いて同一である。第１唆・４グループは第２グループと
、この場合にはレジスタ６８の内容が右に１５ピット位
置シフトされる（２ の乗算）ことを除いて同一である
。第５グループは第４グループと、この場合にはシフト
レジスタ６８の内容（シフトされている）の前に１・負
符号が付加ちれることを除いて同一である。
第１８０図はバス２０及びバス２２に対しデータソース
として作用し得る素子を示す２つの表を示す。この表に
おいてＲＯＭは索子９０ 、ＡＤＯは索子８０ 、ＲＡ
ＭＡは素子ｄ ６ 、ＡＲＢは素子１０６゜ＲＡＭＢは
索子１０２ 、ＩＡＲは素子２４．ＳＩＸ、’ＳＯＯ、
ＰＯ，ＰＩは入／出力装置の谷素子、５ＩＯ８Ｔ 、Ｐ
Ｓ’Ｉ’ 、ＩＯＦはレジスタバンク３４の各レジスタ
、ＢＳＲは素子７０ 、ＭＳＰ／ＬＳＰは素子７２／７
４ 、ＩＲ，０・・・Ｒ１４はレジスタ ・バンク１１
６の谷レジスタであり、ＰＩＮＲはビンＰＩＱＲの処理
を持たないＰＩと同一のものである。電層に、ＡＲＲｉ
ｌ：索子１００ 、ＡＲＡは索子４８である。
として作用し得る素子を示す２つの表を示す。この表に
おいてＲＯＭは索子９０ 、ＡＤＯは索子８０ 、ＲＡ
ＭＡは素子ｄ ６ 、ＡＲＢは素子１０６゜ＲＡＭＢは
索子１０２ 、ＩＡＲは素子２４．ＳＩＸ、’ＳＯＯ、
ＰＯ，ＰＩは入／出力装置の谷素子、５ＩＯ８Ｔ 、Ｐ
Ｓ’Ｉ’ 、ＩＯＦはレジスタバンク３４の各レジスタ
、ＢＳＲは素子７０ 、ＭＳＰ／ＬＳＰは素子７２／７
４ 、ＩＲ，０・・・Ｒ１４はレジスタ ・バンク１１
６の谷レジスタであり、ＰＩＮＲはビンＰＩＱＲの処理
を持たないＰＩと同一のものである。電層に、ＡＲＲｉ
ｌ：索子１００ 、ＡＲＡは索子４８である。
第１８（１図はフィールドＤＸ 、ＤＹに対する２個１
・・の表を示す。ここで、ＡＯＵＡ 、ＡＯＵＢ 、Ａ
ＯＵＲはそれぞれメモリ８６，１（Ｎ？、９０のアドレ
ス計算ユニットである。このアドレス計算ユニットに対
する命令フィールドはどのローカルレジスタがロードさ
れるかを決定する。素子１１６ に対しくてはフィール
ドＲ−Ｆｉｌｅ がどのレジスタがロードされるかを選
択する。
・・の表を示す。ここで、ＡＯＵＡ 、ＡＯＵＢ 、Ａ
ＯＵＲはそれぞれメモリ８６，１（Ｎ？、９０のアドレ
ス計算ユニットである。このアドレス計算ユニットに対
する命令フィールドはどのローカルレジスタがロードさ
れるかを決定する。素子１１６ に対しくてはフィール
ドＲ−Ｆｉｌｅ がどのレジスタがロードされるかを選
択する。
電層に稲々の信号用接続ビンについて説明する。
ＯＬＫ ： 内部導出クロック信号同期用クロックＲ８
Ｔ ： リセットビン ＤＯ・・・Ｄ１５；双方向Ｉ１０データビンＩＮＴ：
外部割込用ビン ＩＦＡ、ＩＦＢ：ユーザが定義する２個の７ラグＡ１５
・・・ＡＯ＋追加のデータ出力端子（並列）ＤＩＸ 、
ＤＩＹ：直列データ人力端子ＤＯＸ、ＤＯＹ：＠列デー
タ出力端子 ５ＯＸＲＱ 、５ＯＹＲＱ：直列入力要求５ＯＸＥＮ
、５ＯＹＥＮ：直列エネーブル信号ｏｏｘ 、ＯＯＹ二
直列テーデー出用外部非同期タロツク ５ＩＸＲＱ、５ＩＹＲＱ：直列データ入力要求信号５Ｉ
ＸＥＮ、５ＩＹＥＮ： ＠列データ入カニネーブル信号 ＯＩＸ、ＯＩＹ：直列データ入力用外部非同期クロック ＲＤ、ＷＲ：並列Ｉ１０レジスタ用読出−誉込書込信号 ＰＯＲＱ、ＰＩＲＱ ：並列入／出力要求信号５ＹＮＯ
：外部装置同期用出力クロック信号（命令サイクルと同
期している〕 第１４図は乗算素子を示す。先ず回路構成につ１いて説
明する。第１図と対応する素子は第１図と同一の符号で
示しである。ピッｌ５ＥＬＸの制御の下で、選択器５４
はバスオペランドか、或は信号発生器（図示せず〕によ
り形成される値″−１″ ・全通す０レジスタ５６はビ
ットＥＮＸの制御の下で選択的にトランスペアレントに
なる。ビット５ＥＬＹの制御の下で、選択器５２はバス
オペランドか、或はその反転値をゲートする。２の補数
法を使用する結果として、この変換は極めて簡単で１１
・おる。レジスタ５０はピッ）ＥＮＹの制御の下でトラ
ンスペアレントになったりならなかったりする。これが
ため、上述したように乗算素子の谷入力に対し８つの組
合わせを２個の制御ビットにより選択することができる
。更に、乗算素子５８は１・桁上げ信号０ＡＲＲを受信
する。乗算素子５８の出力端子にはレジスタＰＲが接続
される。アキュムレータ／アダー６４は特別の機能信号
を受信しない。アキュムレータレジスタ６８はエネーブ
ル信号ｗｎｈを受信する。セレクタ６９をレジスタ６８
、、。
Ｔ ： リセットビン ＤＯ・・・Ｄ１５；双方向Ｉ１０データビンＩＮＴ：
外部割込用ビン ＩＦＡ、ＩＦＢ：ユーザが定義する２個の７ラグＡ１５
・・・ＡＯ＋追加のデータ出力端子（並列）ＤＩＸ 、
ＤＩＹ：直列データ人力端子ＤＯＸ、ＤＯＹ：＠列デー
タ出力端子 ５ＯＸＲＱ 、５ＯＹＲＱ：直列入力要求５ＯＸＥＮ
、５ＯＹＥＮ：直列エネーブル信号ｏｏｘ 、ＯＯＹ二
直列テーデー出用外部非同期タロツク ５ＩＸＲＱ、５ＩＹＲＱ：直列データ入力要求信号５Ｉ
ＸＥＮ、５ＩＹＥＮ： ＠列データ入カニネーブル信号 ＯＩＸ、ＯＩＹ：直列データ入力用外部非同期クロック ＲＤ、ＷＲ：並列Ｉ１０レジスタ用読出−誉込書込信号 ＰＯＲＱ、ＰＩＲＱ ：並列入／出力要求信号５ＹＮＯ
：外部装置同期用出力クロック信号（命令サイクルと同
期している〕 第１４図は乗算素子を示す。先ず回路構成につ１いて説
明する。第１図と対応する素子は第１図と同一の符号で
示しである。ピッｌ５ＥＬＸの制御の下で、選択器５４
はバスオペランドか、或は信号発生器（図示せず〕によ
り形成される値″−１″ ・全通す０レジスタ５６はビ
ットＥＮＸの制御の下で選択的にトランスペアレントに
なる。ビット５ＥＬＹの制御の下で、選択器５２はバス
オペランドか、或はその反転値をゲートする。２の補数
法を使用する結果として、この変換は極めて簡単で１１
・おる。レジスタ５０はピッ）ＥＮＹの制御の下でトラ
ンスペアレントになったりならなかったりする。これが
ため、上述したように乗算素子の谷入力に対し８つの組
合わせを２個の制御ビットにより選択することができる
。更に、乗算素子５８は１・桁上げ信号０ＡＲＲを受信
する。乗算素子５８の出力端子にはレジスタＰＲが接続
される。アキュムレータ／アダー６４は特別の機能信号
を受信しない。アキュムレータレジスタ６８はエネーブ
ル信号ｗｎｈを受信する。セレクタ６９をレジスタ６８
、、。
の出力端子に接続してこれにストアされているオ□ペラ
ンドを下位桁方向ＶＣ１５ビット位置シフトさせて、或
はシフトさせないで転送し得るようにする。このシフト
はスタガ接続により笑現することができる。選択器６９
はオペランド“０”も受信する。選択器６９とアキュム
レータ／アダ゛−６４との間に、信号ＰＭにより選択的
に駆動されるインバータ７１も宮める。
ンドを下位桁方向ＶＣ１５ビット位置シフトさせて、或
はシフトさせないで転送し得るようにする。このシフト
はスタガ接続により笑現することができる。選択器６９
はオペランド“０”も受信する。選択器６９とアキュム
レータ／アダ゛−６４との間に、信号ＰＭにより選択的
に駆動されるインバータ７１も宮める。
アキュムレータ／アダー６４の出力端子はシフト素子６
２にも接続する。第１４ａ図は素子６４１・・に対し制
御すべ＠６つの機能を第１ｓに示す制御表を示す。この
表の右欄は必要Ｚ ＩｆｌｌＪ御信号を示す０第１行の
信号ＰＭ及び５ＥＬＡ １．２はそれらの先行値を保持
することを示す。この場合レジスタ６８の同各は同一の
ま＼になる。
２にも接続する。第１４ａ図は素子６４１・・に対し制
御すべ＠６つの機能を第１ｓに示す制御表を示す。この
表の右欄は必要Ｚ ＩｆｌｌＪ御信号を示す０第１行の
信号ＰＭ及び５ＥＬＡ １．２はそれらの先行値を保持
することを示す。この場合レジスタ６８の同各は同一の
ま＼になる。
第１図は本発明データプロセッサの全体ブロック図、
第２図は実行し得る４つのタイプの命令を示す図、
第３図１’ｊ：當規動作ザイクルにおける標準的な命。
令の実行を示すタイムチャート、
第４図は加速動作サイクルにおける標準的な命令の実行
を示すタイムチャート、 第５図はアドレス計算ユニットのブロック図、゛第６図
はアドレス計算ユニットの命令セットを示す図、 第７図はシフト／リフオーマツティングユニットのブロ
ック図、 第７ａ図は該ユニットで笑現される機能を示す１・・図
、 第８図は論理演算ユニットのブロック図、第９図はロー
カル処理メモリのブロック図、第１０図は直列データ出
力装置のブロック図、第１１図は直列データ人力装置の
ブロック図、１５第１１ａ図は並列データ入／出力装置
のブロック図、 第１２図はプログラムステータスレジスタの説明図、 第１８ａ、ｂ 、ｏ 、ｃｉ図は命令コードの一部を示
す２．・図、 第１４図及び第１４ａ図は乗算素子のブロック図及び機
能説明図である。 ２０・・第２データバス ２２・・・第１テータバス２
４・・・割込アドレスレジスタ ２６・・・命令レジスタ ２８・・・プログラムメモリ
８０・・プログラムカウンタ ３１・・制御ユニット８２・・命令反復レジスタ８４・
・・レジスタパンク ３６ 、９０ 、１０２・・データメモリ８８ 、９２
、１１４・・・アドレス計算ユニット４０ 、９４
、１０８ ・基準アドレスレジスタ４２ 、９６ 、１
１０・・・シフトアドレスレジスタ４４ 、９８ 、１
１２・・アドレスマスキングレジスタ４６ 、８８ 、
１０４・・・データレジスタ４８ 、１００ 、１０６
・・・瞬時アドレスレジスタ５０ 、５６・・トランス
ペアレント動作し得るレジスタ ５２ 、５４・・・選択器 ５８・・・乗算素子６０・
・槓レジスタ ６２・・・シフト素子６４・アキュムレ
ータアダー ６６ 、７８・・選択器 ６８・・アキュムレータレジスタ ７０ ・制御レジスタ ７２ 、７４・・・最上位桁、最下位桁レジスタ８０・
・・並列出力レジスタ ８２ 、１８２・・面外入力レジスタ ８４ 、１３０・・直列出力レジスタ ８６・・・並列人／出力レジスタ １１６・・スクラッチパッドレジスタ １１８ 、１２０・・・レジスタ １２２・・論理演算ユニット １５６・・スタックレジスタ −＝ ７二 〇コ し− ど ○」 第１頁の続き ［相］発 明 者 フランシスカス・ベタ オラン−・
ヨハネス・マチ ヴアウ ス・ヴエルテン ０発 明 者 ロバート・ヨハネス・ オランスロージ
ター ヴアウ ７”国５６２１ ベーアー アインドーフエン フルー
ネツウエツハ１ ７゛国５６２１ ベーアー アインドーフエン フルー
ネンウエッハ１
を示すタイムチャート、 第５図はアドレス計算ユニットのブロック図、゛第６図
はアドレス計算ユニットの命令セットを示す図、 第７図はシフト／リフオーマツティングユニットのブロ
ック図、 第７ａ図は該ユニットで笑現される機能を示す１・・図
、 第８図は論理演算ユニットのブロック図、第９図はロー
カル処理メモリのブロック図、第１０図は直列データ出
力装置のブロック図、第１１図は直列データ人力装置の
ブロック図、１５第１１ａ図は並列データ入／出力装置
のブロック図、 第１２図はプログラムステータスレジスタの説明図、 第１８ａ、ｂ 、ｏ 、ｃｉ図は命令コードの一部を示
す２．・図、 第１４図及び第１４ａ図は乗算素子のブロック図及び機
能説明図である。 ２０・・第２データバス ２２・・・第１テータバス２
４・・・割込アドレスレジスタ ２６・・・命令レジスタ ２８・・・プログラムメモリ
８０・・プログラムカウンタ ３１・・制御ユニット８２・・命令反復レジスタ８４・
・・レジスタパンク ３６ 、９０ 、１０２・・データメモリ８８ 、９２
、１１４・・・アドレス計算ユニット４０ 、９４
、１０８ ・基準アドレスレジスタ４２ 、９６ 、１
１０・・・シフトアドレスレジスタ４４ 、９８ 、１
１２・・アドレスマスキングレジスタ４６ 、８８ 、
１０４・・・データレジスタ４８ 、１００ 、１０６
・・・瞬時アドレスレジスタ５０ 、５６・・トランス
ペアレント動作し得るレジスタ ５２ 、５４・・・選択器 ５８・・・乗算素子６０・
・槓レジスタ ６２・・・シフト素子６４・アキュムレ
ータアダー ６６ 、７８・・選択器 ６８・・アキュムレータレジスタ ７０ ・制御レジスタ ７２ 、７４・・・最上位桁、最下位桁レジスタ８０・
・・並列出力レジスタ ８２ 、１８２・・面外入力レジスタ ８４ 、１３０・・直列出力レジスタ ８６・・・並列人／出力レジスタ １１６・・スクラッチパッドレジスタ １１８ 、１２０・・・レジスタ １２２・・論理演算ユニット １５６・・スタックレジスタ −＝ ７二 〇コ し− ど ○」 第１頁の続き ［相］発 明 者 フランシスカス・ベタ オラン−・
ヨハネス・マチ ヴアウ ス・ヴエルテン ０発 明 者 ロバート・ヨハネス・ オランスロージ
ター ヴアウ ７”国５６２１ ベーアー アインドーフエン フルー
ネツウエツハ１ ７゛国５６２１ ベーアー アインドーフエン フルー
ネンウエッハ１
Claims (1)
- 【特許請求の範囲】 Ｌ ワード状デジタル信号を処理する集積プログラマブ
ルプロセッサであって、 ａ６乗算用の２個のオペランドを受信する第１及び第２
入力端子と、積を出力する第１出力端子を具える乗算素
子（６８）と、ｂ、２個の別のオペランドを受信する第
８及び第４入力端子と、結果オペランドを出力１・・す
る第２出力端子と、前記第２出力端子と前記＃！８入力
端子との間に接続されたアキュムレータ手段（１１６）
を具える論理演算装置（ｉＲｇ）と、 Ｃ，データ蓄積用の＃！ｌ読出−誉′込メモリ １（ａ
ａ、１ｏｉｉ）と、 ｄ・他の諸構成素子に対する制御情報蓄積用の制御メモ
ＩＪ（ｌａ８）を接続するための接続手段と、 ｅ、バス接続手段を含み、前記諸構成素子を。 互に及び外部に接続するための通信手段と“金具えるプ
ロセッサにおいて、 ｒ、前記第１入力端子を前記バス接続手段の別個の第１
バス（２２）に接続し、前記第２及び第４入力端子を前
記バス接続手段の別個の第２バス（２０）に接続し、 ｇ、前記第８入力端子を前記第１バスに選択的に結合可
能にし、 ｈ、前記第１アキュムレータ手段は、前記第１バス及び
第２バスへの選択接続を形成す１′・る第１選択器を有
する第８出力端子を具えるものとし、 ｉ、前記第１出力端子は、前記第１バス及び第２バスへ
の選択接続を形成する第２選択器（７６）を具えるもの
とし、 コ、前記第１読出／誉込メモリは、前記第１バス及び第
２バスに接続されたアドレス入力端子及びデータ入力端
子と、前記第１バス及び第２バスへの選択接続を形成す
る第８選択器（４６，１０４）を具える第４出力端。 子を具えるものとしたことを特徴とする集積プログラマ
ブルプロセッサ。 区 特許請求の範囲第１項記載のプロセッサにおいて、
前記第１読出／Ｖ込メモリは、アドレス入力端子が第１
バスに、データ入力端子が第２バスに接続された第１メ
モリモジユール（８６）と、アドレス入力端子が第２バ
スに、データ入力端子が第１バスに接続された第２メモ
リモジユール（１０２）とを具え、前記第８選択器は２
個のバスの各々に接続された、各トメモリモジュールに
対応する選択モジュール（４６，１０４）を具え、前記
制御メモリのための接続手段は他の素子の制御のための
制御情報をストアする命令レジスタ（２６） を具え、
前記命令レジスタは前記バス接続手段に接続１されたデ
ータ出力端子を具えることを特徴とする集積プログラマ
ブルゾロセツザ。 ８ 特許請求の範囲第２項記載のプロセッサにおいて、
前記第１及び第２メモリモジユールの各々は専用のアド
レス計算ユニット（ＩＬＬＳ。 １１４）を具えることを特徴とする集積プログラマブル
プロセッサ。 表 特許請求の範囲第１，２又は８項記載のプロセッサ
において、前記第１出力端子はアキキムレータアダ一手
段（６４，６８）を含むレトロ結合の第２アユキムレー
タ手段を具え、このアキュムレータ手段に、バス接続手
段に供給すべきデータに選択シフト及びリフオーマツテ
ィング操作を加えるシフトユニット（６２）を接続した
ことを特徴とする集積プ［″グラマプルプロセッサ。 ＩＸ 特許請求の範囲第１−４項の何れかに記載のプロ
セッサにおいて、前記第１アキュムレータ手段は、数個
のオペランドをストアＬＭると共に論理演算装置からの
書込操作並びに］第１及び第２バスへの及びからの２つ
の独立の続出操作を同時に実行し得るように８個の □
アドレッシング部を具える第２読出／誉込メモリを具え
ることを特徴とする集積プログラマブルプロセッサ。
・・ ａ 特許請求の範囲第１〜５項の何れかに記載□の集積
プロセッサにおいて、前記制御メモリも一緒に集積しで
あることを特徴とする集積プログラマブルプロセッサ。 ７、 特許請求の範囲第１〜６項の倒れかに記載のプロ
セッサにおいて、前記バス接続手段へのアドレス接続部
と前記第１及び第２バスへの選択データ接続部（８８）
を具える続出専用メモリとして構成された別のデータメ
モリ（９０）のための別の接続手段を設けたことを・□
特徴とする集積プログラマブルプロセッサ。 ＆ 特許請求の範囲第７項記載のプロセッサにおいて、
前記別のデータメモリは専用のアドレス計算ユニット（
［１）を具えることを特徴とする集積プロセッサ。 ９、 特許請求の範囲第７又は８項記載のプロセッサに
おいて、前記別のデータメモリも一緒に集積しておるこ
とを特徴とする集積プログラマブルプロセッサ。 １０、特許請求の範囲第１〜９項の何れかに記載・のプ
ロセッサにおいて、前記第８入力端子は”前記第１及び
第２バスへの選択接続を形成する選択器を具えることを
特徴とする集積プログラマブルプロセッサ。 １１ ％許請求の範囲第１〜１０項のイＩＩ＋］れかに
記 載のプロセッサにおいて、次の操作ニ ー次の命令サイクルにおいてオペランドをバス接続手段
に使用可能にするためのデータメモリのアドレス計ｘ（
ａｙメモリのアクセスも含む）； 一ハス接続手段の少くとも一方のバスによるデータ転送
； 一当該命令すイクル中バス接続手段を経て転送されて＠
たオペランドに少くとも論理演算装置又は乗算素子の倒
れか一方で処理操作を１・ガロえて当該サイクル中に結
果オペランドを形成してこの結果オペランドを次の命令
サイクル又は後の命令サイクル中にバス接続手段を経て
転送可能にするデータ処理操作； を同時に含む第１の命令サイクルを制御する・１゜タイ
ミング装置を具えることを特徴とする集積プログラマブ
ルプロセッサ。 １ｍ 特許請求の範囲第１１項記載のプロセッサにおい
て、第１状態と第２状態を具え、第１状態において前記
第１の命令サイクルを制御し、第２状態において前記第
１の命令サイクルの半分の長さの第２の命令サイクルを
制御するサイクル選択器を設け、前記第２の命令サイク
ルは次の操作ニ 一次の命令サイクルのためのデータメモリの１・・アド
レスを引算してアドレスを形成するアドレス計算； 一直前の命令サイクル中に計算されたアドレスによりデ
ータメモリをアクセスして次の命令サイクル中オペラン
ドをバス接続手段に使１用可能にするメモリアクセス； −ハス接続手段の少くとも一方によるデータ転送； 一当該命令サイクル又は先行命令サイクル中にバス接続
手段を経て転送された少くとも−。 つのオペランドに論理演算装置と乗算素子の少くとも一
力で操作を加えて、当該命令サイクルに次の命令サイク
ルを加えた期間中に結果オペランドを形成してこのオペ
ランドを次の命令サイクル中又は後の命令サイクル中バ
ス接続手段を経て転送可能にするデータ処理操作； を同時に含むものとし、 この目的のために、出力レジスタを乗算素子と第１続出
−書込メモリとに接続し、顔出１・゛カレジスタは前記
サイクル選択器の第１状態ではトランスペアレントに駆
動し得るものとし、論理演算装置と乗算素子に入力レジ
スタを接続し、該レジスタは前記サイクル選択器の両状
態においてトランスペアレントにＩ！ＫｉＪｔｌいし得
るものとしたことを特徴とする集積プログラマブルプロ
セッサ。 ■ｅ−前記第１出力端子はアキュムレータ／アダーを含
むレトロ結合の第２アキュムレータ手段と、該アキュム
レータ手段に接続され、バー・・ス接続手段に供給する
データに選択シフト及・びリフオーマツティング操作を
加えるシフトユニットを具える特許請求の範囲１〜１２
項の倒れかに記載の集積プロセッサにおいて、乗算素子
とバス接続手段との間に、選択的に・制御し得る入力ト
ランスペアレンス特性を有するレジスタを接続したこと
を特徴とする集積プログラマブルプロセッサ。 １４ ％許請求の範囲＊ １ｍ項記載の集積プロセッサ
において、前記選択的に制御し得る入カドＩｌｌランス
ヘアレンス特性を有するレジスタの少くとも一方には、
オペランドを選択的に反転して、或は一定値を選択的に
ゲートして乗算素子へ供給する選択手段を接続したこと
を特徴とする集積プログラマブルプロセッサ。 ｊ・１
１ 前記第１出力端子はアキュムレータ／アダーを含む
レトロ結合の第２アキュムレータ手段と、該アキュムレ
ータ手段に接続され、バス接続手段に供給するデータに
選択シフト及びリフオーマツティング操作を加えるシフ
ト−・・・ユニットを具える特許請求の範囲第１−１４
’項の何れかに記載の集積プロセッサにおいて、レトロ
結合はアキュムレータレジスタにより行なって、反転さ
れた又は反転されていない累算結果及び／又は多倍鞘層
ビットシフトイ・ンタ・−パルに亘ってシフトされｆｃ
累算結釆をアキュムレータ／アダーに再び選択的に供給
するようにしたことを特徴とする集積プログラマブルプ
ロセッサ。 １ｆＬ ％許請求の範囲第４項記載のプロセッサに１・
）おいて、前記アキュムレータアダーは乗算結果に対す
る拡張として符号拡張ビットを受け入れるようにしたこ
とを特徴とする集積プログラマブルプロセッサ。 １７、特許請求の範囲第１６項記載のプロセッサに１１
おいて、前記シフトユニットはさらに拡張ピットを受け
入れて符号化コードの制御の下でアキュムレータアダー
の結果からバス接続手段に使用可能な複数種類の抽出が
できるようにしたことを特徴とする集積１０グラマプル
２゜プロセッサ。 １＆ 特許請求の範囲第１〜１７項の何れかに記載の集
積プロセッサにおいて、データメモリに対し少くとも１
個のアドレス計算ユニラミｆ設け、該アドレス計算ユニ
ットはマスクレジスタの制御の下でビット単位でマスク
し得るアドレス入力端子を行う力ａ算累子を具えること
を％徴とする集積プログラマブルプロセッサ。 １９、特許請求の範囲第１８項記載の集積プロセッサに
おいて、前記アドレス計算ユニットは１・絶対アドレス
用の第２レジスタと、相対アドレス用の第２レジスタと
、マスクレジスタを具え、これらの全レジスタをノ（ス
接続手段に接続したことを特徴とする集積プログラマブ
ルプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8304442A NL8304442A (nl) | 1983-12-27 | 1983-12-27 | Geintegreerde en programmeerbare processor voor woordsgewijze digitale signaalbewerking. |
| NL8304442 | 1983-12-27 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4103118A Division JP2501711B2 (ja) | 1983-12-27 | 1992-04-22 | ワンチップディジタル信号プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60157631A true JPS60157631A (ja) | 1985-08-17 |
| JPH0760379B2 JPH0760379B2 (ja) | 1995-06-28 |
Family
ID=19842928
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59282137A Expired - Lifetime JPH0760379B2 (ja) | 1983-12-27 | 1984-12-27 | ワンチップディジタル信号プロセッサ |
| JP4103118A Expired - Lifetime JP2501711B2 (ja) | 1983-12-27 | 1992-04-22 | ワンチップディジタル信号プロセッサ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4103118A Expired - Lifetime JP2501711B2 (ja) | 1983-12-27 | 1992-04-22 | ワンチップディジタル信号プロセッサ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4689738A (ja) |
| EP (1) | EP0154051B1 (ja) |
| JP (2) | JPH0760379B2 (ja) |
| KR (1) | KR920008280B1 (ja) |
| CA (1) | CA1221175A (ja) |
| DE (2) | DE3486457T2 (ja) |
| NL (1) | NL8304442A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255723A (ja) * | 1985-08-30 | 1987-03-11 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | モノリシツク集積回路チツプ部分 |
| JPS62221725A (ja) * | 1986-03-24 | 1987-09-29 | Oki Electric Ind Co Ltd | デイジタル信号処理プロセツサ |
| JPH01166241A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 情報処理装置 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577282A (en) | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
| NL8500526A (nl) * | 1985-02-25 | 1986-09-16 | Philips Nv | Werkwijze voor het als vertragingslijn adresseren van een geheugen met willekeurige toegankelijkheid en signaalverwerkingsinrichting voorzien van zo een vertragingslijn. |
| NL8502848A (nl) * | 1985-10-18 | 1987-05-18 | Philips Nv | Dataverwerkingsinrichting voorzien van een diskreetstapper om een programmasprong te realiseren. |
| US4935867A (en) * | 1986-03-04 | 1990-06-19 | Advanced Micro Devices, Inc. | Signal processor memory management unit with indirect addressing using selectable offsets and modulo values for indexed address calculations |
| JP2844591B2 (ja) * | 1987-01-16 | 1999-01-06 | 株式会社日立製作所 | ディジタル信号処理装置 |
| US5983328A (en) * | 1987-03-13 | 1999-11-09 | Texas Instruments Incorporated | Data processing device with time-multiplexed memory bus |
| US5692139A (en) * | 1988-01-11 | 1997-11-25 | North American Philips Corporation, Signetics Div. | VLIW processing device including improved memory for avoiding collisions without an excessive number of ports |
| KR920006283B1 (ko) * | 1988-02-19 | 1992-08-03 | 미쯔비시덴끼 가부시끼가이샤 | 디지탈신호 처리방식 |
| US4974146A (en) * | 1988-05-06 | 1990-11-27 | Science Applications International Corporation | Array processor |
| FR2635390B1 (fr) * | 1988-08-12 | 1990-10-12 | Bull Sa | Unite centrale pour systeme de traitement de l'information |
| US5204962A (en) * | 1989-11-30 | 1993-04-20 | Mitsubishi Denki Kabushiki Kaisha | Processor with preceding operation circuit connected to output of data register |
| JPH03186928A (ja) * | 1989-12-16 | 1991-08-14 | Mitsubishi Electric Corp | データ処理装置 |
| US6757809B1 (en) * | 1989-12-16 | 2004-06-29 | Renesas Technology Corp. | Data processor having 2n bits width data bus for context switching functions |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| WO1993011500A1 (en) * | 1991-11-27 | 1993-06-10 | Seiko Epson Corporation | Pixel modification unit |
| JP3055316B2 (ja) * | 1992-08-13 | 2000-06-26 | ヤマハ株式会社 | デジタル信号プロセッサ |
| US5440702A (en) * | 1992-10-16 | 1995-08-08 | Delco Electronics Corporation | Data processing system with condition code architecture for executing single instruction range checking and limiting operations |
| US5381360A (en) * | 1993-09-27 | 1995-01-10 | Hitachi America, Ltd. | Modulo arithmetic addressing circuit |
| US5692207A (en) * | 1994-12-14 | 1997-11-25 | International Business Machines Corporation | Digital signal processing system with dual memory structures for performing simplex operations in parallel |
| US5907864A (en) * | 1995-06-07 | 1999-05-25 | Texas Instruments Incorporated | Data processing device with time-multiplexed memory bus |
| US6167472A (en) * | 1998-05-29 | 2000-12-26 | Motorola Inc. | System for communicating with and initializing a computer peripheral utilizing a masked value generated by exclusive-or of data and corresponding mask |
| US6467037B1 (en) * | 1998-06-30 | 2002-10-15 | Sun Microsystems, Inc. | Utilizing a program counter with one or more data counters for executing instructions |
| DE10009451C1 (de) * | 2000-01-31 | 2001-05-03 | Micronas Gmbh | Recheneinheit für eingeschränkte Signalverarbeitung |
| EP1122637A3 (de) * | 2000-01-31 | 2005-10-12 | Micronas GmbH | Recheneinheit für eingeschränkte Signalverarbeitung |
| JP3826268B2 (ja) * | 2001-11-16 | 2006-09-27 | 三菱自動車エンジニアリング株式会社 | 車両用スピーカの取り付け構造 |
| JP4718927B2 (ja) | 2005-07-29 | 2011-07-06 | パイオニア株式会社 | スピーカ装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561851A (en) * | 1978-09-05 | 1980-05-09 | Motorola Inc | Microprocessor having numvers of internal data bus |
| JPS5647840A (en) * | 1979-09-28 | 1981-04-30 | Toshiba Corp | Arithmetic unit |
| JPS5685157A (en) * | 1979-12-15 | 1981-07-11 | Toshiba Corp | Information processor |
| JPS56127244A (en) * | 1980-03-11 | 1981-10-05 | Toshiba Corp | Operation controller |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075704A (en) * | 1976-07-02 | 1978-02-21 | Floating Point Systems, Inc. | Floating point data processor for high speech operation |
| US4287566A (en) * | 1979-09-28 | 1981-09-01 | Culler-Harrison Inc. | Array processor with parallel operations per instruction |
| US4577282A (en) * | 1982-02-22 | 1986-03-18 | Texas Instruments Incorporated | Microcomputer system for digital signal processing |
| US4538239A (en) * | 1982-02-11 | 1985-08-27 | Texas Instruments Incorporated | High-speed multiplier for microcomputer used in digital signal processing system |
| US4503500A (en) * | 1982-02-11 | 1985-03-05 | Texas Instruments Incorporated | Microcomputer with bus interchange module |
| JPS60188660A (ja) * | 1984-03-07 | 1985-09-26 | Nippon Piston Ring Co Ltd | ピストンリング |
-
1983
- 1983-12-27 NL NL8304442A patent/NL8304442A/nl not_active Application Discontinuation
-
1984
- 1984-10-22 US US06/663,730 patent/US4689738A/en not_active Expired - Lifetime
- 1984-12-11 DE DE3486457T patent/DE3486457T2/de not_active Expired - Fee Related
- 1984-12-11 EP EP84201831A patent/EP0154051B1/en not_active Expired
- 1984-12-11 DE DE8484201831T patent/DE3484308D1/de not_active Expired - Lifetime
- 1984-12-20 CA CA000470632A patent/CA1221175A/en not_active Expired
- 1984-12-24 KR KR1019840008313A patent/KR920008280B1/ko not_active IP Right Cessation
- 1984-12-27 JP JP59282137A patent/JPH0760379B2/ja not_active Expired - Lifetime
-
1992
- 1992-04-22 JP JP4103118A patent/JP2501711B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5561851A (en) * | 1978-09-05 | 1980-05-09 | Motorola Inc | Microprocessor having numvers of internal data bus |
| JPS5647840A (en) * | 1979-09-28 | 1981-04-30 | Toshiba Corp | Arithmetic unit |
| JPS5685157A (en) * | 1979-12-15 | 1981-07-11 | Toshiba Corp | Information processor |
| JPS56127244A (en) * | 1980-03-11 | 1981-10-05 | Toshiba Corp | Operation controller |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255723A (ja) * | 1985-08-30 | 1987-03-11 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | モノリシツク集積回路チツプ部分 |
| JPS62221725A (ja) * | 1986-03-24 | 1987-09-29 | Oki Electric Ind Co Ltd | デイジタル信号処理プロセツサ |
| JPH01166241A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0760379B2 (ja) | 1995-06-28 |
| DE3486457D1 (de) | 1997-11-20 |
| KR920008280B1 (ko) | 1992-09-26 |
| CA1221175A (en) | 1987-04-28 |
| KR850004680A (ko) | 1985-07-25 |
| NL8304442A (nl) | 1985-07-16 |
| DE3484308D1 (de) | 1991-04-25 |
| EP0154051A1 (en) | 1985-09-11 |
| JP2501711B2 (ja) | 1996-05-29 |
| JPH0644288A (ja) | 1994-02-18 |
| US4689738A (en) | 1987-08-25 |
| DE3486457T2 (de) | 1998-04-09 |
| EP0154051B1 (en) | 1991-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60157631A (ja) | 集積プログラマブルプロセツサ | |
| US5226171A (en) | Parallel vector processing system for individual and broadcast distribution of operands and control information | |
| US6260137B1 (en) | Data processing unit with digital signal processing capabilities | |
| EP0282825B1 (en) | Digital signal processor | |
| US5081573A (en) | Parallel processing system | |
| US4225934A (en) | Multifunctional arithmetic and logic unit in semiconductor integrated circuit | |
| JPH0731669B2 (ja) | ベクトル・プロセツサ | |
| JPH0418345B2 (ja) | ||
| EP0976027A1 (en) | Arithmetic processor | |
| JPH08234962A (ja) | ２４ビットおよび１６ビット算術演算の双方を実行するための装置および方法 | |
| GB1585285A (en) | Parallel data processor apparatus | |
| US5251321A (en) | Binary to binary coded decimal and binary coded decimal to binary conversion in a VLSI central processing unit | |
| US4503511A (en) | Computing system with multifunctional arithmetic logic unit in single integrated circuit | |
| US3641331A (en) | Apparatus for performing arithmetic operations on numbers using a multiple generating and storage technique | |
| JPS62134763A (ja) | ３アドレス・コ−ドの指標づけ装置 | |
| US3260840A (en) | Variable mode arithmetic circuits with carry select | |
| US3161764A (en) | Electronic multiplier for a variable field length computer | |
| JPS5968058A (ja) | フロ−テイング乗算器 | |
| JPS63133270A (ja) | 浮動小数点演算処理装置 | |
| US3268874A (en) | Computer multi-register linkage with a memory unit | |
| JP3332606B2 (ja) | マイクロプロセッサ | |
| EP0333306B1 (en) | Single chip integrated circuit digital signal processor with a slow or fast mode of operation | |
| JPH0588887A (ja) | データ処理装置 | |
| JPH0434191B2 (ja) | ||
| JPH07110769A (ja) | Ｖｌｉｗ型計算機 |