JPS62221725A - デイジタル信号処理プロセツサ - Google Patents
デイジタル信号処理プロセツサInfo
- Publication number
- JPS62221725A JPS62221725A JP61065548A JP6554886A JPS62221725A JP S62221725 A JPS62221725 A JP S62221725A JP 61065548 A JP61065548 A JP 61065548A JP 6554886 A JP6554886 A JP 6554886A JP S62221725 A JPS62221725 A JP S62221725A
- Authority
- JP
- Japan
- Prior art keywords
- data
- input
- multiplier
- alu
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 3
- 240000002853 Nelumbo nucifera Species 0.000 description 3
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 3
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はディジタル信号処理プロセッサに関するもの
で、特にこのディジタル信号処理プロセッサ内部に備わ
る各機能構成ブロック間の接続に関するものである。
で、特にこのディジタル信号処理プロセッサ内部に備わ
る各機能構成ブロック間の接続に関するものである。
（従来の技術）
従来から音声合成、ディジタルフィルタ等に用いられる
種々の構造のディジタル信号処理プロセッサ（以下、中
にプロセッサと称することもある。）が提案されている
。このようなプロセッサに要求される性能は数値データ
の演算をいかに高速で行うことが出来るかによって決っ
ていた。
種々の構造のディジタル信号処理プロセッサ（以下、中
にプロセッサと称することもある。）が提案されている
。このようなプロセッサに要求される性能は数値データ
の演算をいかに高速で行うことが出来るかによって決っ
ていた。
このようなプロセッサとしては例えば文献（「１本電気
技報 ＮＯ，＋３５（１９８０） Ｐ、４４〜４６）
に提示され゛（いるものかあり、第２国はこの文献のプ
ロセッサを示すブロック［り１である３、このプロセッ
サを例にとって従来のプロセッサの構成に−）き簡１１
１に説明する。
技報 ＮＯ，＋３５（１９８０） Ｐ、４４〜４６）
に提示され゛（いるものかあり、第２国はこの文献のプ
ロセッサを示すブロック［り１である３、このプロセッ
サを例にとって従来のプロセッサの構成に−）き簡１１
１に説明する。
第２図において１１は乗算器を示し高いπ１算精度を得
ることが出来るよう１６ビツト並列乗算器が採用されて
いる。さらに、高速な演算処理を実現するため、この乗
算器１１を算術論理演算器（ＡＬＵ）＋３とは独立に設
けである。このＡＬＵ１３はＡＬＵ］３の結果を格納す
る累算器（ＡＣＣ）＋５に接続しである。
ることが出来るよう１６ビツト並列乗算器が採用されて
いる。さらに、高速な演算処理を実現するため、この乗
算器１１を算術論理演算器（ＡＬＵ）＋３とは独立に設
けである。このＡＬＵ１３はＡＬＵ］３の結果を格納す
る累算器（ＡＣＣ）＋５に接続しである。
又、１７は例えば被乗数等を格納するデータＲＯＭ （
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）を示し、１９は例
えば乗数等を格納するデータＲＡ Ｍ （Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）を示す。このデータＲＡ
Ｍ＋９にはデータＲＡＭアドレスポインタ（ＤＰ）２１
が接続されている。
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）を示し、１９は例
えば乗数等を格納するデータＲＡ Ｍ （Ｒａｎｄｏｍ
ＡｃｃｅｓｓＭｅｍｏｒｙ）を示す。このデータＲＡ
Ｍ＋９にはデータＲＡＭアドレスポインタ（ＤＰ）２１
が接続されている。
２３は命令ＲＯＭを示しこの命令ＲＯＭ２３には信号処
理のためのマイクロプログラムか書き込まれている。２
５はプログラムカウンタ（ＰＣ）＊示し、２７はスタッ
クを示す。又、２１（は人出力部を示Ｊ−６ さらに、３１はメインバスを示し、：１３はメインバス
に接続されたサブハスを小し、このメインバス３１と、
各機能構成ブロックである乗算器ＩＩ、ＡＬＵ１：（、
Ａ ＣＣ＋５、データＲＯＭ］７、データＲＡＭ１９、
ＤＰ２１、命令ＲＯＭ２３、人出力部２１等とはそれぞ
れ接続されている。
理のためのマイクロプログラムか書き込まれている。２
５はプログラムカウンタ（ＰＣ）＊示し、２７はスタッ
クを示す。又、２１（は人出力部を示Ｊ−６ さらに、３１はメインバスを示し、：１３はメインバス
に接続されたサブハスを小し、このメインバス３１と、
各機能構成ブロックである乗算器ＩＩ、ＡＬＵ１：（、
Ａ ＣＣ＋５、データＲＯＭ］７、データＲＡＭ１９、
ＤＰ２１、命令ＲＯＭ２３、人出力部２１等とはそれぞ
れ接続されている。
しかし多くの命令は二つのソースデータか必要なのて、
このプロセッサはメインバス以外にも各機能ブロック間
にいくつかの補助ハスを設はデュアルデータハスを形成
していて、この機能によって複雑なａｉ算も高速で実行
することか出来る。例えばデータＲＯＭ ＋７と乗算器
１１に備わるしレジスタＩｌａとの間、データＲＡＭｌ
０と乗算器１１に備わるにレジスタＩｌｂとの間にそれ
ぞれ補助バス１７ａ及び１９ａが設けられていて、これ
らの補助バスを用いることによってデータＲＯＭ ＋７
内の乗数をにレジスタｌｌｂに及びデータＲＡＭ＋９内
の被乗数をＬレジスタｌｌａにそれぞれ同時に読み込む
ことが出来、よって、処理速度の向ｌ二を図っていた。
このプロセッサはメインバス以外にも各機能ブロック間
にいくつかの補助ハスを設はデュアルデータハスを形成
していて、この機能によって複雑なａｉ算も高速で実行
することか出来る。例えばデータＲＯＭ ＋７と乗算器
１１に備わるしレジスタＩｌａとの間、データＲＡＭｌ
０と乗算器１１に備わるにレジスタＩｌｂとの間にそれ
ぞれ補助バス１７ａ及び１９ａが設けられていて、これ
らの補助バスを用いることによってデータＲＯＭ ＋７
内の乗数をにレジスタｌｌｂに及びデータＲＡＭ＋９内
の被乗数をＬレジスタｌｌａにそれぞれ同時に読み込む
ことが出来、よって、処理速度の向ｌ二を図っていた。
（発明が解決しようとする問題点）
しかしながら、従来のプロセッサにおいては、データＲ
ＡＭか一つで構成されているため例えばデータＲＡＭ内
の変数同士の乗算やＡＬＵ演算を行う場合にこれらの乗
算及びＡＬＵ演算を一命令で行うことが出来ないという
問題点があった。
ＡＭか一つで構成されているため例えばデータＲＡＭ内
の変数同士の乗算やＡＬＵ演算を行う場合にこれらの乗
算及びＡＬＵ演算を一命令で行うことが出来ないという
問題点があった。
又、データＲＯＭやデータＲＡＭのアドレスを設定する
場合、この設定をメインバス及びデータポインタ（ＤＰ
）を介して行わなければならず、又、累算器ＡＣＣ出力
を乗算器の乗数、被乗数とする時やデータＲＯＭ出力を
ＡＬＵに入力する時にメインバスを介して行わなければ
ならず、その都度メインバスを専有してしまうという問
題点があった。
場合、この設定をメインバス及びデータポインタ（ＤＰ
）を介して行わなければならず、又、累算器ＡＣＣ出力
を乗算器の乗数、被乗数とする時やデータＲＯＭ出力を
ＡＬＵに入力する時にメインバスを介して行わなければ
ならず、その都度メインバスを専有してしまうという問
題点があった。
」−述したような問題点は演算処理速度を低下させるこ
との原因となる。尚、プロセッサに用いるクロック信号
を高速度とすることによって演算処理速度を向上させる
ことも考えられるが、その場合は消費電力を著しく増大
させること等の新たな問題点か牛しる。
との原因となる。尚、プロセッサに用いるクロック信号
を高速度とすることによって演算処理速度を向上させる
ことも考えられるが、その場合は消費電力を著しく増大
させること等の新たな問題点か牛しる。
この発明の目的は、上述した問題点を解決し、−命令に
よってプロセッサに備わる各機能構成ブロックを並列動
作させることが出来るようなディジタル信号処理プロセ
ッサを提供することにある。
よってプロセッサに備わる各機能構成ブロックを並列動
作させることが出来るようなディジタル信号処理プロセ
ッサを提供することにある。
（問題点を解決するだめの手段）
この目的の達成を図るため、この発明のディジタル信号
処理プロセッサは第一及び第二データＲＡＭで構成した
二面のデータＲＡＭと、この第一データＲＡＭ出力から
乗算器入力、ＡＬＵ入力及びメインバスへの第一の補助
バスと、この第二データＲＡＭ出力から乗算器入力、Ａ
ＬＵ入力及びメインバスへの第二の補助バスと、データ
ＲＯＭ出力からこの乗算器入力及びこのＡＬＵ入力への
第三の補助バスと、乗算器出力からこのＡＬＵ入力への
第四の補助バスと、ＡＬＵの出力レジスタから前述のＡ
ＬＵ入力及び前述の乗算器入力への第五の補助バスと、
命令ＲＯＭ出力のイミディエイトデータから前述の第一
及び第二データＲＡＭのデータＲＡＭアドレスポインタ
入力、前述のデータＲＯＭのデータＲＯＭアドレスポイ
ンタ入力及びメインバスへの第六の補助ハスと、１述し
たようなデータＲＡＭ、乗算器、ＡＬＵ、テ〜りＲＯＭ
等の機能構成ブロックか接続されるメインバスどを具え
ることを特徴とする。
処理プロセッサは第一及び第二データＲＡＭで構成した
二面のデータＲＡＭと、この第一データＲＡＭ出力から
乗算器入力、ＡＬＵ入力及びメインバスへの第一の補助
バスと、この第二データＲＡＭ出力から乗算器入力、Ａ
ＬＵ入力及びメインバスへの第二の補助バスと、データ
ＲＯＭ出力からこの乗算器入力及びこのＡＬＵ入力への
第三の補助バスと、乗算器出力からこのＡＬＵ入力への
第四の補助バスと、ＡＬＵの出力レジスタから前述のＡ
ＬＵ入力及び前述の乗算器入力への第五の補助バスと、
命令ＲＯＭ出力のイミディエイトデータから前述の第一
及び第二データＲＡＭのデータＲＡＭアドレスポインタ
入力、前述のデータＲＯＭのデータＲＯＭアドレスポイ
ンタ入力及びメインバスへの第六の補助ハスと、１述し
たようなデータＲＡＭ、乗算器、ＡＬＵ、テ〜りＲＯＭ
等の機能構成ブロックか接続されるメインバスどを具え
ることを特徴とする。
（作用）
このような構成によれば、補助ハスによって芥機能構成
ブロック間のデータの授受が行われる。
ブロック間のデータの授受が行われる。
さらに、乗算器の入力には関連する丼補助バスを介して
第一＝並びに第二データＲＡＭ、ＡＬＬＩ演算出力及び
データＲＯＭ等からのソーステータかそれぞれ独立に入
力される。又、ＡＬＩＪの入力には関連する谷補助ハス
を介して第−並びに第二データＲＡＭ、乗算器出力及び
データＲＯＭ等からのソースデータがそれぞれ独立に入
力される。従って、例えば−命令中に（−命令の時間内
に）所望とするソーステータを乗算器及びＡＬＵに同時
に入力させることも出来る。よって、乗算器及びＡＬＵ
等の各機能構成ブロックを並列動作させることが出来る
。又、次の時間に使用されるデータＲＡＭ及びデータＲ
ＯＭのアドレス設定もイミディエイトデータを使い同時
に出来る。
第一＝並びに第二データＲＡＭ、ＡＬＬＩ演算出力及び
データＲＯＭ等からのソーステータかそれぞれ独立に入
力される。又、ＡＬＩＪの入力には関連する谷補助ハス
を介して第−並びに第二データＲＡＭ、乗算器出力及び
データＲＯＭ等からのソースデータがそれぞれ独立に入
力される。従って、例えば−命令中に（−命令の時間内
に）所望とするソーステータを乗算器及びＡＬＵに同時
に入力させることも出来る。よって、乗算器及びＡＬＵ
等の各機能構成ブロックを並列動作させることが出来る
。又、次の時間に使用されるデータＲＡＭ及びデータＲ
ＯＭのアドレス設定もイミディエイトデータを使い同時
に出来る。
このように、−命令中にそれぞれの機能構成ブロックを
並列に動作させることが出来るから演算処理効率が著し
く向上する。
並列に動作させることが出来るから演算処理効率が著し
く向上する。
（実施例）
以−ト図面を参照してこの発明のディジタル信号処理プ
ロセッサ（以下、学にプロセッサと称することもある。
ロセッサ（以下、学にプロセッサと称することもある。
）につき説明する。尚、以下の実施例の説明に用いる図
はこの発明か理解できる程度に概略的に示しである。又
、第２図に示した従来と同様の構成ブロックについては
同一の符号をイ・」シて示しである。
はこの発明か理解できる程度に概略的に示しである。又
、第２図に示した従来と同様の構成ブロックについては
同一の符号をイ・」シて示しである。
先ず、第１図を参照してこの発明のプロセッサの構成に
ついて説明する。
ついて説明する。
第ｔ Ｕｘｌにおいて、４１及び４３はこの発明のプロ
セッサの機能構成ブロックの一つである第一データＲＡ
Ｍ及び第二データＲＡＭをそれぞれ示し、−面構成であ
った従来のデータＲＡＭとは異り二面方式によってデー
タＲＡＭを構成しである。
セッサの機能構成ブロックの一つである第一データＲＡ
Ｍ及び第二データＲＡＭをそれぞれ示し、−面構成であ
った従来のデータＲＡＭとは異り二面方式によってデー
タＲＡＭを構成しである。
又、これら第一データＲＡＭ４１及び第二データＲＡＭ
４３はデータＲＡＭアドレスポインタ（ＤＰ）２１とそ
れぞれ接続してあり、このＤＰ２１によってこれら第一
データＲＡＭ４１及び第二データＲＡＭ４３のアドレス
をそれぞれ独立に設定することが出来る。又、この発明
のプロセッサは機能構成ブロックとして乗算器１】、Ａ
ＬＵ］３、Ａ ＣＣ＋５、データＲＯＭ１７、命令ＲＯ
Ｍ２３、ＰＣ２５、スタック２７等を従来と同様に具え
ている。
４３はデータＲＡＭアドレスポインタ（ＤＰ）２１とそ
れぞれ接続してあり、このＤＰ２１によってこれら第一
データＲＡＭ４１及び第二データＲＡＭ４３のアドレス
をそれぞれ独立に設定することが出来る。又、この発明
のプロセッサは機能構成ブロックとして乗算器１】、Ａ
ＬＵ］３、Ａ ＣＣ＋５、データＲＯＭ１７、命令ＲＯ
Ｍ２３、ＰＣ２５、スタック２７等を従来と同様に具え
ている。
ところで、この発明のプロセッサはこれらの機能構成ブ
ロック間に従来なかったいくつかの補助バスを具えてい
る。
ロック間に従来なかったいくつかの補助バスを具えてい
る。
これらの補助バスとは以下に説明するものである。先ず
、第一データＲＡＭ４］の出力と、乗算器１１のにレジ
スタｌｌｂ 、 Ａ ＬＵＩ３の９入力及びメインバス
６５との間にそれぞれ設けられた第 の補助バス５１０
次に、第二データＲＡＭ４３の出力と、乗算器１１のし
レジスタｌｅａ 、 ＡＬＵ１３の９入力及びメインバ
ス６５との間にそれぞれ設けられた第二の補助ハス５３
ｏ次に、データＲＯＭ＋７から、データＲＯＭ出力レジ
スタ１７１）を介した後ＡＬマＪ＋３の９入力及び乗算
器１１のにレジスタに接続しである第三の補助バス５５
゜次に、乗算器１１の出力と、ＡＬＵ＋３の９入力との
間に設けられた第四の補助バス５７゜次に、ＡＬＵから
このＡＬＵの出力レジスタである累算器（ＡＣＣ）＋５
と、さらにセレクタ５９とを介した後ＡＬＵ＋３の９入
力及び乗算器１１のにレジスタＩｌｂに接続しである第
五の補助ハス６１０さらに、命令ＲＯＭ２５出力のイミ
ディエイトデータからこの第一及び第二データＲＡＭ４
１．４３のデータＲＡＭアドレスポインタ２１の入力、
テ′−タＲＯＭのデータＲＯＭアドレスポインタ６３入
力及びメインバス６５への第六の補助ハス６２゜補助バ
スをト述したように設けることによって乗算器１１のＫ
及びＬレジスタには所望とするソースデータをそれぞれ
入力することが出来る。さらに、ＡＬＵ１３のＰ及び９
入力にも所望とするソースデータをそれぞれ入力するこ
とが出来る。
、第一データＲＡＭ４］の出力と、乗算器１１のにレジ
スタｌｌｂ 、 Ａ ＬＵＩ３の９入力及びメインバス
６５との間にそれぞれ設けられた第 の補助バス５１０
次に、第二データＲＡＭ４３の出力と、乗算器１１のし
レジスタｌｅａ 、 ＡＬＵ１３の９入力及びメインバ
ス６５との間にそれぞれ設けられた第二の補助ハス５３
ｏ次に、データＲＯＭ＋７から、データＲＯＭ出力レジ
スタ１７１）を介した後ＡＬマＪ＋３の９入力及び乗算
器１１のにレジスタに接続しである第三の補助バス５５
゜次に、乗算器１１の出力と、ＡＬＵ＋３の９入力との
間に設けられた第四の補助バス５７゜次に、ＡＬＵから
このＡＬＵの出力レジスタである累算器（ＡＣＣ）＋５
と、さらにセレクタ５９とを介した後ＡＬＵ＋３の９入
力及び乗算器１１のにレジスタＩｌｂに接続しである第
五の補助ハス６１０さらに、命令ＲＯＭ２５出力のイミ
ディエイトデータからこの第一及び第二データＲＡＭ４
１．４３のデータＲＡＭアドレスポインタ２１の入力、
テ′−タＲＯＭのデータＲＯＭアドレスポインタ６３入
力及びメインバス６５への第六の補助ハス６２゜補助バ
スをト述したように設けることによって乗算器１１のＫ
及びＬレジスタには所望とするソースデータをそれぞれ
入力することが出来る。さらに、ＡＬＵ１３のＰ及び９
入力にも所望とするソースデータをそれぞれ入力するこ
とが出来る。
又、イミディエイトデータはデ゛−タＲＡＭアドレスポ
インタ２Ｉ、データＲＯＭアドレスポインタ６３及びメ
インバス６５に同時入力することが出来るように構成し
である。従って、イミディエイトデータによる一つの命
令中に、例えば、乗算器１１を用い第＝データＲＡＭ／
ＩＩ内に格納しである変数と、第二データＲＡＭ４３内
に格納しである変数との乗算を行うことが出来ると共に
、ＡＬＵ＋３を用い第一データＲＡＭ４＋内に格納しで
ある変数と、データＲＯＭ＋７内に格納されていた定数
とのＡＬＵ演算を並列に行うこと等が可能となる。さら
に、これら補助バスを介しソースデータの授受を効率良
く行うことによって、種々の乗算及びＡＬＵ演算を並列
して行うことか出来る。
インタ２Ｉ、データＲＯＭアドレスポインタ６３及びメ
インバス６５に同時入力することが出来るように構成し
である。従って、イミディエイトデータによる一つの命
令中に、例えば、乗算器１１を用い第＝データＲＡＭ／
ＩＩ内に格納しである変数と、第二データＲＡＭ４３内
に格納しである変数との乗算を行うことが出来ると共に
、ＡＬＵ＋３を用い第一データＲＡＭ４＋内に格納しで
ある変数と、データＲＯＭ＋７内に格納されていた定数
とのＡＬＵ演算を並列に行うこと等が可能となる。さら
に、これら補助バスを介しソースデータの授受を効率良
く行うことによって、種々の乗算及びＡＬＵ演算を並列
して行うことか出来る。
次に、七述した第一−〜第六の補助バス以外によって行
われる各機能構成ブロック及びメインバス間の接続関係
について説明する。
われる各機能構成ブロック及びメインバス間の接続関係
について説明する。
ＡＬＵ＋３の出力はＡＣＣＩ５の０．ルジスタのどちら
か一方又は双方に入力しである。乗算器１１の出力と、
Ａ ＣＣ＋５の出力と、データＲＯＭ］７の、出力レジ
スタ＋７ｂを介した出力とはメインバス６５にそれぞれ
接続しである。又、人出力部２９をメインバス６５と接
続してあり、この人出力部２９を介してプロセッサ外部
とのデータの人出力を行う。
か一方又は双方に入力しである。乗算器１１の出力と、
Ａ ＣＣ＋５の出力と、データＲＯＭ］７の、出力レジ
スタ＋７ｂを介した出力とはメインバス６５にそれぞれ
接続しである。又、人出力部２９をメインバス６５と接
続してあり、この人出力部２９を介してプロセッサ外部
とのデータの人出力を行う。
又、メインバス６５と、第一データＲＡＭ４１及び第１
データＲＡＭ４３との間にはこれらデータＲＡＭに変数
（データ）を書き込むために用いるテンポラリレジスタ
（ＴＲ）６７及びセレクタ６９が設けである。又、メイ
ンバス６５と、ＡＬＵ＋３のＱ入力との間及びメインバ
ス６５と、データＲＯＭのアドレスポインタ６５との間
にはそれぞれ補助バスか設けである。
データＲＡＭ４３との間にはこれらデータＲＡＭに変数
（データ）を書き込むために用いるテンポラリレジスタ
（ＴＲ）６７及びセレクタ６９が設けである。又、メイ
ンバス６５と、ＡＬＵ＋３のＱ入力との間及びメインバ
ス６５と、データＲＯＭのアドレスポインタ６５との間
にはそれぞれ補助バスか設けである。
七述したようにこの発明のプロセッサの各機能ブロック
はメインバス６５と接続しである以外に多数の補助バス
によって各機能ブロック間を所定の関係で接続しである
。これがため、各機能ブロックを別々に並列に動作させ
ることが出来る。
はメインバス６５と接続しである以外に多数の補助バス
によって各機能ブロック間を所定の関係で接続しである
。これがため、各機能ブロックを別々に並列に動作させ
ることが出来る。
尚、上述した実施例を、この発明の範囲内の好ましい特
定の条件での下で説明したが、それは竿なる例示にすぎ
ないものであり、この発明がこの実施例のみに限定され
るものＣないこと明らかである。
定の条件での下で説明したが、それは竿なる例示にすぎ
ないものであり、この発明がこの実施例のみに限定され
るものＣないこと明らかである。
例えば乗算器のヒツト数、芥補助ハスの線数等を設計に
応し変更することが出来る。
応し変更することが出来る。
（発明の効果）
七述した説明からも明らかなように、この発明のディジ
タル信号処理プロセッサはメインバスの他にこのプロセ
ッサの各機能構成ブロック間のデータの授受のため効率
良く使用される複数の補助バスを具えている。これがた
め、 −命令によってプロセッサに備わる各機能構成ブ
ロックを並列動作させることが出来るようなディジタル
信号処理プロセッサを提供することが出来る。
タル信号処理プロセッサはメインバスの他にこのプロセ
ッサの各機能構成ブロック間のデータの授受のため効率
良く使用される複数の補助バスを具えている。これがた
め、 −命令によってプロセッサに備わる各機能構成ブ
ロックを並列動作させることが出来るようなディジタル
信号処理プロセッサを提供することが出来る。
従って、−命令中に行われる演算処理の量が向−）二す
るから、クロック信号をより高速とするようなことを行
わなくとも演算処理速度の実質的な向にが図れる。
るから、クロック信号をより高速とするようなことを行
わなくとも演算処理速度の実質的な向にが図れる。
第１図はこの発明のディジタル信号処理プロセッサの一
実施例を示すブロック図、 第２図は従来のディジタル信号処理プロセッサの一例を
示すブロック図である。 １１・・・乗算器 １１ａ・・・乗算器入力レジスタ（Ｌレジスタ）１１ｂ
・・・乗算器入力レジスタ（Ｋレジスタ）１３・・・算
術論理演算器（ＡＬＵ） １５・・・累算器（ＡＣＣ）、＋７・・・データＲＯＭ
＋７ｂ・・・データＲＯＭ出力レジスタ（ＲＯ）＋９・
・・データＲＡＭ ２１・・・データＲＡＭアドレスポインタ（ＤＰ）２３
・・・命令ＲＯＭ ２５・・・プログラムカウンタ（ｐｃ）２７・・・スタ
ック、 ２９・・・人出力部４１・・・第一デ
ータＲＡＭ、４３・・・第二データＲＡＭ５１・・・第
一の補助バス、 ５３・・・第二の補助バス５５・・・
第三の補助バス、 ５７・・・第四の補助バス５９．６
９・・・セレクタ、 ６１・・・第五の補助バス６２
・・・第六の補助バス ６３・・・データＲＯＭアドレスポインタ（ＲＰ）６５
・・・メインバス ６７・・・テンポラリレジスタ（ＴＲ）。
実施例を示すブロック図、 第２図は従来のディジタル信号処理プロセッサの一例を
示すブロック図である。 １１・・・乗算器 １１ａ・・・乗算器入力レジスタ（Ｌレジスタ）１１ｂ
・・・乗算器入力レジスタ（Ｋレジスタ）１３・・・算
術論理演算器（ＡＬＵ） １５・・・累算器（ＡＣＣ）、＋７・・・データＲＯＭ
＋７ｂ・・・データＲＯＭ出力レジスタ（ＲＯ）＋９・
・・データＲＡＭ ２１・・・データＲＡＭアドレスポインタ（ＤＰ）２３
・・・命令ＲＯＭ ２５・・・プログラムカウンタ（ｐｃ）２７・・・スタ
ック、 ２９・・・人出力部４１・・・第一デ
ータＲＡＭ、４３・・・第二データＲＡＭ５１・・・第
一の補助バス、 ５３・・・第二の補助バス５５・・・
第三の補助バス、 ５７・・・第四の補助バス５９．６
９・・・セレクタ、 ６１・・・第五の補助バス６２
・・・第六の補助バス ６３・・・データＲＯＭアドレスポインタ（ＲＰ）６５
・・・メインバス ６７・・・テンポラリレジスタ（ＴＲ）。
Claims (1)
- （１）第一及び第二データＲＡＭと、 メインバスと、 前記第一データＲＡＭ出力から乗算器入力、ＡＬＵ入力
及び前記メインバスへの第一の補助バスと、 前記第二データＲＡＭ出力から乗算器入力、ＡＬＵ入力
及び前記メインバスへの第二の補助バスと、 データＲＯＭ出力から該乗算器入力及び該ＡＬＵ入力へ
の第三の補助バスと、 乗算器出力から該ＡＬＵ入力への第四の補助バスと、 ＡＬＵの出力レジスタから前記ＡＬＵ入力及び前記乗算
器入力への第五の補助バスと 命令ＲＯＭ出力のイミディエイトデータから前記第一及
び第二データＲＡＭのデータＲＡＭアドレスポインタ入
力、前記データＲＯＭのデータＲＯＭアドレスポインタ
入力及び前記メインバスへの第六の補助バスと を具えることを特徴とするディジタル信号処理プロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065548A JPH0823808B2 (ja) | 1986-03-24 | 1986-03-24 | ディジタル信号処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065548A JPH0823808B2 (ja) | 1986-03-24 | 1986-03-24 | ディジタル信号処理プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221725A true JPS62221725A (ja) | 1987-09-29 |
| JPH0823808B2 JPH0823808B2 (ja) | 1996-03-06 |
Family
ID=13290175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065548A Expired - Fee Related JPH0823808B2 (ja) | 1986-03-24 | 1986-03-24 | ディジタル信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823808B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025179A (ja) * | 1988-01-29 | 1990-01-10 | Texas Instr Inc <Ti> | データを処理する集積回路 |
| JPH04233662A (ja) * | 1990-07-18 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | デジタル信号プロセサ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157631A (ja) * | 1983-12-27 | 1985-08-17 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 集積プログラマブルプロセツサ |
| JPS60204029A (ja) * | 1984-03-28 | 1985-10-15 | Oki Electric Ind Co Ltd | 信号処理装置 |
| JPH0247739A (ja) * | 1988-08-09 | 1990-02-16 | Mitsubishi Electric Corp | 主記憶装置の制御方式 |
-
1986
- 1986-03-24 JP JP61065548A patent/JPH0823808B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157631A (ja) * | 1983-12-27 | 1985-08-17 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 集積プログラマブルプロセツサ |
| JPS60204029A (ja) * | 1984-03-28 | 1985-10-15 | Oki Electric Ind Co Ltd | 信号処理装置 |
| JPH0247739A (ja) * | 1988-08-09 | 1990-02-16 | Mitsubishi Electric Corp | 主記憶装置の制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025179A (ja) * | 1988-01-29 | 1990-01-10 | Texas Instr Inc <Ti> | データを処理する集積回路 |
| JPH04233662A (ja) * | 1990-07-18 | 1992-08-21 | Internatl Business Mach Corp <Ibm> | デジタル信号プロセサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823808B2 (ja) | 1996-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0282825B1 (en) | Digital signal processor | |
| JP4536618B2 (ja) | リコンフィグ可能な集積回路装置 | |
| JPH0578863B2 (ja) | ||
| GB1585284A (en) | Cpu/parallel processor interface with microcode extension | |
| CN101615173A (zh) | 处理任何数个不同格式数据的串流处理器及其方法及模块 | |
| GB1585285A (en) | Parallel data processor apparatus | |
| JPH02240728A (ja) | 乗算器 | |
| JPS62221725A (ja) | デイジタル信号処理プロセツサ | |
| JPS63147255A (ja) | 複数の直列接続段を有する計算用プロセッサおよびこのプロセッサを応用したコンピュータならびに計算方法 | |
| Wong et al. | A preliminary evaluation of a massively parallel processor: GAPP | |
| JP2701955B2 (ja) | レジスタ論理演算ユニット | |
| JPS63133270A (ja) | 浮動小数点演算処理装置 | |
| IT202000009358A1 (it) | Circuito, dispositivo, sistema e procedimento corrispondenti | |
| JPH0814816B2 (ja) | 並列計算機 | |
| JPH01119861A (ja) | ディジタル信号処理用ｌｓｉ | |
| JPH05324694A (ja) | 再構成可能並列プロセッサ | |
| JPH03189868A (ja) | データ処理プロセツサ | |
| JPS63318670A (ja) | ディジタル信号処理用プロセッサ | |
| JPS61143838A (ja) | 演算装置 | |
| JPS6220025A (ja) | パイプライン方式 | |
| JPH0658671B2 (ja) | ベクトル処理装置 | |
| JPS63197217A (ja) | デ−タ処理装置 | |
| JPH0635669A (ja) | 中央演算処理装置 | |
| JPS60147836A (ja) | 演算処理装置 | |
| JPH03149656A (ja) | 演算回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |