JPS61143838A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS61143838A JPS61143838A JP59265756A JP26575684A JPS61143838A JP S61143838 A JPS61143838 A JP S61143838A JP 59265756 A JP59265756 A JP 59265756A JP 26575684 A JP26575684 A JP 26575684A JP S61143838 A JPS61143838 A JP S61143838A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data memory
- register
- register file
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルシグナルプロセッサ（Ｄｉｇｉｔ
ａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ、 以下ＤＳ
Ｐと化す）の演算装置に関するものである。
ａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ、 以下ＤＳ
Ｐと化す）の演算装置に関するものである。
従来の技術
従来のＤＳＰの演算装置としては、例えばμＰＤ７７２
０シグナルプロセッサユーザーズマニュアル（日本電気
■発行）に示されている。
０シグナルプロセッサユーザーズマニュアル（日本電気
■発行）に示されている。
第２図はこの従来例のＤＳＰの演算装置のブロック図を
示すものであり、１．２はデータを一時記憶するアキュ
ムレータＡ１アキュムレータＢ（以下ＡｃｃＡ、Ａｃｃ
Ｂ と記す）であり、３は２つの入力Ｐ、ＱをもつＡＬ
Ｕ、４はＡＬＵｓのＰ入力をセレクトするマルチプレク
サ、５はＡｃｃＡ １ 、；ｈるいはＡｃｃＢ ２の出
力をシフトするシフタ、６はデータメモリ、７は乗算器
、８は内部バスである。
示すものであり、１．２はデータを一時記憶するアキュ
ムレータＡ１アキュムレータＢ（以下ＡｃｃＡ、Ａｃｃ
Ｂ と記す）であり、３は２つの入力Ｐ、ＱをもつＡＬ
Ｕ、４はＡＬＵｓのＰ入力をセレクトするマルチプレク
サ、５はＡｃｃＡ １ 、；ｈるいはＡｃｃＢ ２の出
力をシフトするシフタ、６はデータメモリ、７は乗算器
、８は内部バスである。
以上のように構成されたＤＳＰの演算装置においてＡＬ
Ｕ３で演算を行う場合、ＡＬＵ３のＱ入力はＡＣＯＡ
１あるいはＡｃｃＢ ２の値が与えられ、Ｐ入力はマル
チプレクサ４の出力で与えられる。
Ｕ３で演算を行う場合、ＡＬＵ３のＱ入力はＡＣＯＡ
１あるいはＡｃｃＢ ２の値が与えられ、Ｐ入力はマル
チプレクサ４の出力で与えられる。
そして演算結果はＡＬＵａのＱ入力に選んだアキュムレ
ータと同じアキュムレータに格納される。
ータと同じアキュムレータに格納される。
また、ＤＳＰにおいてはＤＳＦ全体として高速に処理を
行う必要があるため、ＡＬＵａによる演算と並行してデ
ータの転送も行えるように設計されている。例えば、第
２図に示した演算装置ではＡｃｃＡ←（ＡｃｃＡ）ｏｐ
（データメモリ）ＡｃｃＢ←（ＡｃｃＡ） ただし、０は０内で示されるブロックの出力を、Ｏｐは
ＡＬＵａによる演算を、←は←の右側のブロックの出力
を←の左側のブロックに格納することを示す。
行う必要があるため、ＡＬＵａによる演算と並行してデ
ータの転送も行えるように設計されている。例えば、第
２図に示した演算装置ではＡｃｃＡ←（ＡｃｃＡ）ｏｐ
（データメモリ）ＡｃｃＢ←（ＡｃｃＡ） ただし、０は０内で示されるブロックの出力を、Ｏｐは
ＡＬＵａによる演算を、←は←の右側のブロックの出力
を←の左側のブロックに格納することを示す。
という動作を実行することができる。これはＡＬＵａの
Ｑ入力をＡｃｃＡ １とし、ＡＬＵｓのＰ入力をマルチ
プレクサ４でデータメモリ６として演算を行い、その演
算結果をＡｃｃＡ １に格納する前に、ＡｃｃＡ １の
内容をＡｃｃＢ ２に格納するものである。
Ｑ入力をＡｃｃＡ １とし、ＡＬＵｓのＰ入力をマルチ
プレクサ４でデータメモリ６として演算を行い、その演
算結果をＡｃｃＡ １に格納する前に、ＡｃｃＡ １の
内容をＡｃｃＢ ２に格納するものである。
発明が解決しようとする問題点
しかしながら上記のような構成では、
ＡｃｃＡ←（ＡｃｃＡ）ｏｐ（ＡｃｃＢ）データメモリ
←（ＡｃｃＡ） という動作は行えない、何故ならデータメモリ６にデー
タを転送するためには内部バス８を使用する必要がある
が内部バス８はＡｃｃＢ ２の出力をマルチプレクサ４
経由でＡＬＵａのＰ入力に与えるために使用されている
からである。そこでこれを実行するには演算と転送をそ
れぞれ単独に実行することになり結果的に２倍の実行時
間を必要とする。一方、一般にＤＳＰのデータメモリは
１マシンサイクルで１回のリードあるいはライトしか行
えないのが普通であり、従って各マシンサイクルでデー
タメモリをアクセスできることがＤＳＰ全体の処理速度
を上げるのに重要なポイントとなる。
←（ＡｃｃＡ） という動作は行えない、何故ならデータメモリ６にデー
タを転送するためには内部バス８を使用する必要がある
が内部バス８はＡｃｃＢ ２の出力をマルチプレクサ４
経由でＡＬＵａのＰ入力に与えるために使用されている
からである。そこでこれを実行するには演算と転送をそ
れぞれ単独に実行することになり結果的に２倍の実行時
間を必要とする。一方、一般にＤＳＰのデータメモリは
１マシンサイクルで１回のリードあるいはライトしか行
えないのが普通であり、従って各マシンサイクルでデー
タメモリをアクセスできることがＤＳＰ全体の処理速度
を上げるのに重要なポイントとなる。
従って上記の様な状態が発生することはＤＳＰの処理速
度を上げることを妨げる。
度を上げることを妨げる。
本発明は上記の点に鑑み、上記の様な場合でも演算と並
行したデータメモリへのデータ転送ができるデータ転送
効率のよいＤＳＰの演算装置を提供することを目的とす
る。
行したデータメモリへのデータ転送ができるデータ転送
効率のよいＤＳＰの演算装置を提供することを目的とす
る。
問題点を解決するための手段
本発明は、２ボ一ト型式のレジスタファイルと、前記レ
ジスタフフィルの出力が接続される第１及び第２のデー
タバスと、前記第１及び第２のデータバス上の値を演算
入力としその結果を前記レジスタファイルに出力する演
算回路と、前記第１及び第２のデータバスの何れかを前
記レジスタファイルに出力する第１のセレクタとデータ
を記憶するデータメモリと、前記データメモリと前記第
１及び第２のバスの何れかを接続する第２のセレクタと
を備えた演算装置である。
ジスタフフィルの出力が接続される第１及び第２のデー
タバスと、前記第１及び第２のデータバス上の値を演算
入力としその結果を前記レジスタファイルに出力する演
算回路と、前記第１及び第２のデータバスの何れかを前
記レジスタファイルに出力する第１のセレクタとデータ
を記憶するデータメモリと、前記データメモリと前記第
１及び第２のバスの何れかを接続する第２のセレクタと
を備えた演算装置である。
作 用
本発明は前記した構成により前記第１及び第２の何れの
データバス上のデータのデータメモリあるいはレジスタ
ファイルへの取込み、あるいは、前記データメモリある
いは前記レジスタ７フイルの前記第１及び第２の何れの
データバスへの出力と、前記第１及び第２のデータバス
上のデータを用いた演算とを同時に行うことを可能にす
る。
データバス上のデータのデータメモリあるいはレジスタ
ファイルへの取込み、あるいは、前記データメモリある
いは前記レジスタ７フイルの前記第１及び第２の何れの
データバスへの出力と、前記第１及び第２のデータバス
上のデータを用いた演算とを同時に行うことを可能にす
る。
実施例
第１図は本発明の一実施例における演算装置のブロック
図を示すものである。第１図において１０は２つの入力
端子ＩＡ、ＩＢと２つの出力端子ＯＡ、ＯＢを持つ２ポ
ート型式のレジスタファイルでありレジスタＡ１１．レ
ジスタＢ１２から構成される。１３はデータバスＡ１１
４ハテータバスＢ、１５はデータバスＡ１３．データバ
スＢ１４上のデータ間で演算を行いその結果をレジスタ
ファイル１ｏの入力端子ＩＡに出力する演算回路、１６
はデータバスＡ１３．データバスＢ１４の何れかをレジ
スタファイル１ｏの入力端子ＩＢに接続するセレクタ、
１７はデータを記憶するデータメモリ、１８はデータメ
モリにアドレスを与えるデータポインタ、１９はデータ
メモリ１７をデータバスＡ１３、データバスＢ１４の何
れかに接続するセレクタである。
図を示すものである。第１図において１０は２つの入力
端子ＩＡ、ＩＢと２つの出力端子ＯＡ、ＯＢを持つ２ポ
ート型式のレジスタファイルでありレジスタＡ１１．レ
ジスタＢ１２から構成される。１３はデータバスＡ１１
４ハテータバスＢ、１５はデータバスＡ１３．データバ
スＢ１４上のデータ間で演算を行いその結果をレジスタ
ファイル１ｏの入力端子ＩＡに出力する演算回路、１６
はデータバスＡ１３．データバスＢ１４の何れかをレジ
スタファイル１ｏの入力端子ＩＢに接続するセレクタ、
１７はデータを記憶するデータメモリ、１８はデータメ
モリにアドレスを与えるデータポインタ、１９はデータ
メモリ１７をデータバスＡ１３、データバスＢ１４の何
れかに接続するセレクタである。
以上のように構成された本実施例の演算装置について以
下その動作を場合に分けて説明する。
下その動作を場合に分けて説明する。
データバスＡ１３にはレジスタＡ１１の内容が出力され
、データバスＢ１４にはデータポインタ１８で示される
アドレスのデータメモリ１７の内容がセレクタ１９経由
１７出力され演算回路１５での演算結果はレジスタＡ１
１に格納される。またデータバスＡ１３上のデータはセ
レクタ１６を経由してレジスタＢ１２に格納される。す
なわちレジスタＡ１１の内容がレジスタＢ１２にコピー
される。
、データバスＢ１４にはデータポインタ１８で示される
アドレスのデータメモリ１７の内容がセレクタ１９経由
１７出力され演算回路１５での演算結果はレジスタＡ１
１に格納される。またデータバスＡ１３上のデータはセ
レクタ１６を経由してレジスタＢ１２に格納される。す
なわちレジスタＡ１１の内容がレジスタＢ１２にコピー
される。
データバスＡ１３にはレジスタＡ１１の内容力、データ
バスＢ１４にはレジスタＢ１２の内容がそれぞれ出力さ
れ演算回路１５で演算されてレジスタＡＩ １に格納さ
れる。またデータバスＡ１３上のデータはセレクタ１９
を経由してデータポインター８で示されるアドレスのデ
ータメモリ１７に格納される。すなわちレジスタＡ１１
の内容がデータメモリー７に転送される。
バスＢ１４にはレジスタＢ１２の内容がそれぞれ出力さ
れ演算回路１５で演算されてレジスタＡＩ １に格納さ
れる。またデータバスＡ１３上のデータはセレクタ１９
を経由してデータポインター８で示されるアドレスのデ
ータメモリ１７に格納される。すなわちレジスタＡ１１
の内容がデータメモリー７に転送される。
Ｃ） レジスタＡ←（レジスタＡ）ｏｐ（データメモ
リ）レジスタＢ←（データメモリ） データバスＡ１３にはレジスタＡ１１の内容が、データ
バスＢ１４にはデータポインタ１８で示されるアドレス
のデータメモリ１７の内容がセレクタ１９を経由してそ
れぞれ出力され、演算回路１６で演算され、レジスタＡ
１１に格納される。またデータバスＢ１４上のデータは
セレクタ１６を経由してレジスタＢ１２に格納される。
リ）レジスタＢ←（データメモリ） データバスＡ１３にはレジスタＡ１１の内容が、データ
バスＢ１４にはデータポインタ１８で示されるアドレス
のデータメモリ１７の内容がセレクタ１９を経由してそ
れぞれ出力され、演算回路１６で演算され、レジスタＡ
１１に格納される。またデータバスＢ１４上のデータは
セレクタ１６を経由してレジスタＢ１２に格納される。
すなわちデータメモリ１７の内容がレジスタＢ１２に転
送される。
送される。
データバスＡ１３にはレジスタＡ１１の内容が、データ
バスＢ１４にはレジスタＢ１２の内容がそれぞれ出力さ
れ演算回路１６で演算されてレジスタＡ１１に格納され
る。またデータバスＢ１４上のデータはセレクタ１９を
経由してデータポインタ１８で示されるアドレスのデー
タメモリ１７に格納される。すなわち、レジスタＢ１２
の内容がデータメモリ１７に転送される。
バスＢ１４にはレジスタＢ１２の内容がそれぞれ出力さ
れ演算回路１６で演算されてレジスタＡ１１に格納され
る。またデータバスＢ１４上のデータはセレクタ１９を
経由してデータポインタ１８で示されるアドレスのデー
タメモリ１７に格納される。すなわち、レジスタＢ１２
の内容がデータメモリ１７に転送される。
以上の説明で用いたレジスタＡ１１とレジスタＢ１２は
、その立場を逆にしても動作の本質は変わらないことは
明らかである。
、その立場を逆にしても動作の本質は変わらないことは
明らかである。
以上のように本実施例によれば、レジスタ７７ ４イル
１０を２ボ一ト型式にし、またセレクタ１６゜１９を設
けることによシ、レジスタファイル１０とデータメモリ
１７を用いて演算回路１５で演算を行う総ての場合でデ
ータメモリ１７をアクセスすることができ、演算に必要
なデータのデータメモリ１７からの取出し、あるいは、
演算のためにレジスタファイル１ｏから取出したデータ
のデータメモリ１７への直接転送が実現できる。
１０を２ボ一ト型式にし、またセレクタ１６゜１９を設
けることによシ、レジスタファイル１０とデータメモリ
１７を用いて演算回路１５で演算を行う総ての場合でデ
ータメモリ１７をアクセスすることができ、演算に必要
なデータのデータメモリ１７からの取出し、あるいは、
演算のためにレジスタファイル１ｏから取出したデータ
のデータメモリ１７への直接転送が実現できる。
発明の詳細
な説明したように、本発明によれば、データメモリ及び
レジスタファイルを用いて行う演算の総ての場合でデー
タメモリをアクセスすることができ、データメモリの使
用効率を向上させることができる。すなわち、従来のよ
うにレジスタ間の演算と、演算に先立つレジスタの内容
のデータメモリへの転送をそれぞれ単独に行う必要はな
くなシ、本発明の演算装置を用いたＤＳＰは、ＤＳＰ全
体としての処理速度を向上させることができその実用的
効果は大きい。
レジスタファイルを用いて行う演算の総ての場合でデー
タメモリをアクセスすることができ、データメモリの使
用効率を向上させることができる。すなわち、従来のよ
うにレジスタ間の演算と、演算に先立つレジスタの内容
のデータメモリへの転送をそれぞれ単独に行う必要はな
くなシ、本発明の演算装置を用いたＤＳＰは、ＤＳＰ全
体としての処理速度を向上させることができその実用的
効果は大きい。
第１図は本発明の一実施例の演算装置のブロック図、第
２図は従来の演算装置のブロック図である。 １ｏ・・・・・・レジスタファイル、１３・・・・・・
データバスＡ１１４・・・・・・データバスＢ１１５・
・・・・・演算回路、１６．１９・・・・・・セレクタ
、１７−・・・・・データメモリ。
２図は従来の演算装置のブロック図である。 １ｏ・・・・・・レジスタファイル、１３・・・・・・
データバスＡ１１４・・・・・・データバスＢ１１５・
・・・・・演算回路、１６．１９・・・・・・セレクタ
、１７−・・・・・データメモリ。
Claims (1)
- データを一時記憶し第１及び第２の出力端子及び第１及
び第２の入力端子をもつ２ポート型式のレジスタファイ
ルと、前記レジスタファイルの第１及び第２の出力端子
がそれぞれ接続される第１及び第２のデータバスと、前
記第１及び第２のデータバスを入力として演算を行い、
その演算結果を前記第１のデータバスにデータを出力し
た前記レジスタファイル内のレジスタへ前記レジスタフ
ァイルの第１の入力端子を通して出力する演算回路と、
前記第１及び第２のデータバスの何れかを前記レジスタ
ファイルの第２の入力端子に接続する第１のセレクタと
、データを記憶するデータメモリと、前記データメモリ
にアドレスを与えるデータポインタと、前記データメモ
リと前記第１及び第２のバスの何れかを接続する第２の
セレクタとを備えたことを特徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265756A JPS61143838A (ja) | 1984-12-17 | 1984-12-17 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265756A JPS61143838A (ja) | 1984-12-17 | 1984-12-17 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61143838A true JPS61143838A (ja) | 1986-07-01 |
| JPH037971B2 JPH037971B2 (ja) | 1991-02-04 |
Family
ID=17421570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265756A Granted JPS61143838A (ja) | 1984-12-17 | 1984-12-17 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61143838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260957A (ja) * | 1990-09-03 | 1992-09-16 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012054364A (ja) | 2010-08-31 | 2012-03-15 | Nobuyuki Akiyama | シリコン薄膜の製造方法、シリコン薄膜太陽電池の製造方法、シリコン薄膜、シリコン薄膜太陽電池 |
-
1984
- 1984-12-17 JP JP59265756A patent/JPS61143838A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04260957A (ja) * | 1990-09-03 | 1992-09-16 | Internatl Business Mach Corp <Ibm> | コンピュータ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH037971B2 (ja) | 1991-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920006283B1 (ko) | 디지탈신호 처리방식 | |
| CA1297195C (en) | Digital signal processor | |
| US6260137B1 (en) | Data processing unit with digital signal processing capabilities | |
| KR920008280B1 (ko) | 집적 프로세서 | |
| JP2664666B2 (ja) | プロセッサ | |
| JP2002149400A (ja) | 複数レジスタ指定が可能なｓｉｍｄ演算方式 | |
| US4853890A (en) | Vector processor | |
| US4631672A (en) | Arithmetic control apparatus for a pipeline processing system | |
| JP2617974B2 (ja) | データ処理装置 | |
| JPS61143838A (ja) | 演算装置 | |
| US4924377A (en) | Pipelined instruction processor capable of reading dependent operands in parallel | |
| US8332447B2 (en) | Systems and methods for performing fixed-point fractional multiplication operations in a SIMD processor | |
| US5822609A (en) | Processing circuit for performing a convolution computation | |
| JP3144859B2 (ja) | 算術論理演算装置 | |
| JP2004192405A (ja) | Ｓｉｍｄ型プロセッサ | |
| JPS63136710A (ja) | デイジタル信号処理回路 | |
| KR930003410B1 (ko) | 스택영역의 데이터참조를 고속으로 행하는 데이터처리장치 | |
| JP3547309B2 (ja) | 演算装置 | |
| JPH0276069A (ja) | ベクトル演算処理装置 | |
| JP3753442B2 (ja) | Ｄｓｐ装置 | |
| JPS59201144A (ja) | １０進数演算回路 | |
| JPH03189868A (ja) | データ処理プロセツサ | |
| JP2674747B2 (ja) | シグナル・プロセツサ | |
| JPH0823808B2 (ja) | ディジタル信号処理プロセッサ | |
| JPS63318670A (ja) | ディジタル信号処理用プロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |