JP2674747B2

JP2674747B2 - シグナル・プロセツサ

Info

Publication number: JP2674747B2
Application number: JP62055702A
Authority: JP
Inventors: 順子須永
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-03-10
Filing date: 1987-03-10
Publication date: 1997-11-12
Anticipated expiration: 2012-11-12
Also published as: JPS63220320A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はシグナルプロセッサの特にアドレスレジスタ
に関する。〔従来の技術〕第２図はシグナルプロセッサの概略構成を示すブロッ
ク図である。第２図において１はプログラム記憶装置
（以下プログラムメモリとする）、２はプログラムメモ
リ１のアドレスカウンタであり次番地指定命令の入力が
ない限り、順次１ずつカウント・アップする構成となっ
ている。３はアドレスカウンタ２の退避レジスタであ
る。４はデータ記憶装置（以下データメモリとする）、
５はデータメモリ４のアドレスレジスタでA,B2つのレジ
スタからなる。６は５のアドレスレジスタA,Bを選択す
るマルチプレクサである。７は乗算器、8,9は乗算器７
に入力するデータを保持するレジスタ10は乗算結果を保
持するレジスタ、11は演算器、12,13は演算結果を保持
するレジスタである。14は外部の記憶装置（以下外部メ
モリとする）を用いるためのパラレルデータバス、15は
外部メモリのアドレスレジスタである。16は単精度語長
のデータバスで種々の命令を実行するためのデータが転
送される。17は倍精度語長のデータバスで演算器11への
入力データ、演算器11からの出力データ、乗算結果保持
レジスタ10の内容の転送に使用する。単精度語長データ
バス16と倍精度語長データバス17は18地点で接続されて
いる。ディジタル信号処理においては、データとデータの積
和算が大きなウェィトを占める。したがって演算精度の
劣化防止のためデータバス17は乗算結果を切り捨てずに
そのまま転送できるビット長すなわち倍精度のビット長
を持つ。データバス16のビット長は、データメモリ４の
ビット長と同一である。たとえばデータメモリ４のビッ
ト長を16ビット（符号１ビット＋データ15ビット）とす
るとデータバス16は16ビットとなる。また16ビットのデータと16ビットのデータを乗算する
と31ビットのデータ（符号１ビット＋データ30ビット）
となるためデータバス17は31ビットとなる。演算器11、
演算結果保持レジスタ12,13、乗算器７、乗算結果保持
レジスタ10も31ビットとなる。シグナルプロセッサにおけるデータフォーマットは最
上位ビットが符号を示し最上位ビットと１つ下のビット
の間に小数点が存在するのが通常である。したがって18
地点では、単精度語長データバス16は倍精度語長データ
バス17の上位ビット部分に接続している。シグナルプロセッサによる処理としては、ディジタル
フィルタ、FFTなどがあげられるが、これらに必要なデ
ータは、データメモリ４に格納され、演算に必要とされ
る度に、アドレスレジスタ５が指すアドレスのデータを
転送する。このため、データメモリ４のアドレスレジス
タ５は、FFT、ディジタルフィルタを高速に処理するた
めの複雑なアドレス生成を可能にする種々の機能を備え
ている。たとえば、２つのアドレスレジスタ、モジュロ
カウント動作（カウント動作において指定ビット以上へ
のキャリー伝播を切断する）、任意ビットに対する動作
（±2ⁿカウントを行う）である。このアドレスレジスタ
５は、単精度データバス16の下位ビットに接続されてい
る。従来、アドレスレジスタ５のビット長は、データメモ
リ４の容量で決定され（例えばデータメモリ４の容量が
1024ワードならばアドレスレジスタ５のビット長は10ビ
ットというように）ていた。〔発明が解決しようとする問題点〕シグナルプロセッサは、内部のメモリが汎用プロセッ
サに比較し10分の１程度であり、ほとんどが外部メモリ
を接続するシステム構成をとる。このため第２図、デー
タメモリ４の容量はせいぜい2Kワードであり、アドレス
レジスタ５のビット長も11bitとなってしまう。上述し
た従来のアドレスレジスタは、データバスに対し少ない
ビット長となっているので以下の欠点がある。シグナルプロセッサのアドレスレジスタは、複雑なア
ドレス生成を可能にする種々の機能を備えておりさらに
アドレスレジスタはデータバスに接続されているため、
あるデータを生成するには、演算器で演算させるより
も、アドレスレジスタに転送し本来のアドレス生成機能
を使用しデータを生成した方が効率のよい場合が多い。
しかし、アドレスレジスタのビット長がデータバスのビ
ット長よりも少ない為、アドレス生成機能を使用した効
率のよいデータ生成をするには、データのビット長が限
られてしまう。例えばデータメモリのあるアドレスの内容をカウンタ
に使用する場合、通常アドレスレジスタは２つあるので
（以下アドレスレジスタＡ、アドレスレジスタＢとす
る）アドレスレジスタＡでアドレスを指し、アドレスレ
ジスタＢにデータメモリの内容を転送する。そして命令
によりアドレスレジスタＢを＋１あるいは−１して、そ
の結果をアドレスレジスタＡが指すデータメモリに再び
転送するという手順になるが、アドレスレジスタＢが11
bitの場合はOH〜7FFHのカウントしかできない。7FFH以
上のカウンタを実現するには、演算器で＋１または−１
の処理をさせなければならない。ところがシグナルプロ
セッサの演算器は倍精度語長となっているため、＋１ま
たは−１は、倍精度語長のLSBに対して行なわれる。こ
のため、データメモリの内容など単精度語長のデータを
＋１または−１するには、演算器への入力後、まず右15
bitシフトを行い、演算器の下位16bit側にデータを移動
してから＋１または−１演算を行い、さらに左15bitシ
フトを行いデータメモリに再転送しなければならない、
シグナルプロセッサは、高速処理が特に要求されるた
め、以上述べたことはシステムの性能低下を招くことに
なる。〔問題点を解決するための手段〕本願発明では、データ記憶装置と、前記データ記憶装
置に接続され前記データ記憶装置内に記憶される１ワー
ド当たりのビット数と同じビット数を持つデータバス
と、前記データ記憶装置及び前記データバスに接続され
た第１のアドレスレジスタと、前記ビット数と同じビッ
ト数のデータをインクリメント／デクリメントする機能
を備え前記データ記憶装置及び前記データバスに接続さ
れた第２のアドレスレジスタとを有するシグナルプロ・
セッサであって、前記第１のアドレスレジスタにより指
定された前記データ記憶装置のデータ内容を前記データ
バスを介して前記第２のアドレスレジスタに格納し、前
記第２のアドレスレジスタの前記インクリメント／デク
リメント機構を使用して、前記格納されたデータをイン
クリメント／デクリメント処理し再び前記第１のアドレ
スレジスタで指定された前記データ記憶装置のアドレス
に格納する。〔実施例〕次に本発明について図面を参照して説明する。第１図は本発明の実施例である。１はデータメモリ、
２はデータメモリ１と同じ語長のデータバス、3,4はや
はりデータメモリ１、データバス２と同じ語長のアドレ
スレジスタA,B、５はマルチプレクサである。データメ
モリが2048ワードの場合、アドレスレジスタA,Bのモジ
ュロカウントのデフォールト値を11bitにすると、本体
をアドレスカウンタと全く同一の役割りをはたす。つま
り、アドレスレジスタＡの値が7FFHの状態で命令により
＋１すると0Hになる。また0Hの状態で命令により−１す
ると7FFHになる。これに対しモジュロカウント値を0bit
にすると、アドレスレジスタＡの値が7FFHの状態で命令
により＋１すると800Hになる。アドレスレジスタＡの語
長が16bitの場合は、FFFFHまで命令により＋１できる。
モジュロカウント値の指定は命令により行なう。モジュロカウント値を０にすると、次の手順でFFFFH
までのカウントが可能となる。まずデータメモリのあるアドレスの内容をカウンタに
使用する。（１）アドレスレジスタＡでアドレスを指し、アドレ
スレジスタＢにデータメモリの内容を転送する。（２）命令によりアドレスレジスタＢを＋１する。（３）アドレスレジスタＡが指すデータメモリにアド
レスレジスタＢの内容を転送する。したがって従来の（１）アドレスレジスタＡまたはＢでアドレスを指し
演算器にデータメモリの内容を転送する。（２）演算器の内容を右15ビットシフトする。（３）演算器の内容を＋１する。（４）演算器の内容を左15ビットする。（５）アドレスレジスタＡまたはＢが指すデータメモ
リに演算器の内容を転送する。という処理に比較し２ステツプ（2/5）削減可能であり
データメモリをカウンタとして使用する場合、その効果
は非常に大きい。〔実施例２〕 4096ポイントなどの高次FFTを処理する場合は、デー
タメモリでは容量不足のため、外部メモリを使用する。
しかし外部メモリのアドレスを指すアドレスレジスタに
は通常は、データメモリのアドレスレジスタのような複
雑なアドレス生成機能はない。したがって、データメモ
リのアドレスレジスタの内容を転送しアドレス生成機能
により（高次FFTの場合は、特に任意ビットへのインク
リメント機能が有効である）、アドレスを生成し、再び
外部メモリのアドレスレジスタに転送するというのが効
率のよい方法であるが、外部メモリの容量は、データメ
モリの数倍のため従来は、２つのメモリのアドレスレジ
スタのビット数が異なり、上述の効率的なアドレス生成
が不可能だった。しかし、データメモリのアドレスレジ
スタのビット数がデータバスのビット数と同一になる
と、16ビットとなり外部メモリの容量が64Kワードまで
対応できる。64Kワードはシグナルプロセッサのシステ
ム構成では十分な容量である。〔発明の効果〕以上説明したように本発明は、プログラム記憶装置以
外の記憶装置のアドレスを指すレジスタのビット長をデ
ータバスのビット長と同一にすることにより、データメ
モリのアドレスレジスタが持つ、種々なアドレス生成機
能を使用し、効率のよいカウント動作、外部メモリのア
ドレッシングを可能にする。

【図面の簡単な説明】第１図は本発明のアドレスレジスタの周辺を示すブロッ
ク図である。１はデータメモリ、２はデータメモリ１と同一語長のデ
ータバス、3,4はデータメモリ１、データバス２と同一
語長のアドレスレジスタA,B、５はアドレスレジスタ
Ａ、アドレスレジスタＢを選択するためのマルチプレク
サである。第２図はシグナルプロセッサの概略構成を示すブロック
図である。１はプログラム・メモリ、２はプログラム・メモリのア
ドレスカウンタ、３はアドレスカウンタの退避レジス
タ、４はデータメモリ、５はデータメモリのアドレスレ
ジスタでA,B2つのレジスタからなる。６はアドレスレジ
スタA,Bを選択するマルチプレクサ、７は乗算器、8,9は
乗算器７に入力するデータを保持するレジスタ、10は乗
算結果を保持するレジスタ、11は演算器、12,13は演算
結果を保持するレジスタ、14は外部メモリ用パラレルデ
ータバス、15は外部メモリのアドレスレジスタ、16は単
精度語長データバス、17は倍精度語長データバス、18は
単精度語長データバス16と倍精度語長データバス17の接
続地点である。

Claims

(57)【特許請求の範囲】１．データ記憶装置と、前記データ記憶装置に接続され
前記データ記憶装置内に記憶される１ワード当たりのビ
ット数と同じビット数を持つデータバスと、前記データ
記憶装置及び前記データバスに接続された第１のアドレ
スレジスタと、前記ビット数と同じビット数のデータを
インクリメント／デクリメントする機能を備え前記デー
タ記憶装置及び前記データバスに接続された第２のアド
レスレジスタとを有するシグナルプロ・セッサであっ
て、前記第１のアドレスレジスタにより指定された前記
データ記憶装置のデータ内容を前記データバスを介して
前記第２のアドレスレジスタに格納し、前記第２のアド
レスレジスタの前記インクリメント／デクリメント機構
を使用して、前記格納されたデータをインクリメント／
デクリメント処理し再び前記第１のアドレスレジスタで
指定された前記データ記憶装置のアドレスに格納するこ
とを特徴とするシグナル・プロセッサ。