JP2674747B2 - シグナル・プロセツサ - Google Patents

シグナル・プロセツサ

Info

Publication number
JP2674747B2
JP2674747B2 JP62055702A JP5570287A JP2674747B2 JP 2674747 B2 JP2674747 B2 JP 2674747B2 JP 62055702 A JP62055702 A JP 62055702A JP 5570287 A JP5570287 A JP 5570287A JP 2674747 B2 JP2674747 B2 JP 2674747B2
Authority
JP
Japan
Prior art keywords
data
address
address register
storage device
data bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62055702A
Other languages
English (en)
Other versions
JPS63220320A (ja
Inventor
順子 須永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP62055702A priority Critical patent/JP2674747B2/ja
Publication of JPS63220320A publication Critical patent/JPS63220320A/ja
Application granted granted Critical
Publication of JP2674747B2 publication Critical patent/JP2674747B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Complex Calculations (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシグナルプロセッサの特にアドレスレジスタ
に関する。 〔従来の技術〕 第2図はシグナルプロセッサの概略構成を示すブロッ
ク図である。第2図において1はプログラム記憶装置
(以下プログラムメモリとする)、2はプログラムメモ
リ1のアドレスカウンタであり次番地指定命令の入力が
ない限り、順次1ずつカウント・アップする構成となっ
ている。3はアドレスカウンタ2の退避レジスタであ
る。4はデータ記憶装置(以下データメモリとする)、
5はデータメモリ4のアドレスレジスタでA,B2つのレジ
スタからなる。6は5のアドレスレジスタA,Bを選択す
るマルチプレクサである。7は乗算器、8,9は乗算器7
に入力するデータを保持するレジスタ10は乗算結果を保
持するレジスタ、11は演算器、12,13は演算結果を保持
するレジスタである。14は外部の記憶装置(以下外部メ
モリとする)を用いるためのパラレルデータバス、15は
外部メモリのアドレスレジスタである。16は単精度語長
のデータバスで種々の命令を実行するためのデータが転
送される。17は倍精度語長のデータバスで演算器11への
入力データ、演算器11からの出力データ、乗算結果保持
レジスタ10の内容の転送に使用する。単精度語長データ
バス16と倍精度語長データバス17は18地点で接続されて
いる。 ディジタル信号処理においては、データとデータの積
和算が大きなウェィトを占める。したがって演算精度の
劣化防止のためデータバス17は乗算結果を切り捨てずに
そのまま転送できるビット長すなわち倍精度のビット長
を持つ。データバス16のビット長は、データメモリ4の
ビット長と同一である。たとえばデータメモリ4のビッ
ト長を16ビット(符号1ビット+データ15ビット)とす
るとデータバス16は16ビットとなる。 また16ビットのデータと16ビットのデータを乗算する
と31ビットのデータ(符号1ビット+データ30ビット)
となるためデータバス17は31ビットとなる。演算器11、
演算結果保持レジスタ12,13、乗算器7、乗算結果保持
レジスタ10も31ビットとなる。 シグナルプロセッサにおけるデータフォーマットは最
上位ビットが符号を示し最上位ビットと1つ下のビット
の間に小数点が存在するのが通常である。したがって18
地点では、単精度語長データバス16は倍精度語長データ
バス17の上位ビット部分に接続している。 シグナルプロセッサによる処理としては、ディジタル
フィルタ、FFTなどがあげられるが、これらに必要なデ
ータは、データメモリ4に格納され、演算に必要とされ
る度に、アドレスレジスタ5が指すアドレスのデータを
転送する。このため、データメモリ4のアドレスレジス
タ5は、FFT、ディジタルフィルタを高速に処理するた
めの複雑なアドレス生成を可能にする種々の機能を備え
ている。たとえば、2つのアドレスレジスタ、モジュロ
カウント動作(カウント動作において指定ビット以上へ
のキャリー伝播を切断する)、任意ビットに対する動作
(±2nカウントを行う)である。このアドレスレジスタ
5は、単精度データバス16の下位ビットに接続されてい
る。 従来、アドレスレジスタ5のビット長は、データメモ
リ4の容量で決定され(例えばデータメモリ4の容量が
1024ワードならばアドレスレジスタ5のビット長は10ビ
ットというように)ていた。 〔発明が解決しようとする問題点〕 シグナルプロセッサは、内部のメモリが汎用プロセッ
サに比較し10分の1程度であり、ほとんどが外部メモリ
を接続するシステム構成をとる。このため第2図、デー
タメモリ4の容量はせいぜい2Kワードであり、アドレス
レジスタ5のビット長も11bitとなってしまう。上述し
た従来のアドレスレジスタは、データバスに対し少ない
ビット長となっているので以下の欠点がある。 シグナルプロセッサのアドレスレジスタは、複雑なア
ドレス生成を可能にする種々の機能を備えておりさらに
アドレスレジスタはデータバスに接続されているため、
あるデータを生成するには、演算器で演算させるより
も、アドレスレジスタに転送し本来のアドレス生成機能
を使用しデータを生成した方が効率のよい場合が多い。
しかし、アドレスレジスタのビット長がデータバスのビ
ット長よりも少ない為、アドレス生成機能を使用した効
率のよいデータ生成をするには、データのビット長が限
られてしまう。 例えばデータメモリのあるアドレスの内容をカウンタ
に使用する場合、通常アドレスレジスタは2つあるので
(以下アドレスレジスタA、アドレスレジスタBとす
る)アドレスレジスタAでアドレスを指し、アドレスレ
ジスタBにデータメモリの内容を転送する。そして命令
によりアドレスレジスタBを+1あるいは−1して、そ
の結果をアドレスレジスタAが指すデータメモリに再び
転送するという手順になるが、アドレスレジスタBが11
bitの場合はOH〜7FFHのカウントしかできない。7FFH以
上のカウンタを実現するには、演算器で+1または−1
の処理をさせなければならない。ところがシグナルプロ
セッサの演算器は倍精度語長となっているため、+1ま
たは−1は、倍精度語長のLSBに対して行なわれる。こ
のため、データメモリの内容など単精度語長のデータを
+1または−1するには、演算器への入力後、まず右15
bitシフトを行い、演算器の下位16bit側にデータを移動
してから+1または−1演算を行い、さらに左15bitシ
フトを行いデータメモリに再転送しなければならない、
シグナルプロセッサは、高速処理が特に要求されるた
め、以上述べたことはシステムの性能低下を招くことに
なる。 〔問題点を解決するための手段〕 本願発明では、データ記憶装置と、前記データ記憶装
置に接続され前記データ記憶装置内に記憶される1ワー
ド当たりのビット数と同じビット数を持つデータバス
と、前記データ記憶装置及び前記データバスに接続され
た第1のアドレスレジスタと、前記ビット数と同じビッ
ト数のデータをインクリメント/デクリメントする機能
を備え前記データ記憶装置及び前記データバスに接続さ
れた第2のアドレスレジスタとを有するシグナルプロ・
セッサであって、前記第1のアドレスレジスタにより指
定された前記データ記憶装置のデータ内容を前記データ
バスを介して前記第2のアドレスレジスタに格納し、前
記第2のアドレスレジスタの前記インクリメント/デク
リメント機構を使用して、前記格納されたデータをイン
クリメント/デクリメント処理し再び前記第1のアドレ
スレジスタで指定された前記データ記憶装置のアドレス
に格納する。 〔実施例〕 次に本発明について図面を参照して説明する。 第1図は本発明の実施例である。1はデータメモリ、
2はデータメモリ1と同じ語長のデータバス、3,4はや
はりデータメモリ1、データバス2と同じ語長のアドレ
スレジスタA,B、5はマルチプレクサである。データメ
モリが2048ワードの場合、アドレスレジスタA,Bのモジ
ュロカウントのデフォールト値を11bitにすると、本体
をアドレスカウンタと全く同一の役割りをはたす。つま
り、アドレスレジスタAの値が7FFHの状態で命令により
+1すると0Hになる。また0Hの状態で命令により−1す
ると7FFHになる。これに対しモジュロカウント値を0bit
にすると、アドレスレジスタAの値が7FFHの状態で命令
により+1すると800Hになる。アドレスレジスタAの語
長が16bitの場合は、FFFFHまで命令により+1できる。
モジュロカウント値の指定は命令により行なう。 モジュロカウント値を0にすると、次の手順でFFFFH
までのカウントが可能となる。 まずデータメモリのあるアドレスの内容をカウンタに
使用する。 (1) アドレスレジスタAでアドレスを指し、アドレ
スレジスタBにデータメモリの内容を転送する。 (2) 命令によりアドレスレジスタBを+1する。 (3) アドレスレジスタAが指すデータメモリにアド
レスレジスタBの内容を転送する。 したがって従来の (1) アドレスレジスタAまたはBでアドレスを指し
演算器にデータメモリの内容を転送する。 (2) 演算器の内容を右15ビットシフトする。 (3) 演算器の内容を+1する。 (4) 演算器の内容を左15ビットする。 (5) アドレスレジスタAまたはBが指すデータメモ
リに演算器の内容を転送する。 という処理に比較し2ステツプ(2/5)削減可能であり
データメモリをカウンタとして使用する場合、その効果
は非常に大きい。 〔実施例2〕 4096ポイントなどの高次FFTを処理する場合は、デー
タメモリでは容量不足のため、外部メモリを使用する。
しかし外部メモリのアドレスを指すアドレスレジスタに
は通常は、データメモリのアドレスレジスタのような複
雑なアドレス生成機能はない。したがって、データメモ
リのアドレスレジスタの内容を転送しアドレス生成機能
により(高次FFTの場合は、特に任意ビットへのインク
リメント機能が有効である)、アドレスを生成し、再び
外部メモリのアドレスレジスタに転送するというのが効
率のよい方法であるが、外部メモリの容量は、データメ
モリの数倍のため従来は、2つのメモリのアドレスレジ
スタのビット数が異なり、上述の効率的なアドレス生成
が不可能だった。しかし、データメモリのアドレスレジ
スタのビット数がデータバスのビット数と同一になる
と、16ビットとなり外部メモリの容量が64Kワードまで
対応できる。64Kワードはシグナルプロセッサのシステ
ム構成では十分な容量である。 〔発明の効果〕 以上説明したように本発明は、プログラム記憶装置以
外の記憶装置のアドレスを指すレジスタのビット長をデ
ータバスのビット長と同一にすることにより、データメ
モリのアドレスレジスタが持つ、種々なアドレス生成機
能を使用し、効率のよいカウント動作、外部メモリのア
ドレッシングを可能にする。
【図面の簡単な説明】 第1図は本発明のアドレスレジスタの周辺を示すブロッ
ク図である。 1はデータメモリ、2はデータメモリ1と同一語長のデ
ータバス、3,4はデータメモリ1、データバス2と同一
語長のアドレスレジスタA,B、5はアドレスレジスタ
A、アドレスレジスタBを選択するためのマルチプレク
サである。 第2図はシグナルプロセッサの概略構成を示すブロック
図である。 1はプログラム・メモリ、2はプログラム・メモリのア
ドレスカウンタ、3はアドレスカウンタの退避レジス
タ、4はデータメモリ、5はデータメモリのアドレスレ
ジスタでA,B2つのレジスタからなる。6はアドレスレジ
スタA,Bを選択するマルチプレクサ、7は乗算器、8,9は
乗算器7に入力するデータを保持するレジスタ、10は乗
算結果を保持するレジスタ、11は演算器、12,13は演算
結果を保持するレジスタ、14は外部メモリ用パラレルデ
ータバス、15は外部メモリのアドレスレジスタ、16は単
精度語長データバス、17は倍精度語長データバス、18は
単精度語長データバス16と倍精度語長データバス17の接
続地点である。

Claims (1)

  1. (57)【特許請求の範囲】 1.データ記憶装置と、前記データ記憶装置に接続され
    前記データ記憶装置内に記憶される1ワード当たりのビ
    ット数と同じビット数を持つデータバスと、前記データ
    記憶装置及び前記データバスに接続された第1のアドレ
    スレジスタと、前記ビット数と同じビット数のデータを
    インクリメント/デクリメントする機能を備え前記デー
    タ記憶装置及び前記データバスに接続された第2のアド
    レスレジスタとを有するシグナルプロ・セッサであっ
    て、前記第1のアドレスレジスタにより指定された前記
    データ記憶装置のデータ内容を前記データバスを介して
    前記第2のアドレスレジスタに格納し、前記第2のアド
    レスレジスタの前記インクリメント/デクリメント機構
    を使用して、前記格納されたデータをインクリメント/
    デクリメント処理し再び前記第1のアドレスレジスタで
    指定された前記データ記憶装置のアドレスに格納するこ
    とを特徴とするシグナル・プロセッサ。
JP62055702A 1987-03-10 1987-03-10 シグナル・プロセツサ Expired - Lifetime JP2674747B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62055702A JP2674747B2 (ja) 1987-03-10 1987-03-10 シグナル・プロセツサ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62055702A JP2674747B2 (ja) 1987-03-10 1987-03-10 シグナル・プロセツサ

Publications (2)

Publication Number Publication Date
JPS63220320A JPS63220320A (ja) 1988-09-13
JP2674747B2 true JP2674747B2 (ja) 1997-11-12

Family

ID=13006222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62055702A Expired - Lifetime JP2674747B2 (ja) 1987-03-10 1987-03-10 シグナル・プロセツサ

Country Status (1)

Country Link
JP (1) JP2674747B2 (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0697458B2 (ja) * 1983-03-22 1994-11-30 富士通株式会社 ベクトルプロセッサー装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
トランジスタ技術,22〔4〕 (1985),P.358−P.367

Also Published As

Publication number Publication date
JPS63220320A (ja) 1988-09-13

Similar Documents

Publication Publication Date Title
US5226171A (en) Parallel vector processing system for individual and broadcast distribution of operands and control information
US4754421A (en) Multiple precision multiplication device
US5081573A (en) Parallel processing system
JP2001516916A (ja) デジタル信号処理能力を有するデータ処理装置
JPH061438B2 (ja) 倍精度乗算器
US4916658A (en) Dynamic buffer control
JPS6256536B2 (ja)
JPH0145649B2 (ja)
JPH033262B2 (ja)
EP1634163B1 (en) Result partitioning within simd data processing systems
JP2674747B2 (ja) シグナル・プロセツサ
EP1162545A2 (en) Fast fourier transform (FFT) architecture
GB2274181A (en) Summation unit.
US9582473B1 (en) Instruction set to enable efficient implementation of fixed point fast fourier transform (FFT) algorithms
JPS59178544A (ja) メモリアクセス回路
JP3019767B2 (ja) デジタル信号処理装置
JPS6230455B2 (ja)
JP2835366B2 (ja) 高速フーリエ変換用アドレス情報発生装置
JP2652973B2 (ja) 画像処理装置
JPH0215089B2 (ja)
JP2924281B2 (ja) アドレス・ポインタ
JPH0434191B2 (ja)
EP0401745A2 (en) Data processor for high-speed access to stack area data
JPH04363760A (ja) ディジタル信号処理プロセッサ
JPH0234053B2 (ja)

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term