JPH033262B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は離散型フーリエ変換（DFT）を行う
ための装置に係るものである。 整数Ｎを1000オーダーあるいはそれ以上の大き
な数とした時、Ｎ個の点に対する離散型フーリエ
変換を処理しやすい比に縮分するための様々なア
ルゴリズムが知られている。それらのアルゴリズ
ムのうちのあるものは、1969年マグローヒル
（Mc−Graw−Hill）社刊のゴールド（Gold）及
びラダー（Rader）による「信号のデジタル処
理」“Digital Processing of Signals”という本
の「離散型フーリエ変換」“Discrete Fourier
Transforms”という章に記載されている。DFT
は一連のレベル演算過程で進行し、その各レベル
内においては、複数個の初等DFTを実行するこ
とによつて古い１組の点から新しい１組の点が作
り出される。これらの点は、例えば波形の時間サ
ンプルを周波数スペクトル成分、あるいはその反
対に変換する場合に、最初の古い組、すなわち入
力の組と最後の新しい組、すなわち出力の組とが
実数量であることも十分であり得るが、一般には
複素量である。 Ｎ＝2^PでＰ個のレベルがある基数２のコーレイ
−テユキー（Coly Tukey）アルゴリズムあるい
は高速フーリエ変換として周知のアルゴリズムの
特別な型においては、基本DFTは、一対の古い
点にe^-j(2〓^/N)のべき数である係数を乗じたものか
ら和と差とを形成することによつてそれら一対の
古い点から一対の新しい点を形成することにあ
る。ウイノグラド（Winograd）アルゴリズムの
ような、DFTアルゴリズムの他の型は、混合基
数形と称されていて、Ｎを、相互に素数である複
数個の小さな数の積とすることを要求している。
例えば、以下に説明している本発明の実施例にお
いては、 Ｎ＝840＝３×５×７×８ となつている。Ｎのもつと大きい値は、 Ｎ＝1260＝４×５×７×９ によつて与えられている。 相互に素数である小さな数をｑ、ｒ等としたこ
の種のアルゴリズムにおいては、１つのレベルは
Ｎ／ｑ回のｑ個の点のDFTを行ない、別のレベ
ルはＮ／ｒ回のｒ個の点のDFTを行なう等々で
ある。ｎ点DFTの一般的な場合に対しては、新
しいｎ点ベクトルを形成するためには、古いｎ点
ベクトルにｎ×ｎマトリツクスを乗じなければな
らない。このマトリツクスの数値は、ベクトル点
のように、一般に複素数である。既知の更に別の
単純化は、マトリツクスを、０と１のみを含む第
１のマトリツクスと、各々が実数もしくは虚数の
みである斜めの対角数値を有する対角マトリツク
スである第２のマトリツクスと、再び０と１のみ
を含む第３のマトリツクスとの積に分解すること
にある。 以上の説明は、DFTアルゴリズムの性質に関
係の無い本発明の簡単な背景として与えられたも
のであり、本発明はそのようないかなるアルゴリ
ズムとともに使用することもできるように意図し
たものである。本発明はまた基本DFTを実行す
るのに使用される手段とは何の係りも無く、よつ
てそのような手段については説明をしないことと
する。これらの手段は、代表的には、上記ゴール
ド及びラダーの引用中で与えられている等式に基
いてプログラムされたマイクロプロセツサより成
るものである。だが、ハードウエアで作成するこ
とも勿論可能である。 本発明は、DFTに関して周知であつてかつ例
えばゴールド及びラダーの中で説明されている問
題に係るものである。この問題は、入力の点に対
する出力の点の乱序である。この問題は、再度整
理されるべき乱序した出力の組を受入れることに
より、あるいは出力の組が正しい順序になるよう
に入力の組を予め整理することにより処理するこ
とができるものであるが、多数の目的の為にはこ
の問題を、計算の少なくともあるレベルにおいて
古い点のアドレスに対して新しい点のアドレスを
変更することによつて処理することが好ましい。
この技術の簡単な例はゴールド及びラダーの第
６．１２図に図示されており、またイギリス特許
第1407401号の明細書は、コーレイ−テユーキー
型のアルゴリズムに適用されたこの技術の特定の
実行を若干詳細に記載している。 上記の乱序は常に規則的であり、かつその性質
は解析し得るものではあるが、ウイノグラドアル
ゴリズムに要求されるアドレスの再整理は、上記
した明細書に記載されているような簡単な、反復
されたビツト逆順の法則によつては行なうことが
できない。更に、一般に再整理動作が異なつたも
のとなる如何なる１組の種々のDFTをも行ない
得る同一の基本的な装置を使用し得ることが望ま
しい。これは、当該装置が840個の点の逆および
順方向変換と94、168および420個の点の逆方向変
換を処理し得る以下に説明する特定の実施例の中
で例証されている。なお順方向変換は時間領域か
ら周波数領域に行なわれ、また逆方向変換は周波
数領域から時間領域に行なわれる。 本発明の目的は、そのような必要性を満足し得
る装置を提供することである。 本発明の出発点は、データメモリと、混合基数
形離散フーリエ変換の一連のレベルの各々におい
て、上記データメモリから読出された古い点のグ
ループについて基本離散フーリエ変換を行なつて
上記データメモリ内に書込まれる新しい点のグル
ープを形成するための手段と、上記各点の読出し
と書込みとのうちの少なくとも一方に対する予め
定められた非連続のアドレス組立てを行うための
データメモリアドレツシング手段とを夫々備えた
離散フーリエ変換を行うための装置である。本発
明は、データメモリアドレツシング手段に、アド
レス値をストアするアドレスメモリと、このアド
レスメモリ内の一連の記憶場所を反復してアドレ
スして上記アドレス値を読出すように配設された
別のアドレツシング手段とを備えたことを特徴と
するものである。 データメモリとアドレスメモリとは、夫々１つ
の大きなメモリの一部とすることができるであろ
うが、別個のデバイスを使用することが好まし
い。何となれば、データメモリはリード／ライト
メモリとしなければならないが、一方アドレスメ
モリは、ある種のROM、例えばPROMとするの
が好ましいからである。 アドレスメモリ内に記憶すべきデータの量を低
減するために本発明は、基準アドレス値をストア
するための手段と、アドレスメモリからのアドレ
ス値を基準アドレス値に加算してデータメモリの
ための点のアドレスを与えるための加算手段とを
備える。そのようなアドレツシングを簡単に実行
するため、加算手段は、離散フーリエ変換におけ
る点の数をＮとしたとき、Ｎを法とした加算を行
う。 従つて本発明によると、公知のウイドグラドア
ルゴリズムのような混合基数形のDFT変換アル
ゴリズムについて、変換の入出力におけるデータ
メモリの再整理用アドレスを不連続値とすると共
に、それをアドレスメモリから反復して読出し、
それとＮ（変換のポイント数）を法とする基準ア
ドレスとを加算することにより、一連のアドレス
を修飾して得ているので、アドレスメモリの容量
が少なくてよく、簡単な回路で複雑な高速フーリ
エ変換を実行することが可能となる。 なお本装置を完全にフレキシブルなものとする
ためには、アドレスメモリにデータの読出しおよ
び書込みのための異なつた順序のアドレス値を記
憶させるのが好ましい。 アドレスメモリ内に保持されるデータの量のこ
れ以上の低減は、本発明を更に有利に発展させる
ことによつて達成されるが、これによと、アドレ
スメモリは、周期的に読出されて基準アドレス値
を修正するオフセツト値をも保持する。一度にｎ
個の点が基本離散フーリエ変換を受けるようにし
た特に有利な発展例においては、アドレスメモリ
は、各レベル毎に、データ読出しのためのｎ個の
アドレス値と、データ書込みのためのｎ個のアド
レス値と、各基本離散フーリエ変換後に基準値を
増加させるオフセツト値とを順次保持する。 このことは、たつた１組のｎ個のアドレス値
と、Ｎを法として基準アドレスをｍ−１個（ｍ＝
Ｎ／ｎ）増加させるための１つのオフセツト値と
を使用して、１つの演算レベル内のｎ個から成る
各データグループについて、全体でＮ個の点がア
ドレスされることを示している。 最後に、本装置は、様々な離散型フーリエ変換
を行なうための様々なモードの間で選択を行なう
とともに、アドレスメモリの対応する部分を選択
するための手段を持つのが好ましい。このことは
本装置を、広範な必要性を満足させるのに非常に
フレキシブルにするものである。 以下には本発明を、添付図面に図示した実施例
を参照して詳細に説明する。 第１図を参照すると、マイクロプロセツサ１０
は、例えば８ビツトデータバス１２と、16ビツト
アドレスバス１４と、初期手順用、インターラプ
トの処理用、メモリの読出しあるいは書込みをす
るかどうかの決定用等のための線路を含むコント
ロールバス１６とを夫々備えた８ビツトマイクロ
プロセツサなどの市販の多数のシングルチツプの
デバイスのうちいずれであつてもよい。これらの
バスは周辺デバイス及びリード・ライトRAMメ
モリ１８に接合するのが便利である。周辺デバイ
スは、入力データ源、すなわちDFT入力点であ
る入力装置２０と、例えば結果を印字するための
プリンタなどの出力装置２２と、英数字用フルキ
ーボード、数字キーボード、あるいはDFT計器
としての１組の特製のフロントパネルキーなどの
キーボード２４として図示されている。 マイクロプロセツサは、（データ入出力に加え
て）２つの主な機能を実行するようにプログラム
されている。マイクロプロセツサは、周知のアル
ゴリズムに基いて基本DFTを実行するとともに、
第２図のフローチヤートに基いてデコーデイング
論理回路２６を介して動作の総合的なシーケンシ
ングを制御するものである。プログラムは、プロ
グラムROM２８として図示されたフアームウエ
アとして作成するのが便利である。この点に関し
て説明したように、この装置は、十分に代表的な
マイクロプロセツサシステムであるから、これ以
上の詳細な説明は不必要である。その詳細な作成
は、いずれの場合においても、選択された特定の
マイクロプロセツサチツプに基いて決まることに
なる。 デコーデイング論理回路２６は、データの読出
しおよび書込みのためにバス３０を介してRAM
１８にアドレスを送る今説明しようとしているデ
バイスにロード信号、カウント信号、およびイネ
ーブル信号を夫々送るものである。この装置は
840個までの点を処理するから、それらの点をア
ドレスするには、10ビツト（2¹⁰＝1024）必要で
ある。しかしながら、これらの10ビツトは以下に
説明するように、必ずしも下位ビツト群として使
用されないこともある。 アドレスバス１４は、RAMアドレスバス３０
と同一ではない。それどころか、これらのバスは
バツフア１５によつて相互に緩衝せしめられてお
り、またロジツク２６は、信号ENによつて、ア
ドレス発生器のマルチプレクサ５０（以下に説明
する）がいつイネーブル状態とされ、かつバツフ
ア１５がいつ選択されるかを決定するものであ
る。バツフア付きのアドレスバス１４はデータの
入出力中に選択され、一方、DFT処理中に使用
されるアドレスを発生するマルチプレクサ５０
は、そのDFT処理中はイネーブル状態とされる。 特定の一実施例においては、アドレス発生器
は、現今使用されているDFTのサイズが高々10
ビツトを使用しているのに対して、12ビツトのア
ドレスを有している。これらの12ビツトは全部
RAM１８に接続されている。RAM１８は32ビ
ツト幅で、そのうちの16ビツトは実数データを包
含し、残りの16ビツトは虚数のデータを包含して
いる。データは、DFTの演算を実行する２個の
16ビツト演算装置に供給される。かくしてアドレ
スビツトは、この場合には下位アドレスビツト群
である。だが、一般的な場合で、かつデータをバ
イト単位で処理する演算装置あるいはマイクロプ
ロセツサの場合、あるいは倍数精度演算が使用さ
れている場合には、マイクロプロセツサによつて
供給される特別の下位アドレスビツト群があるで
あろう。 例えば、可能な、バイト処理形の別の実施例に
おいては、各点が２つの数値（実部と虚部）とよ
り成りかつこれらの数値が倍数精度値になるのも
十分にあり得るから、マイクロプロセツサによつ
て１つあるいはそれ以上の最下位のビツトが供給
されることになる。例えば、もし倍数精度値が使
用されるならば、各点は４バイトより成り、また
もしアドレスバスが線路A0ないしA15より成る
ならば、マイクロプロセツサはA0およびA1にア
ドレスを供給し（各点の２つの数値の２バイトを
連続して選択し）、10ビツトバス３０はA2〜A11
にアドレスを供給して点を選択し、またマイクロ
プロセツサはA12〜A15に、RAM１８に割合て
たメモリマツプの領域に応じたアドレスを供給す
ることになるものである。 バス３０上の10ビツトの点のアドレスは、本質
的には、16ビツト幅のラツチ３２内に保持された
基準アドレスと256語12ビツト幅のPROM３４の
出力との和として与えられる。この和は、12ビツ
ト幅の第１の全加算器３６によつて形成される。
これらのビツト幅は、適当な８ビツトデバイスと
４ビツトデバイスの入手可能性によつて指定され
るものであり、点のアドレスに対して要求される
10ビツトの要求を満たして余りあるものである。 DFTの各レベルに対して、対応するスタート
アドレスが８ビツトのラツチ３８にロードされ
る。各レベルにおいて、Ｎ個の点はウイノグラド
（Winograd）アルゴリズムに基いて、ｎ個の点
のｍ個のグループの連続として取扱かわれる。こ
こでｍ＝Ｎ／ｎであり、検討例においては、以下
に更に充分に明らかにされるように、ｎは３、
４、５、７あるいは８である。点の各グループの
最初においては、ラツチ３８内のスタートアドレ
スは、８ビツト−カウンタ４０にロードされる。
このカウンタ４０は、更に2n個のアドレスまで
計数し、これによつてPROM３４に対して、ま
ず第１に基本ｎ点DFTが演算されるグループの
ｎ個の点の相対アドレス（それらｎ個の点がラツ
チ３２内の基準アドレスに加算されるという意味
において相対的である）にアクセスし、第２に基
本DFTによつて作り出されるｎ個の新しい点を
書込む相対アドレスにアクセスし、最後にラツチ
３２内の新しい基準アドレスを決定するオフセツ
ト値にアクセスする。 上記の最初のレベルにおいては、12ビツトカウ
ンタ４２が、連続したグループ数ｍにロードされ
る。このカウンタは、１つのグループが処理され
る毎に減少される。そしてこのカウンタの零状態
は、次のレベルを実行すべきであることを指示す
るものである。 回路の残りの部分は、アドレスを丸めて、もし
Ｎ＝840だつたならば、アドレス841はアドレス１
とするように成されている。この目的のため、−
Ｎが16ビツトのラツチ４４内に保持されており、
第２のビツトの加算器４６が−Ｎを加算器３６の
出力に加算する。かくして生じたキヤリーは12ビ
ツト幅の２−１マイクロプロセツサ５０を制御す
る線路４８上に送出される。もしキヤリーが生じ
なかつたならば、加算器４６の出力は無視され、
加算器３６がバス３０上に点アドレスを送出す
る。もしキヤリーが生じたならば、加算器４６の
出力がバス３０上のアドレスになる。 ｎ個の点の各グループが処理された後、加算器
３６および４６は、PROM３４から読出された
表２に基くオフセツト値をラツチ３２の内容に加
算して該ラツチ３２内に、バス３０を介してフイ
ードバツクしてロードすることにより新しい基準
アドレスを形成する。 これらの動作の意義は、以下に記す特定の例か
ら明らかになるであろう。装置は、全体としてウ
イノグラド−アルゴリズムを作成するように設計
されており、特に表１にあげられた５つの様々な
モードに対するアドレスでもつてプログラムされ
ている。

【表】 表２は、モード１及び５に対するPROM３４
の内容の完全な明細を与えるものである。単純化
のため、モード２、３および４に対する明細は省
略されている。括弧内の数字は、PROM内の十
六進法によるアドレス、すなわちカウンタ４０に
よつて与えられるアドレスである。 これらのアドレスの次にある数字は、十進法に
よるPROMの内容である。

【表】

【表】 なお表２の欄１、２、３および５内において、
新しい点は新しいアドレス内に書込まれる（古い
アドレスの置換）。欄４、６および７においては、
アドレスは置換されない。これは単に、最終結果
を達成するに要する特定の動作に起因して生じる
ものであり、この場合、入出力点間で乱序
（jumble）が生じることはない。本発明の一つの
利点は、PROM３４が、必要とされるだけ多数
の各種のモードについての様々な必要条件がどの
ようなものであろうとも、それを満足するように
プログラムすることが可能であるということであ
る。 次に、モード５における詳細な動作の一部につ
いて考察する。この場合−Ｎラツチ４４は−840
を保持することになる。ｎ＝３における第１のレ
ベルが完了し、かつｎ＝５における第２のレベル
を開設しようとしているものと仮定することとす
る。168個の基本DFTを実行せねばならないの
で、ｍレジスタには168がロードされる。十六進
アドレスA9がスタートアドレスレジスタ３８内
にロードされる。次いで表３にリストされた通り
に動作が開始する。いずれの加算器の出力が無視
されたかが括弧で示されるが、第二加算器がキヤ
リーを生じない場合には単に（−）と表示されて
いる。バス３０上のアドレスがRAM１８をアド
レスするのに使用されずに、ラツチ３２内に賂ー
ドされる新しい基準アドレスを形成する場合に
は、このアドレスは括弧内で示される。 アドレスは本質的に無付号であるから、選択信
号４８は、第二加算器４６のキヤリー出力から取
出される。この事は、DFTのサイズを11ビツト
より大とした12ビツト回路の正しい動作を可能に
するものである。例えばもしＮ＝3000ならば、−
Ｎは、4096−3000＝1096で12ビツトとなる。第一
加算器３６からアドレスに例えば23を加算する
と、第二加算器４６から1096＋23＝1119すなわち
12ビツトで正の結果を生ずるであろうが、キヤリ
ーは生じない。 もしキヤリーが生じなかつたならば、加算器４
６の出力は無視され、加算器３６がバス３０上に
点のアドレスを送出する。もしキヤリーが生じた
ならば、加算器４６の出力がバス３０上のアドレ
スとなる。

【表】

【表】

【表】 表４は、同一レベルの最後と、ｎ＝７での次の
レベルの最初とを夫々示すものである。 動作の全体的なシーケンシングは比較的簡単で
あるが、完全のために第２図に動作のフローチヤ
ートを示す。この動作は、主として種々のロード
信号およびその他の信号を第１図の回路に送る論
理回路２６からデコード信号によつて行われるよ
うに、マイクロプロセツサがプログラムされてい
る。 プログラムは選択されたモードに対する正しい
Ｎ値をロードし、正しいｍ値をロードし、ｎ個の
点の各グループおよびレベルのカウントを続ける
ことをも処理する。 以上説明した実施例に対して多数の改変例が可
能である。あるものは作成されたアルゴリズムの
性質によるであろう。第１図において、PROM
３４は、読出しアドレスと書込みアドレスとの両
方を決定することに係わつている。あるアルゴリ
ズムに対しては、PROMは、単に１組のアドレ
スを決定するのにだけ使用されるであろう。この
場合、他のアドレスは連続したものである。また
あるアルゴリズムに対しては、PROMは、各初
等DFTに対する正しい係数を呼出すのにも係わ
り得る。 そのほかの変形例は、より詳細な設計上の問
題、例えば適当にプログラムされたマイクロプロ
セツサと専用の回路との間の機能分配の仕方であ
る。 表５は、第１図の専用回路に適した市販のデバ
イスをリストしたものである。 表 ５ バツフア （15） ２×74LS244 スタートアドレスラツチ （38） １×74LS374 PROMアドレスカウンタ（40） ２×74S163 PROM （34）
２×74LS287or3×82S129 基準アドレスラツチ （32） ２×74LS273 ｍカウンタ （42） ３×74S169 加算器３６および加算器 （46）各３×745283 −Ｎラツチ （44） ２×74LS374 マルチプレクサ （50） ３×74S257 表２は、PROM内におけるスタートアドレス
の特殊な例を与えるものであるが、本発明の説明
は、これらのアドレスがどのようにして導出され
るかを説明することによつて完成されるものであ
る。Ｎ点のDFTは、１組Ｎ個の複素数項のデー
タ上で実行されることになる。ここでＮはｋ次元
の複合数で、Ｎ＝N₁×N₂×……N_kであり、N₁、
N₂……N_kは相互に素数である（すなわち、それ
らの間に共通の因数は無い）。全体の動作は、ｉ
＝１、２……ｋとして、連続したｋレベルのＮ／Ni 回路のNi点の変換に分離まれ得る。 次元Niに対応して与えられたレベルｉに対し
て、Ni点の変換を実行すべきNi個の点は、その
アレー内の所定の位置において距離((（Ｎ／Ni）φ_Ni ))Ｎだけ離隔されている。ここで(( ))Ｎは縮分
モジユローＮを意味しており、またφ_Niは、Niと
１以外の共通因数を有しないNiより小さい他の
整数として定義されるNiに対するオイラーのフ
アイ関数である。ある小さな整数に対するφ_Niの
値は、 N_i １ ２ ３ ４ ５ ６ ７ ８ ９
10 11 12 13 14 φ_Ni ０ １ ２ ２ ４ ２ ６ ４ ６
４ 10 ４ 12 ６ となる。 Ni点の変換から得られるNi個の結果は、入力
位置の置換の状態でメモリーアレー内に書込まれ
る。この時間は、距離Ｎ／Niだけ離隔されている。 モジユローＮで計算された入力及び出力位置の
再マツピングは、各段階において、連続してアド
レスされた入力から連続してアドレスされた出力
を生ずるのに必要な全体的な再整理の要素を実行
する。 上記入力の離隔は、順方向の変換に対して当て
はまる。逆方向の変換に対しては、入力の整理
は、((Ｎ−（Ｎ／Ni）φ_Ni))_Nの離隔距離を使用するこ とによつて反転される。 Ni個の点のＮ／Ni個のグループは、前のグループ からのオフセツトによつて距離

【式】だ け離隔される。 これは、表２に与えられているオフセツトを導
出するのに使用される公式である。しかしなが
ら、Ｎ／Ni個の変換の結果は、それらを実行する順 序とは無関係であり、それらの変換を実行する順
序の異なつた置換を生ずる他のどのような式でも
等しく有効である。 Ni点の変換の第１の入力点に対するNi入力ア
ドレスとNi出力データとのための数値は、上記
等式から予め計算されており、グループ相互間の
オフセツト距離値と一緒にアドレスPROM内に
ストアされている。 次元Niに対するアドレスおよび出力アドレス
とグループの離隔距離とは、その次元のための
DFTルーチンによつて要求される順序でアドレ
スPROM内にストアされている。表２は入力点
を×（０）、×（１）、×（２）、……、×（Ni−１）
と
いう順序で取るとともにそれらの出力点を×
（１）、×（２）、×（３）、……、×（Ni−１）、×
（０）
という順序でストアし、次いで次の点のグループ
に進む１組のDFTルーチンに対して適切な順序
を与えるものである。

【図面の簡単な説明】

第１図は本発明の実施例のブロツク図、第２図
は主な作動段階を示すフローチヤートである。 なお図面に用いられている符号で、１０……マ
イクロプロセツサ、１８……RAM、３４……
PROM、４０……カウンタである。

Claims (1)

1. 【特許請求の範囲】 １ データメモリと、混合基数形の離散フーリエ
   変換の一連のレベルの各々において、上記データ
   メモリから読出された古い点のグループについて
   基本離散フーリエ変換を行なつて上記データメモ
   リ内に書込まれる新しい点のグループを形成する
   ための離散フーリエ変換手段と、各点の読出しと
   書込みとのうちの少なくとも一方に対する予め定
   められた不連続値のアドレス組立てを行うための
   データメモリアドレツシング手段とを夫々備え、 このデータメモリアドレツシング手段が、基準
   アドレス値を記憶する手段と、 各点に対応したアドレス値を記憶したアドレス
   メモリと、 上記アドレスメモリからの各アドレス値にＮを
   法とする上記基準アドレス（Ｎは離散フーリエ変
   換の変換点数）を加算する加算手段と、 上記アドレスメモリ内の一連の記憶場所を反復
   してアドレスして上記アドレス値を読出すように
   配設されたアドレツシング手段とから成る離散フ
   ーリエ変換を行うための装置。 ２ 上記アドレスメモリには、データの読出しお
   よび書込みの夫々に対して異なつた順序のアドレ
   ス値が記憶されるようにした特許請求の範囲第１
   項に記載の離散フーリエ変換を行うための装置。 ３ 上記アドレスメモリには、上記基準アドレス
   値を修正するために周期的に読出されるオフセツ
   ト値をも保持せしめて成る特許請求の範囲第１項
   あるいは第２項に記載の離散フーリエ変換を行う
   ための装置。 ４ １度にｎ個の点が基本離散フーリエ変換を受
   ける各レベル毎に、上記アドレスメモリに、読出
   しデータのためのｎ個のアドレス値と、書込みデ
   ータのためのｎ個のアドレス値と、各基本離散フ
   ーリエ変換後に上記基準アドレス値を増加させる
   オフセツト値とを所定の順序で保持せしめて成る
   特許請求の範囲第３項に記載の離散フーリエ変換
   を行うための装置。 ５ 種々のタイプの離散フーリエ変換を行うため
   の様々なモードの選択を行うとともに、上記アド
   レスメモリの対応する部分を選択する手段を有す
   る特許請求の範囲第１項から第４項のいずれかに
   記載の離散フーリエ変換を行うための装置。