JPS6035704B2 - フ−リエ変換処理方式 - Google Patents
フ−リエ変換処理方式Info
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- JPS6035704B2 JPS6035704B2 JP53120243A JP12024378A JPS6035704B2 JP S6035704 B2 JPS6035704 B2 JP S6035704B2 JP 53120243 A JP53120243 A JP 53120243A JP 12024378 A JP12024378 A JP 12024378A JP S6035704 B2 JPS6035704 B2 JP S6035704B2
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Description
本発明は、フーリエ変換処理装置、特にファースト・フ
ーリエ・トランスフオーム・アルゴリズムにしたがって
フーリエ変換を行なうフーリエ変換処理装置において、
上記アルゴリズムにしたがって行われた変換部からの出
力データ列の順序を並べ換える処理を、高速度で実行す
るようにし、上記並べ換え処理に要する処理時間を短縮
するようにしたフーリエ変換処理装置に関する。 フーリエ変換を高速度で行なうファースト・フーリエ・
トランスフオーム（ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓ
ｆｏｒｍ−以下ＦＦＴという。 ）アルゴリズムが知られている。該アルゴリズムは高速
度でフーリエ変換を行ない得るすぐれた特徴を持ってい
る。しかし該ァルゴリズムに基し、て変換部より得られ
る変換結果のデータ列の順序はある所定の関係にしたが
った形で入れ換わっている。このため、該入れ換わって
いるデータ列を所定の順序に並べ換える処理が必要であ
り、しかも該並べ換え処理を高速度で行なうことが必要
である。本発明はか）る点を解決すること、即ち高速で
しかも簡単に出力データ列の順序を入れ換えることので
きる新規なフーリエ変換処理方式を提供することを目的
としており、この目的は、本発明において、入力データ
を与えられ該データにファースト・フーリエ変換アルゴ
リズムに従った所定ステップの処理を施してフーリエ変
換するフーリエ変換部と、前記入力データ列又はフーリ
エ変換処理の各ステップにおいて得られる処理データ列
又はフーリエ変換部の出力データ列のうちいずれかのデ
ータ列風をフーリエ変換出力が正規なデータ列
ーリエ・トランスフオーム・アルゴリズムにしたがって
フーリエ変換を行なうフーリエ変換処理装置において、
上記アルゴリズムにしたがって行われた変換部からの出
力データ列の順序を並べ換える処理を、高速度で実行す
るようにし、上記並べ換え処理に要する処理時間を短縮
するようにしたフーリエ変換処理装置に関する。 フーリエ変換を高速度で行なうファースト・フーリエ・
トランスフオーム（ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓ
ｆｏｒｍ−以下ＦＦＴという。 ）アルゴリズムが知られている。該アルゴリズムは高速
度でフーリエ変換を行ない得るすぐれた特徴を持ってい
る。しかし該ァルゴリズムに基し、て変換部より得られ
る変換結果のデータ列の順序はある所定の関係にしたが
った形で入れ換わっている。このため、該入れ換わって
いるデータ列を所定の順序に並べ換える処理が必要であ
り、しかも該並べ換え処理を高速度で行なうことが必要
である。本発明はか）る点を解決すること、即ち高速で
しかも簡単に出力データ列の順序を入れ換えることので
きる新規なフーリエ変換処理方式を提供することを目的
としており、この目的は、本発明において、入力データ
を与えられ該データにファースト・フーリエ変換アルゴ
リズムに従った所定ステップの処理を施してフーリエ変
換するフーリエ変換部と、前記入力データ列又はフーリ
エ変換処理の各ステップにおいて得られる処理データ列
又はフーリエ変換部の出力データ列のうちいずれかのデ
ータ列風をフーリエ変換出力が正規なデータ列
【Ｂ｝に
なるように並べ換える並び換え処理手段と、前記データ
列風を並び換える順番情報を記憶するメモリとを備えた
フーリエ変換処理装置において前記データ列■のデータ
数Ｎと初期値ＡＤＸ（０）とから所定の演算を実行する
ことにより該データ列■の並び換えの順番を指定する順
番情報を発生する順番発生手段を設け、該順番情報に従
って前記並び換え処理手段によりデータ列■を並び換え
るフーリエ変換処理方式により達成される。 以下、本発明を詳細に説明する。 フーリエ変換、たとえば離散型複素フーリエ変換は一般
に｛１｝、■式によって表現される。 仰 フーリエ変換｛Ｘｉ｝を入力データとし、該入力デ
ータを用いて｛１’式からフーリエ係数｛Ｑｋ｝を求め
る。． ｎ一１ Ｑｋ：ｊ≦。 ×ｉ．ｅｘｐ（２ｍｉｉｋ／ｎ）．．…．．．．ｍ但し
、ｋ＝０、１、………ｎ−１ここでｎは入力データ数で
ある。 尚、ｃｘｐ（２汀ｉ／ｎ）を以後Ｗで表わす。ただしｉ
は虚数単位である。曲 フーリエ逆変換 フーリエ係数｛Ｑｋ｝を入力し、該Ｑｋを用いて■式よ
り｛Ｘｋ｝を求める。 ｎ−１ Ｘｊ＝ｋ≧。 Ｑｋ・Ｗ‐ｊｋ ．・．．・・・・．■ｊ＝０、１
、………ｎーーかかる、フーリエ変換を高速で行なう手
法として前述の如くＦＦＴアルゴリズムが公知である。 即ち、このＦＦＴアルゴリズムによればパイプライン処
理が可能であり、たとえば｛１’式のフーリエ係数を高
速に求めることができる。 こ）で、本願発明を詳述する前に、まず‘１）式のフー
リエ変換を行う場合についてＦＦＴの手法を簡単に説明
しておく。 今、データＸｊ、フーリエ係数ＱｋをそれぞれＸｊ＝〜
（ｊ） ｊ＝０、１、………ｎ一ＩＱｋ＝×ｍ（ｋ）
ｋ＝０、１・・・・・・・・・ｎ−１とおけば‘１｝式
はｎ「１ ×ｍ（ｋ）＝ｊ≦。 ふ（ｊ）Ｗｊｋ ．・・・…・糊Ｋ＝０、１、２………
ｎ−１と表現できる。 こ）で・ １＝１ｍ−．・２ｍ−１十ｊｍ‐２・２ｍ−２十………
十ｊｍ‐．・ぞ十ｊ。 ｋ＝ｋｍ‐．・２ｍ‐１十ｋｍ−２・２ｍ‐２十………
十ｋ．・ぞ十ｋ。とおき、Ｗｎ＝１であることを考慮し
変換の各ステージをＸ，、Ｘ２、……・・・、Ｘｍで表
すと‘３｝式は次式となる。Ｘ，（ｊｍ−２、】ｍ−３
、．．…．、ｊ２、Ｌ、ｊ。 、ｋ。）となる。従って、入力データを８個とし、各デ
ータを〜（０）、ふ【１１、………Ｘｏ｛７１とすれば
、Ｘ，（ｉ）、Ｘ２（ｉ）、Ｘ３（ｉ）＝Ｘｍ（ｉ）は
第１表〜第３表の第１〜第３表に示す変換処理を実行す
ることにより得られる。 第１表（第１変換処理） 第２表（第２変換処理） 第３表（第３変換処理） こ）で注意することは‘ィ｝Ｘ．、Ｘ２、Ｘ３はＷの中
を考慮しなければ、それぞれべ、Ｘ，、Ｘ２から全く同
一の演算形式により求めることができるという点と‘ｏ
｝Ｘｉ（０）、Ｘｉ■、Ｘｉ【４｝、Ｘｉ【８｝を全く
同一の演算形式により求めることができ、又Ｘｉｍ、Ｘ
ｉ【３｝、Ｘｉ‘５’、Ｘｉ〔７１を同一の演算形式に
より求めることができるという点である。 従って、各Ｘｉの演算時、所定のＷ〇、Ｗ１、・・・・
・・・・・を用意しておけば、同一の処理を繰返えすだ
けでＸｍ（ｊ）（＝Ｘ３（ｉ））、即ちフーリエ係数が
求まる。 この同一処理の操返えしという特徴によりＦＦＴではパ
イプライン処理により高速にフーリエ係数を求めること
ができるのである。 ただ、このＦＦＴの手法により求められるフーリエ係数
は‘６｝式に示す順序で得られ、正規な順序と異なる。 データ列Ａ：｛Ｘ３（０）、Ｘ３０’、Ｘ３‘２１、Ｘ
３｛３１、Ｘ３（４｝、Ｘ３【５１、Ｘ３｛６｝、Ｘ３
‘７１｝ ・・…・・ところで、フーリエ
係数の順序は‘７｝式に示す順序になっていなければな
らない。データ列Ｂ；｛Ｘ３（０）、Ｘ３｛４１、Ｘ３
【２｝、Ｘ３‘臥Ｘ３【１ー、Ｘ３脚、Ｘ３‘３｝、Ｘ
３【７’｝ ・・・・・・・それ故、本発
明はたとえば｛６｝式のフーリエ係数１を（７｝式のフ
ーリエ係数列に高速に並び換えることのできる変換方式
を提供する。 尚、本発明は前述の如きデータ数が８個の場合に限らず
データ数がいくつでも有効である。 第１図はＦＦＴアルゴリズムにより得たフーリエ係数（
以後データという）列を正規のデータ列に変換する本発
明のブロック図であり、第２図は本発明によるデータ列
の並び換えを説明する説明図である。図中、１は前述の
ＦＦＴフーリエ変換を実行するフーリエ変換部、２はフ
ーリエ変換部の出力データ（フーリエ係数）を記憶し、
該データを後述の並び換え処理装置に入力する入力メモ
リ、３は後述のアドレス発出装置から発生されたアドレ
スに基いてデータを並び換える並び換え処理装置、４は
並び換え処理装置からのデータを記憶する出力メモリ、
５はデータ数Ｎ（＝２ｍ）と、データ列Ａの最初のデー
タを記憶すべき出力メモリのアドレスＡＤＸ（０）とを
入力させ、これらＮ及びＡＤＸ（０）とから後述のアド
レスＡＤＸ′（０）、ＡＤＸ′‘１’・・・・…・・Ａ
ＤＸ′のを発生するアドレス発生装置、６はアドレス発
生装置の出力を記憶するアドレスメモリである。 今、ＦＦＴ変換部１より出力されるデータ数が８（＝夕
）個で、各データが■式の順序で入力メモリ２の０番地
から７番地に記憶され、しかも、並び換え処理により得
られたデータを出力メモリ４の０番地に記憶するものと
すれば、即ちＡＤＸ′（０）＝０とすればこれらＮ＝８
、ＡＤＸ（０）＝０は後述する如くアドレス発生装置５
に入力され所定のアドレス発生処理を施されアドレス‘
‘０００、１００、０１０、１１０、００１、１０１、
０１１、１１１”をこの順序で発生し、アドレスメモリ
６の（Ｋ＋１）番地〜（Ｋ＋８）番地にそれぞれ記憶さ
れる。 上記アドレス発生が終了すれば、入力メモリ２の０番地
に記憶されたデータ“Ｘ３（０）”と出力アドレスメモ
リ６の（Ｋ＋１）番地に記憶された内容“００びが並び
換え処理装置３に読出される。 これらのデータが入力され）ば並び換え処理装置３はア
ドレスメモリ６から読み出した内容が指示する出力メモ
リ４のアドレスにデータＸ３（０）を格納する。尚、こ
の場合、出力アドレスメモリ６の（Ｋ十１）番地の内容
は“００びであるから、データＸ３（０）は出力メモリ
４の０番地に記憶される。 以後同様に入力メモリの１番地とアドレスメモＩＪの（
Ｋ十２）番地；入力メモリの２番地とアドレスメモリの
（Ｋ＋３）番地；・・・・・・・・・；入力メモリの７
番地とアドレスメモリの（Ｋ＋８）番地の内容が順次並
び換え処理装置３に入力され、入力メモリ２から謙出さ
れたデータはアドレスメモリから議出した内容が指示す
る出力メモリ４のアドレスに記憶され、データの並び換
え処理が終了する。即ち、データ列は■式からの式に示
す正規のデータ列に変換されることになる。次に本発明
の特徴部であるアドレス発生処理について説明する。 さて、第１図においてはデータ列Ａを第１表の如く入れ
換えている。 第１表 ところで、第１図においては■入力メモリ２とアドレス
メモリ６の内容が順次謙出され、アドレスメモリ６の内
容が指示する出力メモリ４のアドレスにデータが記憶さ
れると、■データはＸ３（０）、Ｘ３ｍ・・・・・・・
・・Ｘ３‘７｝の順序で入力メモリ２から謙出されるこ
との２点を考慮するとアドレスメモリ６には０００（０
）、１００４｝、０１０２、１１０６｝、００１｛１ｌ
、１０１（５）、０１１‘３）、１１Ｍ｝の順序でアド
レスが記憶され、その順序でデータＸ３（０）・・・・
・・・・・Ｘ３｛７｝と同期して読出されなくてはなら
ない。 尚、（ ）内はＩＧ隼数である。 即ち、アドレス発生装置５はＮ、ＡＤＸ（０）を与えら
れると上記の順にアドレスを発生して、これをアドレス
メモリ６の（Ｋ＋１）、（Ｋ＋２）・・・・・…・（Ｋ
＋８）番地に記憶させなくてはならない。 今、アドレスメモリ６の（Ｋ十１）、（Ｋ十２）・・・
・・・（Ｋ＋８）番地の内容ＡＤＸ′（０）、ＡＤＸ′
（１ー、ＡＤＸ′■・・・・・・・・・ＡＤＸ′【７１
とすれば、これらＡＤＸ′は次式によって演算される。 ＡＤＸ′（０）＝ＡＤＸ（０）＝０ ・・・・・・
・・・（８１ＡＤ×′‘１ー＝２ｍ‐１一ＡＤＸ′（０
）＝２３‐１−０＝４
・・・・・・・・・■ＡＤ×′■＝２ｍ‐
１十２ｍ‐２−ＡＤＸ′‘１’＝２３‐１十２３‐２一
４＝２ ・・
・・・・・・・ＯＯＡＤＸ′‘３ー＝２ｍ‐１十２ｍ‐
２−ＡＤＸ′（０）＝２３‐１十２３‐２−０＝６
・・・・・・・・・（１１）ＡＤ
Ｘ′｛４｝ニ２ｍ−１十２ｍ−２十２ｍ−３−ＡＤＸ′
｛３｝ニ２３‐１十２３‐２十２３‐３−６ニー
，．，（１２）ＡＤＸ′‘５１＝２ｍ‐１
十２ｍ‐２十２ｍ‐３−ＡＤＸ′■＝２３‐１十２３‐
２十２３‐３−２＝５ ・・・（１
３）ＡＤＸ′■＝２ｍ‐１十２ｍ−２十２ｍ‐３−ＡＤ
Ｘ′｛１１＝２３‐１十２３‐２十２３‐３−４＝３
・・・（１４）ＡＤＸ′‘７ー＝２
ｍ‐１十２ｍ−２十２ｍ‐３−ＡＤＸ′（０）＝２３‐
１十２３‐２十２３‐３−０＝７ ・・・
（１５）ここで、■〜（１５）式を考察すると次のよう
な規則性が存在することが理解される。川 ■式は■式
の演算結果ＡＤＸ（０）を；００、（１１）式は■、‘
９ー式の演算結果ＡＤＸｍ、ＡＤＸ′（０）を；（１２
）〜（１５）式は‘８）〜（１１）式の演算結果ＡＤＸ
′‘３’、ＡＤＸ■ＡＤＸ′‘１｝、ＡＤＸ′（０）を
使用している。 従ってアドレス発生装置５はアドレスを発生するに際し
、【８ー式艮０ちＡＤＸ′（０）を演算する第０ステッ
プ、‘９１式則ちＡＤＸ′‘１’を演算する第１ステッ
プ、ＯＱ、（１１）式則ちＡＤＸ■、ＡＤＸ′‘３’を
演算する第２ステップ、（１２）〜（１５）式即ちＡＤ
Ｘ′■、ＡＤＸ′‘５）、ＡＤＸ′‘６１、ＡＤＸ′【
７ーを演算する第３ステップの処理に分け、逐次第０ス
テップから第３ステップに処理を進める必要がある。そ
して、第１ステップにおいては〆個の ＡＤＸ′が第２ステップにおいては〆個のＡＤＸ′が、
第３ステップではＺ個のＡＤＸ′が、一般に第ｉステッ
プでは２；‐１個のＡＤＸ′が演算される。 ‘ｏ） 第ｉステップにより求まるＡＤＸ′をＡＤＸ′
（Ｍ）該ＡＤＸ′（Ｍ）を求めるに際して使用するＡＤ
Ｘ′をＡＤＸ′（Ｌ）とすればＭ十Ｌ＝２」１
………（１６）なる関係がある。 従って、ＡＤＸ′（Ｍ）は一般に次式によって求まる。 ＡＤＸ′（０）＝ＡＤＸ′（０） 但しｉ＝０１
‐‐‐‐‐‐‐‐‐（１７）皿Ｘ′（Ｍ）＝ｎ≧
，２ｍ−ｎ−ＡＤＸ′（２ｉ−１−Ｍ） 但しｉ半０故
に、アドレス発生装置５はデータ数（Ｎ＝２ｍ）及びＡ
ＤＸ（０）が与えられ）ば、（１７）式の演算を各ステ
ップ毎に逐次実行し、これにより所望のアドレス配列を
得ることができる。 第２図は、データ数が８個で、ＡＤＸ（０）＝０の場合
、ＡＤＸ′が求められてゆく過程を第０〜第３ステップ
に応じて示す説明図である。尚、図中の付号は第１図と
同一部分を示しており、又、斜線部はアドレス発生に際
して使用され、又は得られた内容を意味する。第２図ａ
は第０ステップ、第２図ｂは第１ステップ、第２図ｃは
第２ステップ、第２図ｄは第３ステップのアドレス変換
結果を示している。 従って、データ数をＮとし、該データ数がＮ＝２ｍで表
わせ、しかもＦＦＴ変換部の出力データが第１図の入力
メモリ２の０番地から（Ｎ−１）番地に順次入力される
ものとすれば、アドレス発生装置５に予めＮ：２ｍ、及
びＡＤＸ（０）を入力しておくことにより、ＦＦＴ変換
終了前にアドレス発生を実行し、その結果をアドレスメ
モリ６に格納しておくことができる。そして、ＦＦＴ変
換部１からデータ（フーリエ係数）が入力メモリ２に出
力され、且つ記憶され）ば、直ちに入力メモリ２に記憶
されたデータとアドレスメモリ６の内容を、前述の如く
順次並び換え処理装置３に入力することによりアドレス
メモリ６の内容が指示する出力メモリ４のアドレスにデ
ータを次々と格納し、データ列を正規なデータ列に変換
することができる。以上、本発明によれば、アドレスメ
モリ６の指示に従って、出力メモリ４の所定のアドレス
にデータを入力するだけでよく、簡単な及び極めて高速
な並び換え処理が可能である。 尚、以上の説明ではアドレス発生装置５が出力メモリ４
のアドレスを発生するものとし、そのアドレスに基いて
データ列風を構成する各データを出力メモリに記憶させ
、該出力メモリに正規なデータ列曲を得る場合について
説明したが本発明はか）る実施例にのみ限定されるもの
ではない。 というのはアドレス発生装置からの出力を正規のデータ
列｛即こおける、データ列凶を構成する各データの順番
とみなせることができるからである。従って、第１図中
、符号５を順番発生装置とし、前記と同様に（但し、Ａ
ＤＸ（０）＝０）、順番情報を発生し、この順番に応じ
てデータ列■を並び換えることができる。又、アドレス
発生をデータ（フーリエ係数）が得られる前に実行する
場合についても説明したが、本発明はこれに限るもので
はなくデータが得られた後に又は、その途中において実
行しても構わない。 更に、実施例ではＡＤＸ（０）＝０の場合について説明
したがＡＤＸ（０）は任意の数で構わない。又、本発明
の適用例としてＦＦＴによるフーリエ変換の場合につい
て説明したが、本発明はこれに限るものではなくフーリ
エ逆変換の場合にも適用できる。 以上、本発明によれば極めて高速に、しかも簡単な処理
によりフーリエ係数等データの並び換えが可能となり実
用上の効果は大きい。
なるように並べ換える並び換え処理手段と、前記データ
列風を並び換える順番情報を記憶するメモリとを備えた
フーリエ変換処理装置において前記データ列■のデータ
数Ｎと初期値ＡＤＸ（０）とから所定の演算を実行する
ことにより該データ列■の並び換えの順番を指定する順
番情報を発生する順番発生手段を設け、該順番情報に従
って前記並び換え処理手段によりデータ列■を並び換え
るフーリエ変換処理方式により達成される。 以下、本発明を詳細に説明する。 フーリエ変換、たとえば離散型複素フーリエ変換は一般
に｛１｝、■式によって表現される。 仰 フーリエ変換｛Ｘｉ｝を入力データとし、該入力デ
ータを用いて｛１’式からフーリエ係数｛Ｑｋ｝を求め
る。． ｎ一１ Ｑｋ：ｊ≦。 ×ｉ．ｅｘｐ（２ｍｉｉｋ／ｎ）．．…．．．．ｍ但し
、ｋ＝０、１、………ｎ−１ここでｎは入力データ数で
ある。 尚、ｃｘｐ（２汀ｉ／ｎ）を以後Ｗで表わす。ただしｉ
は虚数単位である。曲 フーリエ逆変換 フーリエ係数｛Ｑｋ｝を入力し、該Ｑｋを用いて■式よ
り｛Ｘｋ｝を求める。 ｎ−１ Ｘｊ＝ｋ≧。 Ｑｋ・Ｗ‐ｊｋ ．・．．・・・・．■ｊ＝０、１
、………ｎーーかかる、フーリエ変換を高速で行なう手
法として前述の如くＦＦＴアルゴリズムが公知である。 即ち、このＦＦＴアルゴリズムによればパイプライン処
理が可能であり、たとえば｛１’式のフーリエ係数を高
速に求めることができる。 こ）で、本願発明を詳述する前に、まず‘１）式のフー
リエ変換を行う場合についてＦＦＴの手法を簡単に説明
しておく。 今、データＸｊ、フーリエ係数ＱｋをそれぞれＸｊ＝〜
（ｊ） ｊ＝０、１、………ｎ一ＩＱｋ＝×ｍ（ｋ）
ｋ＝０、１・・・・・・・・・ｎ−１とおけば‘１｝式
はｎ「１ ×ｍ（ｋ）＝ｊ≦。 ふ（ｊ）Ｗｊｋ ．・・・…・糊Ｋ＝０、１、２………
ｎ−１と表現できる。 こ）で・ １＝１ｍ−．・２ｍ−１十ｊｍ‐２・２ｍ−２十………
十ｊｍ‐．・ぞ十ｊ。 ｋ＝ｋｍ‐．・２ｍ‐１十ｋｍ−２・２ｍ‐２十………
十ｋ．・ぞ十ｋ。とおき、Ｗｎ＝１であることを考慮し
変換の各ステージをＸ，、Ｘ２、……・・・、Ｘｍで表
すと‘３｝式は次式となる。Ｘ，（ｊｍ−２、】ｍ−３
、．．…．、ｊ２、Ｌ、ｊ。 、ｋ。）となる。従って、入力データを８個とし、各デ
ータを〜（０）、ふ【１１、………Ｘｏ｛７１とすれば
、Ｘ，（ｉ）、Ｘ２（ｉ）、Ｘ３（ｉ）＝Ｘｍ（ｉ）は
第１表〜第３表の第１〜第３表に示す変換処理を実行す
ることにより得られる。 第１表（第１変換処理） 第２表（第２変換処理） 第３表（第３変換処理） こ）で注意することは‘ィ｝Ｘ．、Ｘ２、Ｘ３はＷの中
を考慮しなければ、それぞれべ、Ｘ，、Ｘ２から全く同
一の演算形式により求めることができるという点と‘ｏ
｝Ｘｉ（０）、Ｘｉ■、Ｘｉ【４｝、Ｘｉ【８｝を全く
同一の演算形式により求めることができ、又Ｘｉｍ、Ｘ
ｉ【３｝、Ｘｉ‘５’、Ｘｉ〔７１を同一の演算形式に
より求めることができるという点である。 従って、各Ｘｉの演算時、所定のＷ〇、Ｗ１、・・・・
・・・・・を用意しておけば、同一の処理を繰返えすだ
けでＸｍ（ｊ）（＝Ｘ３（ｉ））、即ちフーリエ係数が
求まる。 この同一処理の操返えしという特徴によりＦＦＴではパ
イプライン処理により高速にフーリエ係数を求めること
ができるのである。 ただ、このＦＦＴの手法により求められるフーリエ係数
は‘６｝式に示す順序で得られ、正規な順序と異なる。 データ列Ａ：｛Ｘ３（０）、Ｘ３０’、Ｘ３‘２１、Ｘ
３｛３１、Ｘ３（４｝、Ｘ３【５１、Ｘ３｛６｝、Ｘ３
‘７１｝ ・・…・・ところで、フーリエ
係数の順序は‘７｝式に示す順序になっていなければな
らない。データ列Ｂ；｛Ｘ３（０）、Ｘ３｛４１、Ｘ３
【２｝、Ｘ３‘臥Ｘ３【１ー、Ｘ３脚、Ｘ３‘３｝、Ｘ
３【７’｝ ・・・・・・・それ故、本発
明はたとえば｛６｝式のフーリエ係数１を（７｝式のフ
ーリエ係数列に高速に並び換えることのできる変換方式
を提供する。 尚、本発明は前述の如きデータ数が８個の場合に限らず
データ数がいくつでも有効である。 第１図はＦＦＴアルゴリズムにより得たフーリエ係数（
以後データという）列を正規のデータ列に変換する本発
明のブロック図であり、第２図は本発明によるデータ列
の並び換えを説明する説明図である。図中、１は前述の
ＦＦＴフーリエ変換を実行するフーリエ変換部、２はフ
ーリエ変換部の出力データ（フーリエ係数）を記憶し、
該データを後述の並び換え処理装置に入力する入力メモ
リ、３は後述のアドレス発出装置から発生されたアドレ
スに基いてデータを並び換える並び換え処理装置、４は
並び換え処理装置からのデータを記憶する出力メモリ、
５はデータ数Ｎ（＝２ｍ）と、データ列Ａの最初のデー
タを記憶すべき出力メモリのアドレスＡＤＸ（０）とを
入力させ、これらＮ及びＡＤＸ（０）とから後述のアド
レスＡＤＸ′（０）、ＡＤＸ′‘１’・・・・…・・Ａ
ＤＸ′のを発生するアドレス発生装置、６はアドレス発
生装置の出力を記憶するアドレスメモリである。 今、ＦＦＴ変換部１より出力されるデータ数が８（＝夕
）個で、各データが■式の順序で入力メモリ２の０番地
から７番地に記憶され、しかも、並び換え処理により得
られたデータを出力メモリ４の０番地に記憶するものと
すれば、即ちＡＤＸ′（０）＝０とすればこれらＮ＝８
、ＡＤＸ（０）＝０は後述する如くアドレス発生装置５
に入力され所定のアドレス発生処理を施されアドレス‘
‘０００、１００、０１０、１１０、００１、１０１、
０１１、１１１”をこの順序で発生し、アドレスメモリ
６の（Ｋ＋１）番地〜（Ｋ＋８）番地にそれぞれ記憶さ
れる。 上記アドレス発生が終了すれば、入力メモリ２の０番地
に記憶されたデータ“Ｘ３（０）”と出力アドレスメモ
リ６の（Ｋ＋１）番地に記憶された内容“００びが並び
換え処理装置３に読出される。 これらのデータが入力され）ば並び換え処理装置３はア
ドレスメモリ６から読み出した内容が指示する出力メモ
リ４のアドレスにデータＸ３（０）を格納する。尚、こ
の場合、出力アドレスメモリ６の（Ｋ十１）番地の内容
は“００びであるから、データＸ３（０）は出力メモリ
４の０番地に記憶される。 以後同様に入力メモリの１番地とアドレスメモＩＪの（
Ｋ十２）番地；入力メモリの２番地とアドレスメモリの
（Ｋ＋３）番地；・・・・・・・・・；入力メモリの７
番地とアドレスメモリの（Ｋ＋８）番地の内容が順次並
び換え処理装置３に入力され、入力メモリ２から謙出さ
れたデータはアドレスメモリから議出した内容が指示す
る出力メモリ４のアドレスに記憶され、データの並び換
え処理が終了する。即ち、データ列は■式からの式に示
す正規のデータ列に変換されることになる。次に本発明
の特徴部であるアドレス発生処理について説明する。 さて、第１図においてはデータ列Ａを第１表の如く入れ
換えている。 第１表 ところで、第１図においては■入力メモリ２とアドレス
メモリ６の内容が順次謙出され、アドレスメモリ６の内
容が指示する出力メモリ４のアドレスにデータが記憶さ
れると、■データはＸ３（０）、Ｘ３ｍ・・・・・・・
・・Ｘ３‘７｝の順序で入力メモリ２から謙出されるこ
との２点を考慮するとアドレスメモリ６には０００（０
）、１００４｝、０１０２、１１０６｝、００１｛１ｌ
、１０１（５）、０１１‘３）、１１Ｍ｝の順序でアド
レスが記憶され、その順序でデータＸ３（０）・・・・
・・・・・Ｘ３｛７｝と同期して読出されなくてはなら
ない。 尚、（ ）内はＩＧ隼数である。 即ち、アドレス発生装置５はＮ、ＡＤＸ（０）を与えら
れると上記の順にアドレスを発生して、これをアドレス
メモリ６の（Ｋ＋１）、（Ｋ＋２）・・・・・…・（Ｋ
＋８）番地に記憶させなくてはならない。 今、アドレスメモリ６の（Ｋ十１）、（Ｋ十２）・・・
・・・（Ｋ＋８）番地の内容ＡＤＸ′（０）、ＡＤＸ′
（１ー、ＡＤＸ′■・・・・・・・・・ＡＤＸ′【７１
とすれば、これらＡＤＸ′は次式によって演算される。 ＡＤＸ′（０）＝ＡＤＸ（０）＝０ ・・・・・・
・・・（８１ＡＤ×′‘１ー＝２ｍ‐１一ＡＤＸ′（０
）＝２３‐１−０＝４
・・・・・・・・・■ＡＤ×′■＝２ｍ‐
１十２ｍ‐２−ＡＤＸ′‘１’＝２３‐１十２３‐２一
４＝２ ・・
・・・・・・・ＯＯＡＤＸ′‘３ー＝２ｍ‐１十２ｍ‐
２−ＡＤＸ′（０）＝２３‐１十２３‐２−０＝６
・・・・・・・・・（１１）ＡＤ
Ｘ′｛４｝ニ２ｍ−１十２ｍ−２十２ｍ−３−ＡＤＸ′
｛３｝ニ２３‐１十２３‐２十２３‐３−６ニー
，．，（１２）ＡＤＸ′‘５１＝２ｍ‐１
十２ｍ‐２十２ｍ‐３−ＡＤＸ′■＝２３‐１十２３‐
２十２３‐３−２＝５ ・・・（１
３）ＡＤＸ′■＝２ｍ‐１十２ｍ−２十２ｍ‐３−ＡＤ
Ｘ′｛１１＝２３‐１十２３‐２十２３‐３−４＝３
・・・（１４）ＡＤＸ′‘７ー＝２
ｍ‐１十２ｍ−２十２ｍ‐３−ＡＤＸ′（０）＝２３‐
１十２３‐２十２３‐３−０＝７ ・・・
（１５）ここで、■〜（１５）式を考察すると次のよう
な規則性が存在することが理解される。川 ■式は■式
の演算結果ＡＤＸ（０）を；００、（１１）式は■、‘
９ー式の演算結果ＡＤＸｍ、ＡＤＸ′（０）を；（１２
）〜（１５）式は‘８）〜（１１）式の演算結果ＡＤＸ
′‘３’、ＡＤＸ■ＡＤＸ′‘１｝、ＡＤＸ′（０）を
使用している。 従ってアドレス発生装置５はアドレスを発生するに際し
、【８ー式艮０ちＡＤＸ′（０）を演算する第０ステッ
プ、‘９１式則ちＡＤＸ′‘１’を演算する第１ステッ
プ、ＯＱ、（１１）式則ちＡＤＸ■、ＡＤＸ′‘３’を
演算する第２ステップ、（１２）〜（１５）式即ちＡＤ
Ｘ′■、ＡＤＸ′‘５）、ＡＤＸ′‘６１、ＡＤＸ′【
７ーを演算する第３ステップの処理に分け、逐次第０ス
テップから第３ステップに処理を進める必要がある。そ
して、第１ステップにおいては〆個の ＡＤＸ′が第２ステップにおいては〆個のＡＤＸ′が、
第３ステップではＺ個のＡＤＸ′が、一般に第ｉステッ
プでは２；‐１個のＡＤＸ′が演算される。 ‘ｏ） 第ｉステップにより求まるＡＤＸ′をＡＤＸ′
（Ｍ）該ＡＤＸ′（Ｍ）を求めるに際して使用するＡＤ
Ｘ′をＡＤＸ′（Ｌ）とすればＭ十Ｌ＝２」１
………（１６）なる関係がある。 従って、ＡＤＸ′（Ｍ）は一般に次式によって求まる。 ＡＤＸ′（０）＝ＡＤＸ′（０） 但しｉ＝０１
‐‐‐‐‐‐‐‐‐（１７）皿Ｘ′（Ｍ）＝ｎ≧
，２ｍ−ｎ−ＡＤＸ′（２ｉ−１−Ｍ） 但しｉ半０故
に、アドレス発生装置５はデータ数（Ｎ＝２ｍ）及びＡ
ＤＸ（０）が与えられ）ば、（１７）式の演算を各ステ
ップ毎に逐次実行し、これにより所望のアドレス配列を
得ることができる。 第２図は、データ数が８個で、ＡＤＸ（０）＝０の場合
、ＡＤＸ′が求められてゆく過程を第０〜第３ステップ
に応じて示す説明図である。尚、図中の付号は第１図と
同一部分を示しており、又、斜線部はアドレス発生に際
して使用され、又は得られた内容を意味する。第２図ａ
は第０ステップ、第２図ｂは第１ステップ、第２図ｃは
第２ステップ、第２図ｄは第３ステップのアドレス変換
結果を示している。 従って、データ数をＮとし、該データ数がＮ＝２ｍで表
わせ、しかもＦＦＴ変換部の出力データが第１図の入力
メモリ２の０番地から（Ｎ−１）番地に順次入力される
ものとすれば、アドレス発生装置５に予めＮ：２ｍ、及
びＡＤＸ（０）を入力しておくことにより、ＦＦＴ変換
終了前にアドレス発生を実行し、その結果をアドレスメ
モリ６に格納しておくことができる。そして、ＦＦＴ変
換部１からデータ（フーリエ係数）が入力メモリ２に出
力され、且つ記憶され）ば、直ちに入力メモリ２に記憶
されたデータとアドレスメモリ６の内容を、前述の如く
順次並び換え処理装置３に入力することによりアドレス
メモリ６の内容が指示する出力メモリ４のアドレスにデ
ータを次々と格納し、データ列を正規なデータ列に変換
することができる。以上、本発明によれば、アドレスメ
モリ６の指示に従って、出力メモリ４の所定のアドレス
にデータを入力するだけでよく、簡単な及び極めて高速
な並び換え処理が可能である。 尚、以上の説明ではアドレス発生装置５が出力メモリ４
のアドレスを発生するものとし、そのアドレスに基いて
データ列風を構成する各データを出力メモリに記憶させ
、該出力メモリに正規なデータ列曲を得る場合について
説明したが本発明はか）る実施例にのみ限定されるもの
ではない。 というのはアドレス発生装置からの出力を正規のデータ
列｛即こおける、データ列凶を構成する各データの順番
とみなせることができるからである。従って、第１図中
、符号５を順番発生装置とし、前記と同様に（但し、Ａ
ＤＸ（０）＝０）、順番情報を発生し、この順番に応じ
てデータ列■を並び換えることができる。又、アドレス
発生をデータ（フーリエ係数）が得られる前に実行する
場合についても説明したが、本発明はこれに限るもので
はなくデータが得られた後に又は、その途中において実
行しても構わない。 更に、実施例ではＡＤＸ（０）＝０の場合について説明
したがＡＤＸ（０）は任意の数で構わない。又、本発明
の適用例としてＦＦＴによるフーリエ変換の場合につい
て説明したが、本発明はこれに限るものではなくフーリ
エ逆変換の場合にも適用できる。 以上、本発明によれば極めて高速に、しかも簡単な処理
によりフーリエ係数等データの並び換えが可能となり実
用上の効果は大きい。
第１図は本発明の実施例を示すブロック図、第２図は本
発明におけるアドレス変換を説明する説明図である。 １・・・・・・ＦＦＴ変換部、２・・・・・・入力メモ
リ、３……並べ換え処理装置、４・・・・・・出力メモ
リ、５・・・・・・入力アドレスメモリ、６・・・・・
・アドレス変換装置、７……出力アドレスメモリ。 器′図 第２図
発明におけるアドレス変換を説明する説明図である。 １・・・・・・ＦＦＴ変換部、２・・・・・・入力メモ
リ、３……並べ換え処理装置、４・・・・・・出力メモ
リ、５・・・・・・入力アドレスメモリ、６・・・・・
・アドレス変換装置、７……出力アドレスメモリ。 器′図 第２図
Claims (1)
- 【特許請求の範囲】 １ 入力データを与えられ該データにフアース・トフー
リエ変換アルゴリズムに従つた所定ステツプの処理を施
してフーリエ変換するフーリエ変換部と、前記入力デー
タ列又はフーリエ変換処理の各ステツプにおいて得られ
る処理データ列又はフーリエ変換部の出力データ列のう
ちいずれかのデータ列（Ａ）をフーリエ変換出力が正規
なデータ列（Ｂ）になるように並び換える並び換え処理
手段と、前記データ列（Ａ）を並び換える順番情報を記
憶するメモリとを備えたフーリエ変換処理装置において
、前記データ列（Ａ）のデータ数Ｎと初期値ＡＤＸ（０
）とから所定の演算を実行することにより該データ列（
Ａ）の並び換えの順番を指定する順番情報を発生する順
番発生手段を設け、該順番情報に従つて前記並び換え処
理手段によりデータ列（Ａ）を並び換えることを特徴と
するフーリエ変換処理方式。 ２ 前記データ列（Ａ）が０番目、１番目、……、（Ｎ
−１）番目のＮ（＝２＾ｍ）個のデータで構成され且つ
その０番目のデータが正規のデータ列（Ｂ）の０番目に
配列されるものとしたとき、前記順番情報発生手段は、
順番情報発生処理をｍステツプに分けると共に第ｉステ
ツプ（ｉ＝１、２、……ｍ）にて（２＾ｊ−１）個の順
番情報を、▲数式、化学式、表等があります▼ （但し、ＡＤＸ′（Ｍ）はデータ列（Ａ）におけるＭ番
目のデータの、データ列（Ｂ）における配列順番情報で
あり、又ＡＤＸ′（Ｏ）＝０である）なる演算を実行す
ることにより発生することを特徴とする特許請求の範囲
第１項記載のフーリエ変換方式。 ３ 前記データ列（Ｂ）を記憶するデータメモリ手段を
設けると共にデータ列（Ａ）が０番目、１番目、………
（Ｎ−１）番目のＮ（＝２＾ｍ）個のデータで構成され
、その０番目のデータを記憶すべき前記データメモリ手
段のアドレスをＡＤＸ（Ｏ）、データ列ＡのＭ番目のデ
ータを記憶すべきデータメモリ手段のアドレスをＡＤＸ
′（Ｍ）とするとき、前記順番発生手段は該アドレスＡ
ＤＸ′（Ｍ）（Ｍ＝１、２、……Ｎ）を発生し、しかも
該アドレス発生処理をｍステツプに分け第ｉステツプ（
ｉ＝１、２、……ｍ）にて（２＾ｉ−１）個のアドレス
を▲数式、化学式、表等があります▼ なる演算を実行することにより発生し、該アドレスに基
いて前記並び換え処理手段はデータ列（Ａ）を構成する
各データを前記データメモリ手段に記憶することにより
正規なデータ列（Ｂ）を得ることを特徴とする特許請求
の範囲第１項記載のフーリエ変換処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53120243A JPS6035704B2 (ja) | 1978-09-29 | 1978-09-29 | フ−リエ変換処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53120243A JPS6035704B2 (ja) | 1978-09-29 | 1978-09-29 | フ−リエ変換処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5547565A JPS5547565A (en) | 1980-04-04 |
| JPS6035704B2 true JPS6035704B2 (ja) | 1985-08-16 |
Family
ID=14781370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53120243A Expired JPS6035704B2 (ja) | 1978-09-29 | 1978-09-29 | フ−リエ変換処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035704B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137702U (ja) * | 1988-03-09 | 1989-09-20 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2084362B (en) * | 1980-09-19 | 1984-07-11 | Solartron Electronic Group | Apparatus for performing the discrete fourier transform |
| JPS5916061A (ja) * | 1982-07-16 | 1984-01-27 | Toyo Commun Equip Co Ltd | アドレス・コ−ド発生方式 |
| JPS6027069A (ja) * | 1983-07-22 | 1985-02-12 | Matsushita Electric Ind Co Ltd | フ−リエ変換処理装置 |
| JPS63182106U (ja) * | 1987-05-15 | 1988-11-24 | ||
| JPH0748204B2 (ja) * | 1988-07-08 | 1995-05-24 | 三菱電機株式会社 | 行列演算処理方法 |
-
1978
- 1978-09-29 JP JP53120243A patent/JPS6035704B2/ja not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| THE FAST FOURIER TRANSFORM=1974 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137702U (ja) * | 1988-03-09 | 1989-09-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5547565A (en) | 1980-04-04 |
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