JP2001101160A - 高速フーリエ変換用データ記憶パターン - Google Patents

高速フーリエ変換用データ記憶パターン

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JP2001101160A
JP2001101160A JP2000245248A JP2000245248A JP2001101160A JP 2001101160 A JP2001101160 A JP 2001101160A JP 2000245248 A JP2000245248 A JP 2000245248A JP 2000245248 A JP2000245248 A JP 2000245248A JP 2001101160 A JP2001101160 A JP 2001101160A
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David Hertz
デヴィッド ハーツ
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State of Israel
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Rafael Advanced Defense Systems Ltd
State of Israel
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    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm

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Abstract

(57)【要約】 （修正有） 【課題】 高速フーリエ変換、より詳細には、特にイン
プレースＦＦＴアルゴリズムのＶＬＳＩ実装で役に立つ
データ記憶の方法を提供する。 【解決手段】 一連のＮ＝Ｂn個の数（ここで、Ｂは２
の累乗、ｎは正の整数である）のＦＦＴを実行する方
法。Ｍ（ここで、ＭはＢよりも小さい２の累乗である）
個のインプレースメモリのＢn個の数のための記憶位置
のパターンは反復して選択される。Ｂ／Ｍ個の連続する
セットの各々内のＢn- 1個の数を記憶するパターンは、
相互に同一であり、任意の他のセットのＢn-1個の数を
記憶するパターンとは異なる。この数は記憶位置に記憶
される。インプレース基数ＢのＤＦＴは、記憶位置に記
憶された値のＮ／Ｂ個のグループの各々で実行される。

Description

【発明の詳細な説明】
【０００１】（発明の分野および背景）本発明は、高速
フーリエ変換、より詳細には、特にインプレースＦＦＴ
アルゴリズムのＶＬＳＩ実装で役に立つデータ記憶の方
法に関するものである。１９６５年にＣｏｏｌｅｙおよ
びＴｕｋｅｙによりその再発見以来、高速フーリエ変換
（ＦＦＴ）は、ディジタル信号処理のような分野で幅広
い用途があった。ＦＦＴの最新技術の一般的な概説が、
あたかもここで完全に詳述されるように全ての目的に対
して参照して組み込まれるＰ．Ｄｕｈａｍｅｌおよび
Ｍ．Ｖｅｔｔｅｒｌｉ著の「高速フーリエ変換：チュー
トリアル概説および最新技術」（“Ｆａｓｔ Ｆｏｕｒ
ｉｅｒ Ｔｒａｎｓｆｏｒｍｓ：ａ ｔｕｔｏｒｉａｌ
ｒｅｖｉｅｗ ａｎｄ ａ ｓｔａｔｅ ｏｆ ｔｈ
ｅ ａｒｔ”，ＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ ｖ
ｏｌ．１９，ｐｐ．２５９−２９９（１９９０））にあ
った。１つの特定の種類のＦＦＴはインプレースＣｏｏ
ｌｅｙ‐Ｔｕｋｅｙ ＦＦＴである。Ｄｕｈａｍｅｌお
よびＶｅｔｔｅｒｌｉの図１から改造された図１は、こ
の種のＦＦＴを示している。この特定の例は、１５点の
ＦＦＴの実装を一連の基数５および基数３の離散的フー
リエ変換（ＤＦＴ）として示している。１５の複素数ｘ
0〜ｘ14の入力シーケンスは、図示されるような３行お
よび５列のアレイ１０の列順に記憶されている。このＦ
ＦＴの第１のステップは、アレイ１０の３行の３つの基
数５のＤＦＴ１２である。ＤＦＴ１２はその場で実行さ
れる。すなわち、アレイ１０の各行に記憶された数は読
み出され、変換され、変換された数はアレイ１０の元の
数と置換する。このＦＦＴの第２のステップは、いまア
レイ１０に記憶されている各数とｅｘｐ（−２πｊ／１
５）（ここで、ｊは−１の平方根である）の整数累乗で
あるツウイドル係数ｗの３行、５列のアレイ１４からの
対応する「ツウイドル係数」とのインプレースでの乗算
でもある。（一般に、ツウイドル係数はｅｘｐ（−２π
ｊ／Ｎ）（ここで、ＮはＦＦＴの長さである）の整数累
乗である。）このＦＦＴの第３のステップは、いまアレ
イ１０に記憶されている５列の５つの基数３のＤＦＴ１
６である。この第３のステップもその場で実行される。
すなわち、アレイ１０の各列に記憶されている数が読み
出され、変換され、変換された数は基数３のＤＦＴより
前にアレイ１０に記憶されている数と置換する。１５の
複素数Ｘ0〜Ｘ14の変換の最終出力シーケンスは、図示
されるような行順でアレイ１０から読み出される。Ｄｕ
ｈａｍｅｌおよびＶｅｔｔｅｒｌｉによって示されるよ
うに、ＦＦＴの実行の最適化に注がれる努力の大部分
は、実行される算術演算の数を減らす方に向けられた。
ＦＦＴ実行の正味の速度は、数がメモリから引き出さ
れ、メモリに記憶される速度によっても決まる。これ
は、ＤＦＴが専用ハードウェアによって実行される超大
規模集積化（ＶＬＳＩ）実装の場合に特に当てはまる。
したがって、インプレースＦＦＴに使用された数を記憶
し、引き出す有効な方法に対して幅広く認識された要求
があり、この方法を有することは非常に有利である。
【０００２】（発明の概要）本発明によれば、（ａ）Ｍ
（ここで、ＭはＢよりも小さい２の累乗である）個のイ
ンプレースメモリのＢn個の数のための記憶位置のパタ
ーンを反復して選択するステップであって、ｎ＝１なら
ば、各インプレースメモリが、Ｂ個の数の異なるＢ／Ｍ
個のための記憶位置を有し、かつｎが１より大きいなら
ば、Ｂn個の数を記憶するパターンがＢn-1個の数を記憶
するＢ個のパターンの連結であり、ｎが１よりも大きい
場合、Ｂn個の数を記憶するパターンにはＢn-1個の数を
記憶するＢ／Ｍ個の連続するセットのパターンがあり、
Ｂ／Ｍ個の連続するセットの各々内のＢn-1個の数を記
憶するパターンが、相互に同一であり、かつ任意の他の
セットのＢn-1個の数を記憶するパターンとは異なるこ
とと、（ｂ）この数を記憶位置に記憶するステップと、
（ｃ）記憶位置に記憶された値のＮ／Ｂ個のグループの
各々のインプレース基数ＢのＤＦＴを実行するステップ
と、（ｄ）ｎが１よりも大きいならば、記憶位置に記憶
されたＮ／Ｂ個の値のＢ個のグループの各々の長さＮ／
ＢのＤＦＴを実行するステップとを含み、各グループが
インプレースメモリの各々に記憶されたＮ／（ＭＢ）個
の値を含む一連のＮ＝Ｂn個の数（ここで、Ｂは２の累
乗であり、かつｎは正の整数である）のＦＦＴを実行す
る方法が提供される。
【０００３】本発明によれば、（ａ）Ｍ（ここで、Ｍは
Ｂよりも小さい２の累乗である）個のインプレースメモ
リと、（ｂ）前記記憶位置の反復して得られる複数のパ
ターンの中の１つによる前記インプレースメモリの対応
する記憶位置にＮ個の数を記憶する複数の命令を含むソ
フトウェアモジュールであって、ｎ＝１に対する前記パ
ターンが、Ｎ個の数の異なるＢ／Ｍ個が各前記インプレ
ースメモリに記憶されるようなものであり、かつ１より
も大きいｎに対する前記パターンがｎ−１に対する前記
パターンのＢ個の連結であり、１よりも大きいｎの場
合、前記パターンにはＢ／Ｍ個の連続するセットの前記
パターンがあり、前記Ｂ／Ｍ個の連続するセットの各々
内のｎ−１に対する前記パターンが、相互に同一であ
り、かつ任意の他の前記セットのｎ−１に対する前記パ
ターンと異なることと、（ｃ）命令を実行し、それによ
ってＮ個の値をＮ個の記憶位置に記憶する主プロセッサ
と、（ｄ）ある時点でＢ個をとられたＮ個の値の基数Ｂ
のＦＦＴを実行する少なくとも１つのＦＦＴプロセッサ
とを含む一連のＮ＝Ｂn個の数（ここで、Ｂは２の累乗
であり、かつｎは正の整数である）のＦＦＴを実行する
装置が提供される。本発明によれば、（ａ）各複素数を
最上位係数および最下位係数に分解するステップと、
（ｂ）最上位係数を最上位係数メモリに記憶するステッ
プと、（ｃ）各最下位係数の少なくとも一部を最下位係
数メモリに記憶するステップとを含む複数の複素数のユ
ニット絶対値を計算処理に供給する方法が提供される。
【０００４】本発明によれば、（ａ）Ｂ個の数に対する
ベース記憶パターンから始まるＭ（ここで、ＭはＢより
も小さい２の累乗である）個のインプレースメモリのＢ
n+1個の数に対する記憶位置のパターンを反復して選択
するステップであって、各インプレースメモリがＢ個の
数の異なるＢ／Ｍ個のための記憶位置を有し、Ｂm（こ
こで、ｍは１よりも大きい整数である）個の数を記憶す
る各々の次に選択されるパターンがＢm-1個の数を記憶
するＢ個のパターンの連結であり、Ｂm個の数を記憶す
るパターンにはＢm-1個の数を記憶するＢ／Ｍ個の連続
するセットのパターンがあり、Ｂ／Ｍ個の連続するセッ
トの各々内のＢm-1個の数を記憶するパターンが、相互
に同一であり、かつ任意の他のセットのＢm-1個の数を
記憶するパターンとは異なることと、（ｂ）Ｎ個の数を
Ｂn+1個の数のためのＮ個の記憶位置に記憶するステッ
プと、（ｃ）Ｎ個の記憶位置に記憶された値のＮ／Ｃ個
のグループの各々のインプレース基数ＣのＤＦＴを実行
するステップと、（ｄ）Ｎ個の記憶位置に記憶されたＢ
n個の値のＣ個のグループの各々の長さＢnのＤＦＴを実
行するステップとを含み、各グループが、インプレース
メモリの各々に記憶されたＢn／Ｍ個の値を含む一連の
Ｎ＝ＣＢn（ここで、Ｂは２の累乗、ＣはＢよりも小さ
い２の累乗、かつｎは正の整数である）個の数のＦＦＴ
を実行する方法が提供される。
【０００５】本発明によれば、（ａ）Ｍ（ここで、Ｍは
Ｂよりも小さい２の累乗である）個のインプレースメモ
リと、（ｂ）Ｂn+1個の数を記憶する記憶位置の反復し
て得られたパターンに従ってインプレースメモリの対応
する記憶位置にＮ個の数を記憶する複数の命令を含むソ
フトウェアモジュールであって、反復誘導のベースパタ
ーンが、Ｂ個の数の異なるＢ／Ｍ個がインプレースメモ
リの各々に記憶されるようなＢ個の数を記憶するパター
ンであり、かつＢm（ここで、ｍは１よりも大きい整数
である）個の数を記憶する各々の次に得られたパターン
がＢm-1個の数を記憶するパターンのＢ個の連結であ
り、Ｂm個の数を記憶するパターンにはＢm -1個の数を記
憶するＢ／Ｍ個の連続するセットのパターンがあり、Ｂ
／Ｍ個の連続するセットの各々内のＢm-1個の数を記憶
するパターンが、相互に同一であり、かつ任意の他のセ
ットのＢm-1個の数を記憶する前記パターンとは異なる
ことと、（ｃ）命令を実行し、それによってＮ個の値を
記憶位置のＮ個に記憶する主プロセッサと、（ｄ）
（ｉ）ある時点でＢ個をとられたＮ個の値の基数ＢのＦ
ＦＴ、および（ｉｉ）ある時点でＣ個をとられたＮ個の
値の基数ＣのＦＦＴを実行する少なくとも１つのＦＦＴ
プロセッサとを含む一連のＮ＝ＣＢn（ここで、Ｂは２
の累乗、ＣはＢよりも小さい２の累乗、かつｎは正の整
数である）個の数のＦＦＴを実行する装置が提供され
る。
【０００６】本発明の主要な実施形態は、Ｎ＝Ｂn（こ
こで、Ｂは２の累乗である）個の数の入力シーケンスの
ＦＦＴに向けられる。これらの数は、好ましくはデュア
ルポートメモリであるが、任意には単一ポートメモリで
あるＭ個のランダムアクセスメモリを使用する効率的な
記憶および引き出しができるようにアレイ１０に記憶さ
れている。デュアルポートメモリは、２つの値が２つの
異なる記憶位置に同時に書き込みができるかあるいは２
つの値が２つの異なる記憶位置で同時に読みだしができ
るランダムアクセス装置である。入出力数および中間値
が複素数であるために、各記憶位置は、２つの実値、す
なわちそれに記憶された複素数値の実数部および虚数部
に十分な空間を含んでいる。記憶位置のアドレスは２つ
のデータバス上に備えられている。入力数、出力数およ
び中間値を記憶するために使用されるこれらのランダム
アクセスメモリは、ここでは「インプレースメモリ」と
呼ばれる。
【０００７】ＦＦＴのあらゆる工程で、複素数値の等し
い数は、Ｍ個のインプレースメモリの各々に記憶され、
個別の複素数値（単一ポートの場合）あるいは複素数値
対（デュアルポートの場合）は、常に全てのＭ個のイン
プレースメモリから同時に引き出され、常に全てのＭ個
のインプレースメモリに同時に記憶されている。場合ｎ
＝１（Ｎ＝Ｂ1＝Ｂ）に対する基本記憶パターンは、Ｍ
個のインプレースメモリの各々に記憶されたＮ／Ｍ＝Ｂ
／Ｍ個の複素数を有する。ｎ＞１に対する記憶パターン
は、ｎ＝１記憶パターンから反復して形成される。ｎ＝
１の基本的な場合、１つの基数ＢのＦＦＴ（あるいはＤ
ＦＴ）は、所望の変換を行うのに十分である。ｎが１よ
りも大きい場合、全ＦＦＴは、前述のように一連の基数
ＢのＤＦＴとして実行される。第１のステップの行の方
へのＤＦＴは基数ＢのＤＦＴである。第３のステップの
列の方へのＤＦＴは基数ＢのＤＦＴで構成される。ｎ＝
２の場合、列の方へのＤＦＴは基数ＢのＤＦＴである。
ｎが２よりも大きい場合、列の方へのＤＦＴは基数Ｂの
ＤＦＴから反復して形成される。基数ＢのＤＦＴは専用
プロセッサのようなハードウェアで実行されてもよいし
あるいは基数ＢのＦＦＴとしてソフトウェアで実行され
てもよい。
【０００８】より一般的には、本発明の範囲は、ＣＢn
（ここでは、Ｂは２の累乗であり、ＣはＢよりも小さい
２の累乗である）個の入力数のシーケンスのＦＦＴを含
む。Ｂn+1個の入力数のための記憶位置は、本発明の主
要実施形態におけるように反復して決定され、記憶位置
の中のＣＢn個だけが、好ましくはアレイ１０に数を記
憶するために使用されるメモリ上の負荷をバランスさせ
るように実際に使用される。例えば、本発明の１つの好
ましい実施形態によれば、入力数の第１の半分は、Ｂ
n+1個の記憶位置の第１の半分の最後のＣＢn／２個に記
憶され、入力数の第２の半分は、Ｂn+1個の記憶位置の
最後の半分の第１のＣＢn／２個に記憶されている。第
１のステップの行の方へのＤＦＴは基数ＣのＤＦＴであ
る。第３のステップの列の方へのＤＦＴは本発明の主要
実施形態におけるような基数ＢのＤＦＴで構成されてい
る。
【０００９】本発明はツウイドル係数を記憶する方法も
含んでいる。前述されるように、各ツウイドル係数はｅ
ｘｐ（−２πｊ／Ｎ）の整数累乗である。この整数は、
最下位部および最上位部に分割される。ツウイドル係数
は、整数累乗の指数の最上位部の累乗に累乗されるｅｘ
ｐ（−２πｊ／Ｎ）および整数累乗の指数の最下位部の
累乗に累乗されるｅｘｐ（−２πｊ／Ｎ）の積である。
整数累乗の指数の最上位部の累乗に累乗されるｅｘｐ
（−２πｊ／Ｎ）は、ここでは「最上位係数」と呼ばれ
る。整数累乗の指数の最下位部の累乗に累乗されるｅｘ
ｐ（−２πｊ／Ｎ）は、ここでは「最下位係数」と呼ば
れる。多数のツウイドル係数は、同じ最上位係数あるい
は同じ最下位係数を共有する。ツウイドル係数に専用さ
れる記憶装置を最少にするために、最上位係数および最
下位係数は、別々に記憶され、ツウイドル係数を復元す
るために乗算される。当業者は、ツウイドル係数を記憶
し、使用するこの方法がＦＦＴ以外の用途を有すると認
識している。この方法は、複数のユニット係数の複素数
ｚ、すなわち最下位部および最上位部に分割できること
が最適である｜ｚ｜＝１のような複素数ｚを含む任意の
計算処理に適用可能である。このような用途は、レー
ダ、通信および信号処理の分野で生じる。
【００１０】本発明の装置は、この装置の全制御のため
の主プロセッサと、２つあるいはそれ以上のインプレー
スメモリと、本発明の方法に従って入力数および中間値
を記憶する命令を含むソフトウェアモデルを含む読み出
し専用命令記憶装置と、第１および第３のステップの短
いＤＦＴを実行する１つあるいはそれ以上の専用ＦＦＴ
プロセッサとを含んでいる。好ましくは、この装置もツ
ウイドル係数の最上位係数および最下位係数のための２
つ以上の読み出し専用メモリと、最上位係数および最下
位係数を乗算し、ツウイドル係数を生成し、かつインプ
レースメモリに記憶された中間値と第２のステップのそ
のそれぞれのツウイドル係数とを乗算する複素乗算器と
を含んでいる。本発明が逆ＦＦＴならびに順ＦＦＴのた
めに使用されてもよいと当業者に理解される。
【００１１】（好ましい実施形態の説明）ここでは本発
明は添付図面を参照して例としてだけ説明される。本発
明は、インプレースＦＦＴで使用される数を記憶する方
法のものである。特に、本発明は、インプレースＦＦＴ
のＶＬＳＩ実装を最適化するために使用できる。本発明
によるＦＦＴ記憶および引き出しの原理および動作は、
図面および添付説明を参照してより理解できる。再度図
面を参照すると、図２は、Ｂ＝４および２つのデュアル
ポートインプレースメモリの場合に対する本発明の主要
な実施形態の基本記憶パターン（ｎ＝１）を示してい
る。入力シーケンス｛ｘ0．．．ｘ3｝の下つき数字だけ
が示されている。シーケンスの中の第１の２つの数ｘ0
およびｘ1は、第１のデュアルポートメモリに記憶され
る。シーケンスの第２の２つの数ｘ2およびｘ3は第２の
デュアルポートメモリに記憶される。したがって、図２
の「０」および「１」は、上つき文字「ｉ」を有し、図
２の「２」および「３」は上つき文字「ｉｉ」を有す
る。
【００１２】図３は、いかにｎ＝２（Ｎ＝１６）の場合
のアレイ１０の記憶パターンが図２のｎ＝１の記憶パタ
ーンから構成されるかを示している。図３の記憶パター
ンは、図２の記憶パターンの中の４つの連結である。下
つき文字が１６進表示で記述されることに注目された
い。図２におけるように、第１のデュアルポートメモリ
に記憶された数の下つき文字は上つき文字「ｉ」を有
し、第２のデュアルポートメモリに記憶された数の下つ
き文字は上つき文字「ｉｉ」を有する。最後の２つのｎ
＝１の記憶パターンは最初の２つのｎ＝１の記憶パター
ンに対して反転される。すなわち、最後の２つのｎ＝１
の記憶パターンにおいて、最初の２つの数は第２のデュ
アルポートメモリに記憶され、最後の２つの数は第１の
デュアルポートメモリに記憶されている。第１のステッ
プの４つの行の方への基数４のＤＦＴの各々において、
２つの入力数は第１のデュアルポートメモリから引き出
され、２つの入力数は、ＤＦＴの始めに第２のデュアル
ポートメモリから引き出され、２つの中間値は第１のデ
ュアルポートメモリに記憶され、２つの中間値はＤＦＴ
の終わりで第２のデュアルポートメモリに記憶される。
同様に、第３のステップの４つの列の方への基数４のＤ
ＦＴの各々において、２つの中間値は第１のデュアルポ
ートメモリから引き出され、２つの中間値はＤＦＴの始
めに第２のデュアルポートメモリから引き出され、２つ
の出力数は第１のデュアルポートメモリに記憶され、２
つの出力数はＤＦＴの終わりに第２のデュアルポートメ
モリに記憶される。
【００１３】図４は、いかにｎ＝３（Ｎ＝６４）の場合
のアレイ１０の記憶パターンが図３のｎ＝２の記憶パタ
ーンから構成されるかを示している。図４の記憶パター
ンは、図３の記憶パターンの中の４つの連結であり、最
後の２つのｎ＝２記憶パターンは最初の２つのｎ＝２の
記憶パターンに対して反転される。ｎ＝２の場合のよう
に、第１のステップの行の方への基数４のＤＦＴの各々
において、２つの入力数は第１のデュアルポートメモリ
から引き出され、２つの入力数はＤＦＴの始めに第２の
デュアルポートメモリから引き出され、２つの中間値は
第１のデュアルポートに記憶され、２つの中間値は、Ｄ
ＦＴの終わりに第２のデュアルポートメモリに記憶され
る。第３のステップの４つの列の方へのＤＦＴは１６点
のＤＦＴである。図４の各列の記憶パターンは、図３の
記憶パターンと同一であるかあるいは図３の記憶パター
ンの逆のいずれかであるために、これらの１６点のＤＦ
Ｔの各々は、図３を参照して前述されるように、基数４
のＦＦＴで構成されるｎ＝２のＦＦＴとして行われる。
【００１４】図５は、いかにｎ＝４（Ｎ＝２５６）の場
合のアレイ１０の記憶パターンが図４のｎ＝３の記憶パ
ターンから構成されるかを示している。図５の記憶パタ
ーンは図４の記憶パターンの中の４つの連結であり、最
後の２つのｎ＝３の記憶パターンは、第１の２つのｎ＝
３の記憶パターンに対して反転される。ｎ＝２およびｎ
＝３の場合におけるように、第１のステップの行の方へ
の基数４のＤＦＴの各々において、２つの入力数は第１
のデュアルポートメモリから引き出され、２つの入力数
はＤＦＴの始めに第２のデュアルポートメモリから引き
出され、２つの中間値は第１のデュアルポートメモリに
記憶され、２つの中間値はＤＦＴの終わりに第２のデュ
アルポートメモリに記憶される。第３のステップの４つ
の列の方へのＤＦＴは６４点のＤＦＴである。図５の各
列の記憶パターンは、図４の記憶パターンと同一である
かあるいは図４の記憶パターンの逆のいずれかであるた
めに、これらの６４点のＤＦＴの各々は、図４を参照し
て前述されるように、基数４のＦＦＴで構成されるｎ＝
３のＦＦＴとして行われる。この手順を反復してｎのよ
り高い値にいかに一般化するかは当業者に明らかであ
る。
【００１５】図６は、Ｂ＝８および２つのデュアルポー
トインプレースメモリの場合に対して、本発明の主要な
実施形態の基本記憶パターン（ｎ＝１）を示している。
シーケンスｘ0〜ｘ3の最初の４つの数は第１のデュアル
ポートメモリに記憶される。シーケンスｘ4〜ｘ7の最後
の４つの数は第２のデュアルポートメモリに記憶され
る。図７は、いかにｎ＝２（Ｎ＝６４）の場合のアレイ
１０の記憶パターンが図６のｎ＝１の記憶パターンから
構成されるかを示している。図７の記憶パターンは、図
６のｎ＝１の記憶パターンの中の８つの連結であり、最
後の４つのｎ＝１の記憶パターンは、最初の４つのｎ＝
１の記憶パターンに対して反転される。図６におけるよ
うに、第１のデュアルポートメモリに記憶された数の下
つき文字は上つき文字「ｉ」を有し、第２のデュアルポ
ートメモリに記憶された数の下つき文字は上つき文字
「ｉｉ」を有する。第１のステップの８つの行の方への
基数８のＤＦＴの各々は、２つの引き出しサイクルおよ
び２つの記憶サイクルを必要とする。第１の引き出しサ
イクルでは、２つの入力数は、第１のデュアルポートメ
モリから引き出され、２つの入力数は第２のデュアルポ
ートメモリから引き出される。第２の引き出しサイクル
では、他の２つの入力数は、第１のデュアルポートメモ
リから引き出され、他の２つの入力数は第２のデュアル
ポートメモリから引き出される。例えば、第１の行の方
への第１の引き出しサイクルでは、ｘ0およびｘ8は、第
１のデュアルポートメモリから引き出され、ｘ20および
ｘ28は、第２のデュアルポートメモリから引き出され
る。それから、第１の行の方へのＤＦＴの第２の引き出
しサイクルでは、ｘ10およびｘ18は、第１のデュアルポ
ートメモリから引き出され、ｘ30およびｘ 38は第２のデ
ュアルポートメモリから引き出される。同様に、第１の
記憶サイクルでは、２つの中間値は第１のデュアルポー
トメモリに記憶され、２つの中間値は第２のデュアルポ
ートメモリに記憶され、そして第２の記憶サイクルで
は、２つの他の中間値は第１のデュアルポートメモリに
記憶され、２つの他の中間値は第２のデュアルポートメ
モリに記憶される。例えば、第８の行の方へのＤＦＴの
第１の記憶サイクルでは、ｘ7およびｘFは、ＤＦＴの第
１および第２の出力値によって第２のデュアルポートメ
モリに上書きされ、ｘ27およびｘ2Fは、ＤＦＴの第５お
よび第６の出力値によって第１のデュアルポートメモリ
に上書きされる。それから、第８の行の方へのＤＦＴの
第２の引き出しサイクルでは、ｘ17およびｘ1Fは、ＤＦ
Ｔの第３および第４の出力値によって第２のデュアルポ
ートメモリに上書きされ、ｘ37およびｘ3Fは、ＤＦＴの
第７および第８の出力値によって第１のデュアルポート
メモリに上書きされる。同様に、第３のステップの８つ
の列の方への基数８のＤＦＴの各々は、２つの引き出し
サイクルおよび２つの記憶サイクルを必要とする。第１
の引き出しサイクルでは、２つの中間値は第１のデュア
ルポートメモリから引き出され、２つの中間値は第２の
デュアルポートメモリから引き出される。第２の引き出
しサイクルでは、他の２つの中間値は第１のデュアルポ
ートメモリから引き出され、他の２つの中間値は第２の
デュアルポートメモリから引き出される。第１の記憶サ
イクルでは、２つの出力数は第１のデュアルポートメモ
リに記憶され、２つの出力数は第２のデュアルポートメ
モリに記憶され、第２の記憶サイクルでは、２つの他の
出力数は第１のデュアルポートメモリに記憶され、２つ
の他の出力数は第２のデュアルポートメモリに記憶され
る。
【００１６】図８は、いかにｎ＝３（Ｎ＝５１２）の場
合のアレイ１０の記憶パターンが図７のｎ＝２の記憶パ
ターンから構成されるかを示している。図８の記憶パタ
ーンは図７の記憶パターンの中の８つの連結である。最
後の４つのｎ＝２の記憶パターンは、最初の４つのｎ＝
２の記憶パターンに対して反転される。
【００１７】ｎ＝２の場合におけるように、第１のステ
ップの６４の行の方への基数８のＤＦＴの各々は、２つ
の引き出しサイクルおよび２つの記憶サイクルを必要と
する。第１の引き出しサイクルでは、２つの入力数は第
１のデュアルポートメモリから引き出され、２つの入力
数は第２のデュアルポートメモリから引き出される。第
２の引き出しサイクルでは、他の２つの入力数は第１の
デュアルポートメモリから引き出され、他の２つの入力
数は第２のデュアルポートメモリから引き出される。第
１の記憶サイクルでは、２つの中間値は第１のデュアル
ポートメモリに記憶され、２つの中間値は第２のデュア
ルポートメモリに記憶され、第２の記憶サイクルでは、
２つの他の中間値は第１のデュアルポートメモリに記憶
され、２つの他の中間値は第２のデュアルポートメモリ
に記憶される。第３のステップの８つの列の方へのＤＦ
Ｔは６４点のＤＦＴである。図８の各列の記憶パターン
は、図７の記憶パターンと同一であるかあるいは図７の
記憶パターンの逆のいずれかであるために、これらの６
４点のＤＦＴの各々は、図７を参照して前述されるよう
に基数８のＦＦＴで構成されているｎ＝２のＦＦＴとし
て行われる。この手順を反復してｎのより高い値にいか
に一般化するかは当業者に明らかである。
【００１８】図９は、Ｂ＝８および４つのデュアルポー
トインプレースメモリの場合に対して、本発明の主要な
実施形態の基本記憶パターン（ｎ＝１）を示している。
入力シーケンスの第１および第２の数ｘ0およびｘ1は第
１のデュアルポートメモリに記憶される。このシーケン
スの第３および第４の数ｘ2およびｘ3は第２のデュアル
ポートメモリに記憶される。入力シーケンスの第５およ
び第６の数ｘ4およびｘ5は第３のデュアルポートメモリ
に記憶される。この入力シーケンスの第７および第８の
数ｘ6およびｘ7は第４のデュアルポートメモリに記憶さ
れている。したがって、図９の「０」および「１」は上
つき文字「ｉ」を有し、図９の「２」および「３」は上
つき文字「ｉｉ」を有し、図９の「４」および「５」は
上つき文字「ｉｉｉ」を有し、図９の「６」および
「７」は上つき文字「ｉｖ」を有する。
【００１９】図１０は、いかにｎ＝２（Ｎ＝６４）の場
合のアレイ１０の記憶パターンが図９のｎ＝１の記憶パ
ターンから構成されるかを示している。図１０の記憶パ
ターンは、対でとられた図９のｎ＝１の記憶パターンの
中の８つの連結である。第１の対のｎ＝１の記憶パター
ンの各々は図９の記憶パターンと同一である。第２の対
のｎ＝１の記憶パターンの各々は、図９の記憶パターン
に対して置換される。すなわち、第１および第２の入力
数は第２のデュアルポートメモリに記憶され、第３およ
び第４の入力数は第１のデュアルポートメモリに記憶さ
れ、第５および第６の入力数は第４のデュアルポートメ
モリに記憶され、第７および第８の入力数は第３のデュ
アルポートメモリに記憶される。第３の対のｎ＝１の記
憶パターンの各々は、第１の対および第２の対の両方に
対して置換される。すなわち、第１および第２の入力数
は第３のデュアルポートメモリに記憶され、第３および
第４の入力数は第４のデュアルポートメモリに記憶さ
れ、第５および第６の入力数は第１のデュアルポートメ
モリに記憶され、第７および第８の入力数は第２のデュ
アルポートメモリに記憶される。第４の対のｎ＝１の記
憶パターンの各々は、第１の３つの対に対して置換され
る。すなわち、第１および第２の入力数は第４のデュア
ルポートメモリに記憶され、第３および第４の入力数は
第３のデュアルポートメモリに記憶され、第５および第
６の入力数は第２のデュアルポートメモリに記憶され、
第７および第８の入力数は第１のデュアルポートメモリ
に記憶される。これらの置換は乱調であることに注意さ
れたい。（乱調は無固定点に対する置換である、すなわ
ち、要素がその元の位置に全然ないように順序付けられ
た要素セットの乱調である。） 第１のステップの８つの行の方への基数８のＤＦＴの各
々において、２つの入力数は、ＤＦＴの始めに４つのデ
ュアルポートメモリの各々から引き出され、２つの中間
値はＤＦＴの終わりに４つのデュアルポートメモリの各
々に記憶される。同様に、第３のステップの８つの列の
方への基数８のＤＦＴの各々において、２つの中間値
は、ＤＦＴの始めに４つのデュアルポートメモリの各々
から引き出され、２つの出力数は、ＤＦＴの終わりに８
つのデュアルポートメモリの各々に記憶される。
【００２０】図１１は、いかにｎ＝３（Ｎ＝５１２）の
場合のアレイ１０の記憶パターンが図１０のｎ＝２の記
憶パターンから構成されるかを示している。図１１の記
憶パターンは、対でとられた図１０の記憶パターンの中
の８つの連結である。第１の対のｎ＝２の記憶パターン
の各々は図１０の記憶パターンと同一である。第２の対
のｎ＝２の記憶パターンの各々は、図１０の第３列およ
び第４列の記憶パターンが図９の記憶パターンに対して
置換されるのと同様に図１０の記憶パターンに対して置
換される。第３の対のｎ＝２の記憶パターンの各々は、
図１０の第５列および第６列の記憶パターンが図９の記
憶パターンに対して置換されるのと同様に図１０の記憶
パターンに対して置換される。第４の対のｎ＝２の記憶
パターンの各々は、図１０の第７列および第８列の記憶
パターンが図９の記憶パターンに対して置換されるのと
同様に図１０の記憶パターンに対して置換される。第１
のステップの６４つの行の方への基数８のＤＦＴの各々
において、２つの入力数は、ＤＦＴの始めに４つのデュ
アルポートメモリの各々から引き出され、２つの中間値
はＤＦＴの終わりに４つのデュアルポートメモリに記憶
される。第３のステップの８つの列の方へのＤＦＴは６
４点のＤＦＴである。図１１の各列の記憶パターンは、
図１０の記憶パターンと同一であるかあるいは図１０の
記憶パターンの置換のいずれかであるために、これらの
６４点のＤＦＴの各々は、図１０を参照して前述された
ように基数８のＦＦＴで構成されたｎ＝２のＦＦＴとし
て行われる。この手順を反復してｎのより高い値にいか
に一般化するかは当業者に明らかである。
【００２１】前述のように、本発明の範囲は、ＣＢ
n（ここで、Ｂは２の累乗であり、ＣはＢよりも小さい
２の累乗である）個の数の入力シーケンスを記憶し、高
速フーリエ変換する方法を含んでいる。第１のステップ
の行の方へのＤＦＴは基数ＣのＤＦＴであり、第３のス
テップの列の方へのＤＦＴは基数ＢのＤＦＴで構成され
ている。例えば、一連の１２８の入力数のＦＦＴを実行
する１つの方法は、これらの数を図５の位置４０‐Ｂ
Ｆ、すなわち図５の第２列および第３列に記憶すること
である。図５の行で実行された第１のステップでは６４
の行の方への基数２のＤＦＴがある。図５の第２列およ
び第３列を選択することによりメモリへの負荷をバラン
スさせたままにしておくことに注目されたい。すなわ
ち、各基数２のＤＦＴは、一方のメモリから一方の入力
値および他方のメモリから他方の入力値を得る。第３の
ステップでは２つの列の方への６４点のＤＦＴがある。
各６４点のＤＦＴは、図４を参照して前述されたように
基数４のＦＦＴで構成されるｎ＝３のＦＦＴとして行わ
れる。一方、入力数は、図５の位置０‐３Ｆおよび８０
‐ＢＦ、すなわち、図５の第１列および第３列、さもな
いと図５の位置４０‐７ＦおよびＣ０‐ＦＦ、すなわち
図５の第２列および第４列に記憶される。
【００２２】他の例として、一連の２５６の入力数のＦ
ＦＴを実行する１つの方法は、これらの数を図８の位置
８０‐１７Ｆ、すなわち図８の第３列〜第６列に記憶す
ることである。図８の行で実行される第１のステップで
は６４の行の方への基数４のＤＦＴがある。図８の第３
列〜第６列を選択することによりメモリへの負荷をバラ
ンスさせたままにしておくことに注目されたい。すなわ
ち、各基数４のＤＦＴは、一方のメモリから２つの入力
値および他方のメモリから他の２つの入力値を得る。第
３のステップでは４つの列の方への６４点のＤＦＴがあ
る。各６４点のＤＦＴは、図７を参照して前述されたよ
うに基数８のＦＦＴで構成されるｎ＝２のＦＦＴとして
行われる。図８の列の他の組み合わせ、例えば列１、
２、７および８を使用することもまたメモリ負荷バラン
スを保持する。一連の２５６の入力数のＦＦＴを実行す
る他の方法は、これらの数を図１１の位置０‐３Ｆ、８
０‐ＢＦ、１００‐１３Ｆおよび１８０‐１ＢＦ、すな
わち図１１の奇数番号の列に記憶することである。図８
の行で実行される第１のステップでは、６４の行の方へ
の基数４のＤＦＴがある。図１１の奇数番号の列を選択
することによりメモリへの負荷をバランスさせたままに
しておくことに注目されたい。すなわち、各基数４のＤ
ＦＴは４つのメモリの各々とは異なる入力値を得る。第
３のステップでは４つの列の方への６４点のＤＦＴがあ
る。各６４点のＤＦＴは、図１０を参照して前述された
ように基数８のＦＦＴで構成されるｎ＝２のＦＦＴとし
て行われる。図１１の列の他の組み合わせ、例えば、偶
数番号の列を使用することもまたメモリ負荷バランスを
保持する。
【００２３】ツウイドル係数ｗは、形式ｗ＝ｅｘｐ（２
πｊｐ）の複素数である。ｐは形式λ／Ｎの有理数であ
り、ここでλは０とＮ−１との間の整数である。Ｎが２
の累乗、すなわちＮ＝２I（ここで、Ｉは正の整数であ
る）であるならば、λはＩビットの２進表示、すなわち
（ｐ(I-1)，ｐ(I-2)，．．．．，ｐ(0)）であり、ｐ(
I-1)はλの最上位ビットであり、ｐ(0)はλの最下位ビ
ットである。明確にするために、Ｉは偶数であると仮定
すると、当然の結果として、 となる。その累乗指数がλのＩ／２最下位ビットを含む
ｗ(L)は、ここではｗの最下位係数と呼ばれる。その累
乗指数がλのＩ／２最上位ビットを含むｗ(H)は、ここ
ではｗの最上位係数と呼ばれる。ｗ(L)およびｗ(H)の累
乗指数の中のλのビットの区分が５０：５０である必要
がないことは明らかである。すなわちｗ(L )の累乗指数
がｐ(0)から若干の中間ビットにわたるλの最下位ビッ
トを含み、ｗ (H)の累乗指数がλのビットの残りを含む
限りでは、ｗ(L)の累乗指数はλのビットの半分以上を
含んでもよいし、ｗ(H)の累乗指数はλのビットの半分
よりも少ないビットを含んでもよい。奇数であるＩの場
合をいかに処理するかは当業者にも明らかである。
【００２４】その基数Ｎが２の累乗であるＦＦＴでは、
多数のツウイドル係数ｗは同じ最上位係数ｗ(H)を共有
し、多数のツウイドル係数ｗは同じ最下位係数ｗ(L)を
共有し、最上位係数および最下位係数ｗ(H)およびｗ(L)
の数はＮよりも非常に少ない。したがって、本発明によ
れば、全てのＮ個のツウイドル係数ｗを記憶する代わり
に、最上位係数ｗ(H)だけおよび最下位係数ｗ(L)だけが
記憶され、ツウイドル係数ｗは、必要に応じてｗ(H)お
よびｗ(L)から再構成される。Ｉ＝ＩH＋ＩLであるなら
ば、ツウイドル係数のためのＮ＝２Iの複素記憶位置を
必要とする代わりに、２IH＋２ILの複素記憶位置だけが
必要とされる。ＩH＝ＩL＝Ｉ／２の場合、 の複素記憶位置だけが必要とされる。
【００２５】図１２は、図８のＮ＝５１２のＦＦＴのた
めにツウイドル係数ｗを再構成するための５ビットのｗ
(H)の（ＩH＝５）および４ビットのｗ(L)の（ＩL＝４）
を記憶するメモリの１６進表示のアドレスパターンを示
している。図１２の各エントリ（行、列）は一対のアド
レスである。第１のアドレス（２つの１６進数字）は、
図８の対応する位置（行列）に記憶されている中間値を
乗算するツウイドル係数ｗを再構成する必要があるｗ
(H)の値を記憶されるｗ(H)メモリのアドレス（００〜１
Ｆ）である。第２のアドレス（１つの１６進数字）は、
図８の対応する位置（行列）に記憶されている中間値を
乗算するツウイドル係数ｗを再構成する必要があるｗ
(L)の値を記憶されるｗ(L)メモリのアドレス（０〜Ｆ）
である。記憶装置の他の節約は、ｗ(L)の全てのビット
が記憶される必要がないという事実によって行われる。
ｗ(L)は、形式ｅｘｐ（ｊθ）＝ｃｏｓθ＋ｊｓｉｎθ
の複素数であり、θは非負で、ゼロに近似している。ｗ
(L)全ての虚数部の２進表示の先行ビットは０であり、
ｗ(L)全ての実数部の２進表示の先行ビットは１であ
る。これらの先行ビットは記憶される必要がない。
【００２６】図１３は、本発明の原理によるＮ個の入力
数のインプレースのＮ＝Ｂn個の点のＦＦＴを行う装置
２０の部分概略ブロック図である。装置２０は、主プロ
セッサ２２の全制御下で作動し、前述のような入力数お
よび中間値を記憶するＭ個のデュアルポートインプレー
スメモリ２４、第１および第３のステップの基数ＢのＦ
ＦＴを実行する少なくとも１つの専用ＦＦＴプロセッサ
２６、複素最下位係数ｗ(L)および複素最上位係数ｗ(H)
の値を記憶する最下位係数メモリ３０および最上位係数
メモリ３２、第２のステップでツウイドル係数を生成す
るようにｗ(L)およびｗ(H)の選択値を乗算する複素乗算
器２８、第２のステップでデュアルポートメモリ２４に
記憶された値とそれぞれのツウイドル係数ｗとを乗算す
る複素乗算器２９もまた含んでいる。ｗ(L)の先行ビッ
トは公知の先験的観念であるという事実によって、複素
乗算器２８が簡単にでき、すなわちｗ(L)の全２進表示
が記憶される場合に必要とされるよりも少ないゲートを
有することができることに注目されたい。図１３の矢印
はデータの流れの方向を示す。特定の用途に応じて、複
素乗算器２８および複素乗算器２９は、固定小数点装
置、浮動小数点装置、あるいはブロック浮動小数点装置
であってもよい。特別の注意を計算負荷バランスの問題
に払わなければならない。例えば、Ｂ＝８およびＭ＝２
の場合、図７あるいは図８の各行の第１および第２のス
テップの動作を実行するのに４クロックサイクルかか
る。最初の２クロックサイクルの各々において、２つの
複素数が各デュアルポートメモリ２４から読み出され、
ＦＦＴプロセッサ２６に転送される。最後の２クロック
サイクルの各々において、ＦＦＴプロセッサ２６によっ
て出力され、（装置２０の動作が広くパイプライン化さ
れるために）既にそのそれぞれのツウイドル係数と乗算
される４つの複素数はデュアルポートメモリ２４に書き
込まれる。これらの複素積の中の２つは各デュアルポー
トメモリ２４に書き込まれる。これらの４クロックサイ
クル中、１６の乗算が実行されねばならない。すなわ
ち、８つはツウイドル係数ｗを対応するｗ (H)およびｗ
(L)から再構成するためのもの、８つはＦＦＴプロセッ
サ２６の出力とツウイドル係数とを乗算するためのもの
である。これを行う１つの方法は、２つの複素乗算器２
８および２つの複素乗算器２９とともにメモリ３０およ
びメモリ３２としてデュアルポートＲＯＭを使用する
（あるいはその代わりに各メモリ３０およびメモリ３２
の２つの複製を使用する）ことである。一方、乗算のよ
うな演算のためのクロックサイクルを半分にするために
位相ロックループを使用することによって乗算速度を２
倍にすることは、唯一の複素乗算器２８および唯一の複
素乗算器２９の使用を可能にする。
【００２７】装置２０によって変換されるＮ個の入力数
ｘ0〜ｘN-1のソースは入力装置３８として図１３に象徴
的に表示されている。例えば、自然現象の周波数スペク
トルを決定する実時間システムにおいて、入力装置３８
は、自然現象に応じて電圧を発生するセンサと、等しい
間隔のサンプリング時間にこの電圧をサンプルするＡ／
Ｄ変換器とを含んでもよい。したがって、数ｘ0〜ｘN-1
は、サンプリング時間にＡ／Ｄ変換器によって発生され
るディジタルサンプルである。装置２０の出力は、更な
る処理のために出力装置４０に送られるＮ個の出力数Ｘ
0〜ＸN-1からなる。一般的には、装置２０の出力で実行
される最初の次の動作は、装置２０によって生じるディ
ジット反転を取り消すために用いる。好ましくは、入力
装置３８は２つのバッファで実現される。一方のバッフ
ァは変換する新しいデータを受信するのに対して、他方
のバッファはそれに予め記憶されたデータを装置２０に
送る。それからその２つのバッファは役割を交換する。
それとは別に、入力装置３８は、入力データの速度を装
置２０がＦＦＴを行う速度に調整するＦＩＦＯとして実
現される。
【００２８】プロセッサ２２は、命令メモリ３４に記憶
された命令を実行する。特に、命令メモリ３４は、前述
のようにＮ＝Ｂn個の入力数ｘ0〜ｘN-1をデュアルポー
トメモリ２４に記憶する命令を含むソフトウェアモジュ
ール３６を含んでいる。例えば、Ｎ＝２５６、Ｍ＝２お
よびＢ＝４ならば、入力数ｘ0〜ｘN-1は、図５に示され
るように２つのデュアルポートメモリ２４に記憶され
る。一般的には、命令メモリ３４は読み出し専用メモリ
であり、それに記憶された命令は機械言語で符号化され
る。メモリ２４はランダムアクセスメモリである。メモ
リ３０およびメモリ３２は読み出し専用メモリである。
装置２０のＶＬＳＩ実装において、主プロセッサ２２、
命令メモリ３４およびソフトウェアモジュール３６の全
ては状態機械の一部である。ＦＦＴプロセッサ２６は、
第３のステップの基数ＢのＦＦＴを実行するのに加え
て、第１のステップの基数Ｃ＜ＢのＦＦＴも実行するた
めに、装置２０も、本発明の原理によるＮ個の入力数の
インプレースＮ＝ＣＢn個の点のＦＦＴを行うのに適し
ている。ソフトウェアモジュール３６は、Ｎ＝ＣＢn個
の入力数ｘ0〜ｘ N-1を前述のようなデュアルポートメモ
リ２４に記憶する命令を含むものとして理解されるべき
である。例えば、Ｎ＝１２８、Ｍ＝２、Ｂ＝４およびＣ
＝２ならば、入力数ｘ0〜ｘN-1は、図５の第２列および
第３列に示されるように２つのデュアルポートメモリ２
４に記憶される。本発明は、デュアルポートインプレー
スメモリの入出力数および中間値の記憶および引き出し
に関して記載されているけれども、本発明の原理が記憶
／引き出しサイクルの２倍のサイクルを使用することに
よって単一ポートメモリに基づいてＦＦＴ装置に適用で
きることは明らかである。本発明は限られた数の実施形
態に関して記載されているが、本発明の多数の変更、修
正および他の応用を行ってもよいことが理解される。
【図面の簡単な説明】
【図１】従来のＦＦＴを示す図である。
【図２】Ｎ＝４、Ｂ＝４、ｎ＝１、Ｍ＝２の場合におけ
る本発明の記憶位置パターンを示す図である。
【図３】Ｎ＝１６、Ｂ＝４、ｎ＝２、Ｍ＝２の場合にお
ける本発明の記憶位置パターンを示す図である。
【図４】Ｎ＝６４、Ｂ＝４、ｎ＝３、Ｍ＝２の場合にお
ける本発明の記憶位置パターンを示す図である。
【図５】Ｎ＝２５６、Ｂ＝４、ｎ＝４、Ｍ＝２の場合に
おける本発明の記憶位置パターンを示す図である。
【図６】Ｎ＝８、Ｂ＝８、ｎ＝１、Ｍ＝２の場合におけ
る本発明の記憶位置パターンを示す図である。
【図７】Ｎ＝６４、Ｂ＝８、ｎ＝２、Ｍ＝２の場合にお
ける本発明の記憶位置パターンを示す図である。
【図８】Ｎ＝５１２、Ｂ＝８、ｎ＝３、Ｍ＝２の場合に
おける本発明の記憶位置パターンを示す図である。
【図９】Ｎ＝８、Ｂ＝８、ｎ＝１、Ｍ＝４の場合におけ
る本発明の記憶位置パターンを示す図である。
【図１０】Ｎ＝６４、Ｂ＝８、ｎ＝２、Ｍ＝４の場合に
おける本発明の記憶位置パターンを示す図である。
【図１１】Ｎ＝５１２、Ｂ＝８、ｎ＝３、Ｍ＝４の場合
における本発明の記憶位置パターンを示す図である。
【図１２】Ｎ＝５１２、Ｂ＝８、ｎ＝３、Ｍ＝２の場合
におけるツウイドル係数の最上位係数および最下位係数
を記憶するアドレスパターンを示す図である。
【図１３】本発明の装置の概略ブロック図である。
【符号の説明】
１０、１４ アレイ、１２、１６ ＤＦＴ、２０ 装
置、２２ プロセッサ、２４ デュアルポートメモリ
（デュアルポートインプレースメモリ）、２６ ＦＦＴ
プロセッサ、２８、２９ 複素乗算器、３０ 最下位係
数メモリ（メモリ）、３２ 最上位係数メモリ（メモ
リ）、３４ 命令メモリ、３６ ソフトウェアモジュー
ル、３８ 入力装置、４０ 出力装置。
【手続補正書】
【提出日】平成１２年９月１４日（２０００．９．１
４）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 一連のＮ＝Ｂn個の数（ここで、Ｂは２
    の累乗で、かつｎは正の整数である）のＦＦＴを実行す
    る方法であって、 （ａ）Ｍ（ここで、ＭはＢよりも小さい２の累乗であ
    る）個のインプレースメモリのＢn個の数のための記憶
    位置のパターンを反復して選択するステップであって、
    ｎ＝１ならば、各前記インプレースメモリが、前記Ｂ個
    の数の異なるＢ／Ｍ個のための記憶位置を有し、かつｎ
    が１よりも大きいならば、Ｂn個の数を記憶する前記パ
    ターンがＢn-1個の数を記憶するＢ個の前記パターンの
    連結であり、ｎが１よりも大きい場合、Ｂn個の数を記
    憶する前記パターンにはＢn-1個の数を記憶するＢ／Ｍ
    個の連続するセットの前記パターンがあり、前記Ｂ／Ｍ
    個の連続するセットの各々内のＢn-1個の数を記憶する
    前記パターンが、相互に同一であり、かつ任意の他の前
    記セットのＢn-1個の数を記憶する前記パターンとは異
    なることと、 （ｂ）前記数を前記記憶位置に記憶するステップと、 （ｃ）前記記憶位置に記憶された値のＮ／Ｂ個のグルー
    プの各々のインプレース基数ＢのＤＦＴを実行するステ
    ップと、 （ｄ）ｎが１よりも大きいならば、記憶位置に記憶され
    たＮ／Ｂ個の値のＢ個のグループの各々の長さＮ／Ｂの
    ＤＦＴを実行するステップとを含み、各前記グループが
    前記インプレースメモリの各々に記憶されたＮ／（Ｍ
    Ｂ）個の値を含むことを特徴とするＦＦＴを実行する方
    法。
  2. 【請求項２】 前記インプレース基数ＢのＤＦＴが実行
    される各前記グループが前記インプレースメモリの各々
    に記憶されたＢ／Ｍ個の値を含むことを特徴とする請求
    項１の方法。
  3. 【請求項３】 ｎが２よりも大きいならば、前記長さＮ
    ／ＢのＤＦＴが反復して実行され、前記反復の最低レベ
    ルが、各前記長さＮ／Ｂ個のＤＦＴに対して、Ｎ／Ｂ2
    個のインプレースの基数ＢのＤＦＴを含み、前記Ｎ／Ｂ
    2個のインプレース基数ＢのＤＦＴの各々が前記インプ
    レースメモリの各々からのＢ／Ｍ個の値で実行されるこ
    とを特徴とする請求項１の方法。
  4. 【請求項４】 Ｍ＝２であり、そのとき１よりも大きい
    ｎに対する前記パターンが、Ｂn個の数の第１の半分に
    加えられたＢn-1個の数を記憶するＢ／２個の前記パタ
    ーンと、Ｂn個の数の第２の半分に加えられた前記Ｂn-1
    個の数を記憶する前記パターンのＢ／２個の反転との連
    結であることを特徴とする請求項１の方法。
  5. 【請求項５】 さらに、 （ｅ）ｎが１よりも大きいならば、前記長さＮ／ＢのＦ
    ＦＴを実行する前に前記記憶位置に記憶された前記値の
    各々とそれぞれのツウイドル係数とを乗算するステップ
    を含むことを特徴とする請求項１の方法。
  6. 【請求項６】 さらに、 （ｆ）各前記ツウイドル係数を最上位係数および最下位
    係数に分解するステップと、 （ｇ）前記最上位係数を最上位係数メモリに記憶するス
    テップと、 （ｈ）前記最下位係数の各々の少なくとも一部を最下位
    係数メモリに記憶するステップとを含むことを特徴とす
    る請求項５の方法。
  7. 【請求項７】 前記各値と前記それぞれのツウイドル係
    数との乗算より前にさらに、 （ｉ）前記それぞれのツウイドル係数の前記最上位係数
    を前記最上位係数メモリから引き出すステップと、 （ｊ）前記それぞれのツウイドル係数の前記最下位係数
    を前記最下位係数メモリから引き出すステップと、 （ｋ）前記それぞれのツウイドル係数の前記最上位係数
    と前記それぞれのツウイドル係数の前記最下位係数とを
    乗算し、前記それぞれのツウイドル係数を生じるステッ
    プとを含むことを特徴とする請求項６の方法。
  8. 【請求項８】 さらに、 （ｌ）各前記それぞれのツウイドル係数に対して、前記
    各それぞれのツウイドル係数の前記最下位係数の一部だ
    けが前記最下位係数メモリに記憶される場合、前記各そ
    れぞれのツウイドル係数の前記最上位係数と前記各ツウ
    イドル係数の前記最下位係数との乗算より前に前記各そ
    れぞれのツウイドル係数の前記最下位係数を完了するス
    テップをさらに含むことを特徴とする請求項７の方法。
  9. 【請求項９】 前記ＤＦＴがＦＦＴであることを特徴と
    する請求項１の方法。
  10. 【請求項１０】 前記インプレースメモリがデュアルポ
    ートメモリであることを特徴とする請求項１の方法。
  11. 【請求項１１】 前記インプレースメモリが単一ポート
    メモリであることを特徴とする請求項１の方法。
  12. 【請求項１２】 一連のＮ＝Ｂn個の数（ここで、Ｂは
    ２の累乗で、かつｎは正の整数である）のＦＦＴを実行
    する装置であって、 （ａ）Ｍ（ここで、ＭはＢよりも小さい２の累乗であ
    る）個のインプレースメモリと、 （ｂ）前記記憶位置の反復して得られる複数のパターン
    の中の１つによる前記インプレースメモリの対応する記
    憶位置にＮ個の数を記憶する複数の命令を含むソフトウ
    ェアモジュールであって、ｎ＝１に対する前記パターン
    が、Ｎ個の数の異なるＢ／Ｍ個が各前記インプレースメ
    モリに記憶されるようなものであり、かつ１よりも大き
    いｎに対する前記パターンがｎ−１に対する前記パター
    ンのＢ個の連結であり、１よりも大きいｎの場合、前記
    パターンにはＢ／Ｍ個の連続するセットの前記パターン
    があり、前記Ｂ／Ｍ個の連続するセットの各々内のｎ−
    １に対する前記パターンが、相互に同一であり、かつ任
    意の他の前記セットのｎ−１に対する前記パターンと異
    なることと、 （ｃ）前記命令を実行し、それによってＮ個の値をＮ個
    の前記記憶位置に記憶する主プロセッサと、 （ｄ）ある時点でＢ個をとられた前記Ｎ個の値の基数Ｂ
    のＦＦＴを実行する少なくとも１つのＦＦＴプロセッサ
    とを備えていることを特徴とする装置。
  13. 【請求項１３】 ｎが１よりも大きいならば、さらに
    （ｅ）前記Ｎ個の値の各々とそれぞれのツウイドル係数
    とを乗算する乗算器を備えていることを特徴とする請求
    項１２の装置。
  14. 【請求項１４】 さらに、 （ｆ）前記ツウイドル係数の最下位係数および最上位係
    数を記憶する少なくとも１つのツウイドル係数メモリを
    備えていることを特徴とする請求項１３の装置。
  15. 【請求項１５】 ２つの前記ツウイドル係数メモリを備
    え、第１の前記ツウイドル係数メモリが前記最下位係数
    を記憶し、かつ第２の前記ツウイドル係数メモリが前記
    最上位係数を記憶することを特徴とする請求項１４の装
    置。
  16. 【請求項１６】 前記インプレースメモリがデュアルポ
    ートメモリであることを特徴とする請求項１２の装置。
  17. 【請求項１７】 前記インプレースメモリが単一ポート
    メモリであることを特徴とする請求項１２の装置。
  18. 【請求項１８】 複数の複素数のユニット絶対値を計算
    処理に供給する方法であって、 （ａ）各複素数を最上位係数および最下位係数に分解す
    るステップと、 （ｂ）前記最上位係数を最上位係数メモリに記憶するス
    テップと、 （ｃ）各前記最下位係数の少なくとも一部を最下位係数
    メモリに記憶するステップとを含むことを特徴とする複
    数の複素数のユニット絶対値を計算処理に供給する方
    法。
  19. 【請求項１９】 各複素数に対して、さらに、 （ｄ）前記各複素数の前記最上位係数を前記最上位係数
    メモリから引き出すステップと、 （ｅ）前記各複素数の前記最下位係数を前記最下位係数
    メモリから引き出すステップと、 （ｆ）前記各複素数の前記最上位係数と前記各複素数の
    前記最下位係数とを乗算し、前記各複素数を生じるステ
    ップとを含むことを特徴とする請求項１８の方法。
  20. 【請求項２０】 各複素数に対して、さらに、 （ｇ）前記各複素数の前記最下位係数の一部だけが前記
    最下位係数メモリに記憶される場合、前記各複素数の前
    記最上位係数と前記各複素数の前記最下位係数との乗算
    より前に前記各複素数の前記最下位係数を全部そろえる
    ことを特徴とする請求項１９の方法。
  21. 【請求項２１】 一連のＮ＝ＣＢn（ここで、Ｂは２の
    累乗、ＣはＢよりも小さい２の累乗、かつｎは正の整数
    である）個の数のＦＦＴを実行する方法であって、 （ａ）Ｂ個の数に対するベース記憶パターンから始まる
    Ｍ（ＭはＢよりも小さい２の累乗である）個のインプレ
    ースメモリのＢn+1個の数に対する記憶位置のパターン
    を反復して選択するステップであって、各前記インプレ
    ースメモリがＢ個の数の異なるＢ／Ｍ個のための記憶位
    置を有し、Ｂm（ここで、ｍは１よりも大きい整数であ
    る）個の数を記憶する各々の次に選択されるパターンが
    Ｂm-1個の数を記憶するＢ個の前記パターンの連結であ
    り、Ｂm個の数を記憶する前記パターンにはＢm-1個の数
    を記憶するＢ／Ｍ個の連続するセットの前記パターンが
    あり、前記Ｂ／Ｍ個の連続するセットの各々内のＢm-1
    個の数を記憶する前記パターンが、相互に同一であり、
    かつ任意の他のセットのＢm-1個の数を記憶する前記パ
    ターンとは異なることと、 （ｂ）前記Ｎ個の数をＢn+1個の数のためのＮ個の前記
    記憶位置に記憶するステップと、 （ｃ）前記Ｎ個の記憶位置に記憶された値のＮ／Ｃ個の
    グループの各々のインプレース基数ＣのＤＦＴを実行す
    るステップと、 （ｄ）前記Ｎ個の記憶位置に記憶されたＢn個の値のＣ
    個のグループの各々の長さＢnのＤＦＴを実行するステ
    ップとを含み、各前記グループが、前記インプレースメ
    モリの各々に記憶されたＢn／Ｍ個の値を含むことを特
    徴とするＦＦＴを実行する方法。
  22. 【請求項２２】 前記Ｎ個の数の前記記憶が、前記イン
    プレース基数ＣのＤＦＴが実行されるＮ／Ｃ個の値の前
    記グループの各々が前記インプレースメモリに記憶され
    たＣ／Ｍ個の値を含むように実行されることを特徴とす
    る請求項２１の方法。
  23. 【請求項２３】 一連のＮ＝ＣＢn（ここで、Ｂは２の
    累乗、ＣはＢよりも小さい２の累乗、かつｎは正の整数
    である）個の数のＦＦＴを実行する装置であって、 （ａ）Ｍ（ここで、ＭはＢよりも小さい２の累乗であ
    る）個のインプレースメモリと、 （ｂ）Ｂn+1個の数を記憶する記憶位置の反復して得ら
    れたパターンに従って前記インプレースメモリの対応す
    る記憶位置にＮ個の数を記憶する複数の命令を含むソフ
    トウェアモジュールであって、前記反復誘導のベースパ
    ターンが、前記Ｂ個の数の異なるＢ／Ｍ個が前記インプ
    レースメモリの各々に記憶されるようなＢ個の数を記憶
    するパターンであり、かつＢm（ここで、ｍは１よりも
    大きい整数である）個の数を記憶する各々の次に得られ
    たパターンがＢm-1個の数を記憶する前記パターンのＢ
    個の連結であり、Ｂm個の数を記憶する前記パターンに
    はＢm-1個の数を記憶するＢ／Ｍ個の連続するセットの
    前記パターンがあり、前記Ｂ／Ｍ個の連続するセットの
    各々内のＢm-1個の数を記憶する前記パターンが、相互
    に同一であり、かつ任意の他のセットのＢm-1個の数を
    記憶する前記パターンとは異なることと、 （ｃ）前記命令を実行し、それによってＮ個の値を前記
    記憶位置のＮ個に記憶する主プロセッサと、 （ｄ）（ｉ）ある時点でＢ個をとられた前記Ｎ個の値の
    基数ＢのＦＦＴ、および（ｉｉ）ある時点でＣ個をとら
    れた前記Ｎ個の値の基数ＣのＦＦＴを実行する少なくと
    も１つのＦＦＴプロセッサとを備えていることを特徴と
    するＦＦＴを実行する装置。
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