JPS6027069A - フ−リエ変換処理装置 - Google Patents
フ−リエ変換処理装置Info
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- JPS6027069A JPS6027069A JP13458783A JP13458783A JPS6027069A JP S6027069 A JPS6027069 A JP S6027069A JP 13458783 A JP13458783 A JP 13458783A JP 13458783 A JP13458783 A JP 13458783A JP S6027069 A JPS6027069 A JP S6027069A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号処理分野において重要な役割
を果たしている高速フーリエ変換アルゴリズムを用いた
処理装置、特に変換後の出力データ列を所定のアルゴリ
ズムに従って並べ換える処理を計算機のメモリ容量を少
なくし、しかも簡単で高速に実行できるようにしたフー
リエ変換処理装置に関するものである。
を果たしている高速フーリエ変換アルゴリズムを用いた
処理装置、特に変換後の出力データ列を所定のアルゴリ
ズムに従って並べ換える処理を計算機のメモリ容量を少
なくし、しかも簡単で高速に実行できるようにしたフー
リエ変換処理装置に関するものである。
従来例の構成とその問題点
高速フーリエ変換アルゴリズムは、離散的フーリエ変換
を高速度で行うものである。このアルゴリズムにおいて
は変換された結果、出力データ列は入力データ列に対し
て所定の関係で順序が入れかわっている。そのため、こ
の入れ換わっているデータ列を正規のデータ列に並べ換
える必要がある。
を高速度で行うものである。このアルゴリズムにおいて
は変換された結果、出力データ列は入力データ列に対し
て所定の関係で順序が入れかわっている。そのため、こ
の入れ換わっているデータ列を正規のデータ列に並べ換
える必要がある。
以下、従来の並べ換えを行う方法について説明する。第
１図は、従来の並べ換え装置を示すブロック図である。
１図は、従来の並べ換え装置を示すブロック図である。
第１図中、１は高速フーリエ変換を実行するフーリエ変
換部、２はフーリエ変換後の出力データ列を記憶しその
データを並べ換え処理装置３に入力する入力メモリであ
る。この並べ換え処理装置３はアドレスメモリ５から得
られたアドレスに基ついて入力メモリ２からのデータ列
を出力メモリ４に並べ換える。出力メモリ４は並べ換°
え処理装置３からのデータ列を記憶する。アドレスメモ
リ５は並び換え後のアドレスを順に記憶し、並べ換え処
理装置３へ出力する。
換部、２はフーリエ変換後の出力データ列を記憶しその
データを並べ換え処理装置３に入力する入力メモリであ
る。この並べ換え処理装置３はアドレスメモリ５から得
られたアドレスに基ついて入力メモリ２からのデータ列
を出力メモリ４に並べ換える。出力メモリ４は並べ換°
え処理装置３からのデータ列を記憶する。アドレスメモ
リ５は並び換え後のアドレスを順に記憶し、並べ換え処
理装置３へ出力する。
以−Ｅのように１１！成された並べ換え装置について以
下その動作を説明する。今、フーリエ変換部１より出力
されるデータ数を８とし、人力メモリ２の０番地から記
憶されているとすると、これは次のような順序で得られ
、正規な順序とはなっていない。
下その動作を説明する。今、フーリエ変換部１より出力
されるデータ数を８とし、人力メモリ２の０番地から記
憶されているとすると、これは次のような順序で得られ
、正規な順序とはなっていない。
Ｘに）、 Ｘ（４） 、 Ｘ（２） 、礫５．Ｘ（ＩＬ
陣） 、 Ｘ（３）’、 Ｘ（７）ところかこの順序は
、次に示すような正規な順序になっている必要かある。
陣） 、 Ｘ（３）’、 Ｘ（７）ところかこの順序は
、次に示すような正規な順序になっている必要かある。
Ｘ（Ｃ） 、 Ｘ（１） ＋ Ｘ（２） ＋ Ｘ（３）
、 Ｘ（４） 、 Ｘ（５） 、 Ｘ、（６） 、
Ｘ（７）そして、この並へ換えを行うためにアドレスメ
モリ５には第１図に示すように入力メモリ２の各データ
が出力メモリ４に入るべきアドレスが順に記憶されてい
る。
、 Ｘ（４） 、 Ｘ（５） 、 Ｘ、（６） 、
Ｘ（７）そして、この並へ換えを行うためにアドレスメ
モリ５には第１図に示すように入力メモリ２の各データ
が出力メモリ４に入るべきアドレスが順に記憶されてい
る。
並べ換えにあたっては、入力メモリ２のデータをＯ番地
から順に取り出し、さらにそのデータが出カッモリ４に
入るべきアドレスをアドレスメモリ５から順にとり出し
、両者を並へ換え処理装置３に出力する。並べ換え処理
装置３では、前記入力メモリ２からのデータをアドレス
メモリ５から入力されたアドレスを用いて出力メモリ４
に書き込む。このようにして入力メモリ２にあったデー
タ列は出力メモリ４において正規の順序のデータ列とな
って並べ換えが終了する。
から順に取り出し、さらにそのデータが出カッモリ４に
入るべきアドレスをアドレスメモリ５から順にとり出し
、両者を並へ換え処理装置３に出力する。並べ換え処理
装置３では、前記入力メモリ２からのデータをアドレス
メモリ５から入力されたアドレスを用いて出力メモリ４
に書き込む。このようにして入力メモリ２にあったデー
タ列は出力メモリ４において正規の順序のデータ列とな
って並べ換えが終了する。
しかしながら、前記のような装置では、並び換えのため
のアドレスを得るためにはアドレスメモリ６が必要であ
り、このため、出力データ数が多くなると、データを記
憶しておぐメモリの容量を多く必要とするとともにこの
アドレスメモリ５の容量をもふやす必要があシ、メモリ
賓量が多く必要となる。例えば１０２４点の高速ツー１
，１工変換を行うためには、データの入れ換えのためだ
けにアドレスメモリ５として（１Ｋｙｚｏ）ヒ゛ソトの
メモリ容量が必要となる。これは、例えばＬＳＩ（Ｌａ
ｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃ
ｕｉｔ ；大規模集積回路）の１チツプ上で演算、制量
、記憶を行なかぜようとするなど小形の信号処理装置の
開発の要請には適当なものではなかったつ １だ、従来から上述した並べ換えに必要なアドレス生成
をソフトウェア上の演貌で行い、その結果をアドレスメ
モリ６又は並び換え処理装置３に入力することにより、
正規の順序の出力データ列を生成する方法が知られてい
るか、このような方法を用いると、アドレス生成のため
に複雑な演算を実行させなければならないので、高速性
が失われるという問題点を有していた。
のアドレスを得るためにはアドレスメモリ６が必要であ
り、このため、出力データ数が多くなると、データを記
憶しておぐメモリの容量を多く必要とするとともにこの
アドレスメモリ５の容量をもふやす必要があシ、メモリ
賓量が多く必要となる。例えば１０２４点の高速ツー１
，１工変換を行うためには、データの入れ換えのためだ
けにアドレスメモリ５として（１Ｋｙｚｏ）ヒ゛ソトの
メモリ容量が必要となる。これは、例えばＬＳＩ（Ｌａ
ｒｇｅ ５ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃ
ｕｉｔ ；大規模集積回路）の１チツプ上で演算、制量
、記憶を行なかぜようとするなど小形の信号処理装置の
開発の要請には適当なものではなかったつ １だ、従来から上述した並べ換えに必要なアドレス生成
をソフトウェア上の演貌で行い、その結果をアドレスメ
モリ６又は並び換え処理装置３に入力することにより、
正規の順序の出力データ列を生成する方法が知られてい
るか、このような方法を用いると、アドレス生成のため
に複雑な演算を実行させなければならないので、高速性
が失われるという問題点を有していた。
また、この並べ換えのためのアドレス生成は与えられた
データ列のビット幅に対応したビット反転を行うことに
よシ可能であるが、一定のビット幅のビット反転回路を
用いただけではデータ列のビ、７）幅が固定され、従っ
て、定められたデータ数のフーリエ変換しかできないと
いう欠点があった。
データ列のビット幅に対応したビット反転を行うことに
よシ可能であるが、一定のビット幅のビット反転回路を
用いただけではデータ列のビ、７）幅が固定され、従っ
て、定められたデータ数のフーリエ変換しかできないと
いう欠点があった。
発明の目的
本発明は前記従来の問題点を解消するものであり、高速
フーリエ変換を行なった結果順番の入れ換わった出力デ
ータ列をもとの順番に入れ換える動作を、高速で、メモ
リ容量を少なくしかも任意のビット幅のデータ列に対し
て簡単に行うことのできる新規なフーリエ変換処理装置
を提供することを目的とする。
フーリエ変換を行なった結果順番の入れ換わった出力デ
ータ列をもとの順番に入れ換える動作を、高速で、メモ
リ容量を少なくしかも任意のビット幅のデータ列に対し
て簡単に行うことのできる新規なフーリエ変換処理装置
を提供することを目的とする。
発明の構成
本発明は、入力データ列に対し高速フーリエ変換を行う
フーリエ変換部と、前記入力データ列又はフーリエ変換
の各ステップにおいて得られる処理データ列又はフーリ
エ変換処理後の出力データ列を記憶するメモリと、前記
メモリ内のデータ列をフーリエ変換後の出力データ列か
正規な順序のデータ列になるように並べ換える並へ換え
装置と、前記並べ換え装置に対し並べ換えに必要な順序
情報を発生する順序情報発生装置を９１１１え、前記順
序情報発生装置−、アドレスレジスタと、前記アドレス
レジスタを修飾する増分レジスタ表、前記アドレスレジ
スタ及び増分レジスタの出力を入力として加算を行ない
その結果を再び前記アドレスレジスタに出力する加算器
と、前記加算器の出力に対して−に位ビットと下位ジッ
トを最上位ビット及び最下位ビットから順に対称的に入
れ換えてビット反転を行うビット反転回路を有し、前記
増分レジスタにはビット反転を行うべきビット数に関す
る情報を入力し、前記アドレスレジスタにｉ、ｊ： ｖ
Ｊ期値として前記メモリ内の最初のデータ列が１り視の
順序に並んだときに入るべきアドレスに関ｊ−る情報を
入力するようにしたことを特長とするものであり、高速
フーリエ変換によって入れ換わったデータを正規の順序
に並べ換えるための手続を任意のビット数に対して高速
でメモリ容量を少なくしかも簡単に行うことができる利
点を有するっ実施例の説明 以下、本発明の実施例について図面を参照しながら説明
する。第２図は本発明の一実施例におけるフーリエ変換
処理装置のブロック図である。第２図中、１は高速フー
リエ変換を実行するフーリエ変換部、２はフーリエ変換
後の出力ゲータ列を記憶し、そのデータを並び換え処理
装置３に入力する入力メモリである。この並べ換え処理
装置３は後述のアドレス発生装置６から得られたアドレ
スに基づいてゲータの並べ換えを行う。４は並べ換え処
理装置３からのデータを記憶する出力メモリ、６は並べ
換え後のアドレスを順に発生ずるアドレス発生装置であ
る。
フーリエ変換部と、前記入力データ列又はフーリエ変換
の各ステップにおいて得られる処理データ列又はフーリ
エ変換処理後の出力データ列を記憶するメモリと、前記
メモリ内のデータ列をフーリエ変換後の出力データ列か
正規な順序のデータ列になるように並べ換える並へ換え
装置と、前記並べ換え装置に対し並べ換えに必要な順序
情報を発生する順序情報発生装置を９１１１え、前記順
序情報発生装置−、アドレスレジスタと、前記アドレス
レジスタを修飾する増分レジスタ表、前記アドレスレジ
スタ及び増分レジスタの出力を入力として加算を行ない
その結果を再び前記アドレスレジスタに出力する加算器
と、前記加算器の出力に対して−に位ビットと下位ジッ
トを最上位ビット及び最下位ビットから順に対称的に入
れ換えてビット反転を行うビット反転回路を有し、前記
増分レジスタにはビット反転を行うべきビット数に関す
る情報を入力し、前記アドレスレジスタにｉ、ｊ： ｖ
Ｊ期値として前記メモリ内の最初のデータ列が１り視の
順序に並んだときに入るべきアドレスに関ｊ−る情報を
入力するようにしたことを特長とするものであり、高速
フーリエ変換によって入れ換わったデータを正規の順序
に並べ換えるための手続を任意のビット数に対して高速
でメモリ容量を少なくしかも簡単に行うことができる利
点を有するっ実施例の説明 以下、本発明の実施例について図面を参照しながら説明
する。第２図は本発明の一実施例におけるフーリエ変換
処理装置のブロック図である。第２図中、１は高速フー
リエ変換を実行するフーリエ変換部、２はフーリエ変換
後の出力ゲータ列を記憶し、そのデータを並び換え処理
装置３に入力する入力メモリである。この並べ換え処理
装置３は後述のアドレス発生装置６から得られたアドレ
スに基づいてゲータの並べ換えを行う。４は並べ換え処
理装置３からのデータを記憶する出力メモリ、６は並べ
換え後のアドレスを順に発生ずるアドレス発生装置であ
る。
以上のように構成されたフーリエ変換処理装置の動作に
ついて以下に説明する。フーリエ変換部１よシ出力され
た出力データ列（ｄ入力メモリ２に記憶される。このデ
ータ列はある所定の関係で順序が入れ換わっている４、
そこで、並へ換えにあたっては入力メモリ２上のデータ
を最辺のデータから順にとり出して並べ換え処理装置３
に出力し、さらに入力メモリ２から出力さ、ｈたゲータ
が入れ換えられて出力メモリ４に入るべき所定のアドレ
スはアドレス発生装置６から並べ換え処理装置３に順に
出力される。並べ換え処理装置３においては、入カッモ
リ２から出力されたゲータをアドレス発生装置６かも出
力されたアドレスを用いて出力メモリ４に書き込む。こ
のようにして入力メモ１） ２にかいて順序の入れかわ
っていたゲータ列は出力メモリ４において正規な順序に
並び換えられる。
ついて以下に説明する。フーリエ変換部１よシ出力され
た出力データ列（ｄ入力メモリ２に記憶される。このデ
ータ列はある所定の関係で順序が入れ換わっている４、
そこで、並へ換えにあたっては入力メモリ２上のデータ
を最辺のデータから順にとり出して並べ換え処理装置３
に出力し、さらに入力メモリ２から出力さ、ｈたゲータ
が入れ換えられて出力メモリ４に入るべき所定のアドレ
スはアドレス発生装置６から並べ換え処理装置３に順に
出力される。並べ換え処理装置３においては、入カッモ
リ２から出力されたゲータをアドレス発生装置６かも出
力されたアドレスを用いて出力メモリ４に書き込む。こ
のようにして入力メモ１） ２にかいて順序の入れかわ
っていたゲータ列は出力メモリ４において正規な順序に
並び換えられる。
次に本発明の特徴部であるアドレス発生装置６について
説明する。第３肉はこのアドレス発生装置６の詳細なブ
ロック図である。第３図中、７はアドレスレジスタ、８
はアドレスレジスタ７を修飾するための増分レジスタ、
９はアドレスレジスタ７及び増分レジスタ８の出力を入
力とし、両者の加勢を行う加算器、１０は加算器９の出
力を保持し、その値をアドレスレジスタ７に入力するた
めのランチ、１１は加算器９の出力データをのせ、ジッ
ト反転回路１２を通して並べ換え処理装置３にアドレス
を与えるアドレス生成ノくスである。劣ノド反転回路１
２は゛アドレス生成ノくス１１に対して上位ピント及び
下位ビットを最下位ビット及び最下位ビットから順に対
称的に入れ換える。
説明する。第３肉はこのアドレス発生装置６の詳細なブ
ロック図である。第３図中、７はアドレスレジスタ、８
はアドレスレジスタ７を修飾するための増分レジスタ、
９はアドレスレジスタ７及び増分レジスタ８の出力を入
力とし、両者の加勢を行う加算器、１０は加算器９の出
力を保持し、その値をアドレスレジスタ７に入力するた
めのランチ、１１は加算器９の出力データをのせ、ジッ
ト反転回路１２を通して並べ換え処理装置３にアドレス
を与えるアドレス生成ノくスである。劣ノド反転回路１
２は゛アドレス生成ノくス１１に対して上位ピント及び
下位ビットを最下位ビット及び最下位ビットから順に対
称的に入れ換える。
このビット反転回路１２については、今アドレス生成バ
ス１１が例えば１Ｑビットとすると、第４図に示すよう
な回路となる。第４図中、１２ａは入力側の最上位ビッ
ト、１２ｂは入力側の最下位ビット、１２Ｃは出力側の
最」−位ヒ゛）１・、１２ｄは出力側の最下位ビットで
あり、出力側の最上位ビット１２Ｃ及び出力側の最下位
ヒツト１２ｄ７５；それぞれ人力」りの最下位ピノ）１
２ｂ及び入力側の最」二位ピッ）１２ａとなる。
ス１１が例えば１Ｑビットとすると、第４図に示すよう
な回路となる。第４図中、１２ａは入力側の最上位ビッ
ト、１２ｂは入力側の最下位ビット、１２Ｃは出力側の
最」−位ヒ゛）１・、１２ｄは出力側の最下位ビットで
あり、出力側の最上位ビット１２Ｃ及び出力側の最下位
ヒツト１２ｄ７５；それぞれ人力」りの最下位ピノ）１
２ｂ及び入力側の最」二位ピッ）１２ａとなる。
以上のように構成された本実施例について以下その動作
を説明する。
を説明する。
今、フーリエ変換部１でフーリエ変換され、出力される
データ数がｓ 、（＝ ２３）個とし、第３図で示した
アドレス発生装置６の各ブロックのビット幅を１Ｑビツ
トとし、入力メモリ２−Ｌ二の最初のデー タのアドレ
スを０番地とする。ビット反転については、今１０ビッ
トの値ａに対して、１０ビット反転を行なった値をｄと
書くことにし、例えばａ ＝１１１０００００００（２
） とすると （２） である。（ここで、（２）は２進数を示す）これは第４
図で示したビｙ）反転回路ですぐに実現できる。
データ数がｓ 、（＝ ２３）個とし、第３図で示した
アドレス発生装置６の各ブロックのビット幅を１Ｑビツ
トとし、入力メモリ２−Ｌ二の最初のデー タのアドレ
スを０番地とする。ビット反転については、今１０ビッ
トの値ａに対して、１０ビット反転を行なった値をｄと
書くことにし、例えばａ ＝１１１０００００００（２
） とすると （２） である。（ここで、（２）は２進数を示す）これは第４
図で示したビｙ）反転回路ですぐに実現できる。
このとき、入れ換えをする前の入力メモリ２土のデータ
列は第２図に示すようになっており、これは第２図中の
出力メモリ４０図に示すような正規な順序に並べ換える
必要がある１゜ アドレスの下位ビットに着目すると、入力メモリ２上の
並べかえ前の１つのデータは出力メモリ３において、入
力メモリ２のそのデータの入っているアト１／スの下位
３ビツトをビット反転したアドレスに入れればよいこと
がわかる。従ってアドレス発生装置６は、 ”ｏｏｏ、１ｏｏ、ｏｌｏ、ｉｌｏ、ｏｏｌ、１ｏ１．
ｏｌｌ、１１１′′（２）をこの順序で発生させなけれ
ばならない、そのために、アドレス発生装置６は次のよ
うな動作で、このアドレスを発生する。
列は第２図に示すようになっており、これは第２図中の
出力メモリ４０図に示すような正規な順序に並べ換える
必要がある１゜ アドレスの下位ビットに着目すると、入力メモリ２上の
並べかえ前の１つのデータは出力メモリ３において、入
力メモリ２のそのデータの入っているアト１／スの下位
３ビツトをビット反転したアドレスに入れればよいこと
がわかる。従ってアドレス発生装置６は、 ”ｏｏｏ、１ｏｏ、ｏｌｏ、ｉｌｏ、ｏｏｌ、１ｏ１．
ｏｌｌ、１１１′′（２）をこの順序で発生させなけれ
ばならない、そのために、アドレス発生装置６は次のよ
うな動作で、このアドレスを発生する。
アドレスレジスタ７に次に示ずＸを初期１直として入れ
ておく、 ｘ＝１１１０００００００ｅ） 同時に増分レジスタ８には次のような値ｙを入力する、 ｙ＝ｏ○１０００ｏＯｏｏ（２） このようにするとＸとｙは加算器９によって加算され、
その結果ｘ 十ｙはう、チ１０に保持された後アドレス
レジスタ７に入力され、アドレスレジスタの値は新たに Ｘ ＋７−００００００００００ Ｂ）となる。一方、
加算器９の出力ｘ 十ｙはビット反転回路１２に入力さ
れ、その出力ｘ ＋ ｙは次のようになる。
ておく、 ｘ＝１１１０００００００ｅ） 同時に増分レジスタ８には次のような値ｙを入力する、 ｙ＝ｏ○１０００ｏＯｏｏ（２） このようにするとＸとｙは加算器９によって加算され、
その結果ｘ 十ｙはう、チ１０に保持された後アドレス
レジスタ７に入力され、アドレスレジスタの値は新たに Ｘ ＋７−００００００００００ Ｂ）となる。一方、
加算器９の出力ｘ 十ｙはビット反転回路１２に入力さ
れ、その出力ｘ ＋ ｙは次のようになる。
Ｘ ＋ ｙ＝ ＯＯＯＯＯＯＯＯＯ０（２）これが最初
のデータが出力メモリ４」二に入るアドレスとなる。
のデータが出力メモリ４」二に入るアドレスとなる。
さらに次のアドレス出力も以下のようにめられる。即ち
この時点でのアドレスレジスタ７の値ｘ＋ｙ−００００
００００〇０（２） は、再び増分レジスタ８の値ｙが力旧碧器９により加算
されラッチ１０に保持された後、新たにＸ ＋ ２ Ｖ
＝ ＯＯ１０００００００（２＞となる。同時にこの
加算器９の出力ｘ ＋２７はビット反転回路１２を通り
、アドレス発生装置６の次の出力は ｘ ＋ ２ ’ ｙ ＝ ＯＯＯＯＯＯＯ’１ ０ ０
（２）となる。
この時点でのアドレスレジスタ７の値ｘ＋ｙ−００００
００００〇０（２） は、再び増分レジスタ８の値ｙが力旧碧器９により加算
されラッチ１０に保持された後、新たにＸ ＋ ２ Ｖ
＝ ＯＯ１０００００００（２＞となる。同時にこの
加算器９の出力ｘ ＋２７はビット反転回路１２を通り
、アドレス発生装置６の次の出力は ｘ ＋ ２ ’ ｙ ＝ ＯＯＯＯＯＯＯ’１ ０ ０
（２）となる。
このようにして新たなアドレスレジスタ７の値に次々と
増分レジスタ８の値ｙを加えてゆき、その結果全ビット
反転回路１２に通ずと、アドレス出力は順に次のように
発生されていくことがわかる Ｘ ＋ ３７−００００００００１０（２）Ｘ ＋４７
＝ ＯＯＯＯＯＯｌ） １１０（２）ｘ ＋ ５ ｙ
＝ ＯＯＯＯ００°） ｔ） Ｑ １ （２）ｘ＋６
ｙ＝ｏｏｏ○ＯＯｔ’） １０１ （２）Ｘ＋７； ＝
ＯＯＯＯ００００１１（２）ｘ 十８７ ＝ ＯＯＯ
Ｏ（１′） ０１１ ’１（２）前記の本実施例の説明
で、出力メモリ４の初期アドレスをＱとしたが本発明は
これに限るものではなく、またフーリエ変換を行うデー
タ数を８としたがこれに限るものではない。
増分レジスタ８の値ｙを加えてゆき、その結果全ビット
反転回路１２に通ずと、アドレス出力は順に次のように
発生されていくことがわかる Ｘ ＋ ３７−００００００００１０（２）Ｘ ＋４７
＝ ＯＯＯＯＯＯｌ） １１０（２）ｘ ＋ ５ ｙ
＝ ＯＯＯＯ００°） ｔ） Ｑ １ （２）ｘ＋６
ｙ＝ｏｏｏ○ＯＯｔ’） １０１ （２）Ｘ＋７； ＝
ＯＯＯＯ００００１１（２）ｘ 十８７ ＝ ＯＯＯ
Ｏ（１′） ０１１ ’１（２）前記の本実施例の説明
で、出力メモリ４の初期アドレスをＱとしたが本発明は
これに限るものではなく、またフーリエ変換を行うデー
タ数を８としたがこれに限るものではない。
この実施例において一般にフーリエ変換を行うデータ数
をＮ（−２ｍ）とすると、並べ換え装置３で行う並べ換
えに必要なアドレスを発生するためには、下位ｍビット
のビット反転の操作カミ必要である。従ってこの場合、
増分レジスタ８Ｖｃ対しｙ−２１０−ｍ （２３ｍ≦１
Ｑ） を入力し、出力データが第２図の出力メモ１ノ４の第に
番地から第（ｋ−１−Ｎ−１）番地まで１１画（で白己
隠されるとすると、アドレスレジスタ８の初期１直とし
て ｘ ＝ ｋ −Ｙ なる値を代入しておく。そして前述したようにアドレス
レジスタ７の値と増分レジスタ８の値を加算器９によっ
て加算を行礪、加算器９の出力をアドレスレジスタ７の
新たな値とするとともに、ビット反転回路１２を通して
並び換え処理装置３に対するアドレス出力とする。
をＮ（−２ｍ）とすると、並べ換え装置３で行う並べ換
えに必要なアドレスを発生するためには、下位ｍビット
のビット反転の操作カミ必要である。従ってこの場合、
増分レジスタ８Ｖｃ対しｙ−２１０−ｍ （２３ｍ≦１
Ｑ） を入力し、出力データが第２図の出力メモ１ノ４の第に
番地から第（ｋ−１−Ｎ−１）番地まで１１画（で白己
隠されるとすると、アドレスレジスタ８の初期１直とし
て ｘ ＝ ｋ −Ｙ なる値を代入しておく。そして前述したようにアドレス
レジスタ７の値と増分レジスタ８の値を加算器９によっ
て加算を行礪、加算器９の出力をアドレスレジスタ７の
新たな値とするとともに、ビット反転回路１２を通して
並び換え処理装置３に対するアドレス出力とする。
以上のように本実施例によれば、アドレス発生装置６は
、アドレスレジスタ７、増分レジスタ８、加算器９、ビ
ット反転回路１２を設けることにより、任意のビット数
のビット反転縁１作を行うこ吉ができ、任意の規模のフ
ーリエ変換処理にかいても並び換え処理装置３に対し、
並べ換えに必要なアドレスを高速に、記憶答量を全く必
要とせず、しかも簡単に発生させることが可能となる。
、アドレスレジスタ７、増分レジスタ８、加算器９、ビ
ット反転回路１２を設けることにより、任意のビット数
のビット反転縁１作を行うこ吉ができ、任意の規模のフ
ーリエ変換処理にかいても並び換え処理装置３に対し、
並べ換えに必要なアドレスを高速に、記憶答量を全く必
要とせず、しかも簡単に発生させることが可能となる。
なお本実施例においては、アドレス発生装置６の各ブロ
ックのビット幅を１Ｑビツトとして説−明を行なったが
、これらのビット幅は、この値に限るものでｖ′ｉなぐ
、フーリエ変換処理の規模などに応じた任意の値にする
ことができる。
ックのビット幅を１Ｑビツトとして説−明を行なったが
、これらのビット幅は、この値に限るものでｖ′ｉなぐ
、フーリエ変換処理の規模などに応じた任意の値にする
ことができる。
寸だ、本実施例では、フーリエ変換終了後のデータ列を
並び換える場合について説明したが、本発明はこれに限
るものではなく、フーリエ変換前のデータを並び換えて
もよ（、また高速フーリエ変換途中の各ステップ処理に
おける処理データを並べ換えてもよい１．というのは、
高速フーリエ変換では、その処理中どの段階において並
べ換え゛を行なっても最終的に正規な順序のフーリエ係
数列が得られるからである。
並び換える場合について説明したが、本発明はこれに限
るものではなく、フーリエ変換前のデータを並び換えて
もよ（、また高速フーリエ変換途中の各ステップ処理に
おける処理データを並べ換えてもよい１．というのは、
高速フーリエ変換では、その処理中どの段階において並
べ換え゛を行なっても最終的に正規な順序のフーリエ係
数列が得られるからである。
更に、本発明の適用例として高速フーリエ変換の場合に
ついて説明したが、本発明はこれに限るものではなく、
高速フーリエ逆変換の場合にも適用できる。
ついて説明したが、本発明はこれに限るものではなく、
高速フーリエ逆変換の場合にも適用できる。
発明の効果
以上のように本発明のフーリエ変換処理装置は、高速フ
ーリエ変換を実行するフーリエ変換部と、高速フーリエ
変換を施すことによって順序の入庇換えが必要となるデ
ータ列の記憶されたメモリと、前記メモリ内のデータ列
をフーリエ変換後の出力データ列が正規な順序のデータ
列になるように並べ換える並べ換え装置と、前記並べ換
え装置に対し並べ換えに必要な順序情報を発生する順序
情報発生装置を備え、前記順序情報発生装置はアドレス
レジスタと前記アドレスレジスタを修飾する。増分レジ
スタと、前記アドレスレジ名夕及び増分レジスタの出力
を入力として加算を行ないその結果を前記アドレスレジ
スタに再び入力する加算器と、前記加算器の出力に対し
ビット反転を行うビット反転回路を有し、フーリエ変換
によって入れ換わったデータ列を正規の順序に並べ換え
るためのビット反転操作が加算とビット反転を行なうだ
けで任意のビット幅に対して可能となる１、したかつて
本発明のフーリエ変換処理装置は、前記並べ換えの処理
を）−１）工変換のデータのビット幅にかかわらず、従
来１＋ｌＪのような並べ換えアドレス記憶のためのメモ
リが不要で、高速にしかも節争に行うことのできる極め
て優れた利点を有するものである。
ーリエ変換を実行するフーリエ変換部と、高速フーリエ
変換を施すことによって順序の入庇換えが必要となるデ
ータ列の記憶されたメモリと、前記メモリ内のデータ列
をフーリエ変換後の出力データ列が正規な順序のデータ
列になるように並べ換える並べ換え装置と、前記並べ換
え装置に対し並べ換えに必要な順序情報を発生する順序
情報発生装置を備え、前記順序情報発生装置はアドレス
レジスタと前記アドレスレジスタを修飾する。増分レジ
スタと、前記アドレスレジ名夕及び増分レジスタの出力
を入力として加算を行ないその結果を前記アドレスレジ
スタに再び入力する加算器と、前記加算器の出力に対し
ビット反転を行うビット反転回路を有し、フーリエ変換
によって入れ換わったデータ列を正規の順序に並べ換え
るためのビット反転操作が加算とビット反転を行なうだ
けで任意のビット幅に対して可能となる１、したかつて
本発明のフーリエ変換処理装置は、前記並べ換えの処理
を）−１）工変換のデータのビット幅にかかわらず、従
来１＋ｌＪのような並べ換えアドレス記憶のためのメモ
リが不要で、高速にしかも節争に行うことのできる極め
て優れた利点を有するものである。
【図面の簡単な説明】
第１図は従来の並べ換えを行う装置のブロック図、第２
図は本発明の一実施例におけるフーリエ変換処理装置の
ブロック図、第３図は同実施例におけるアドレス発生装
置のブロック図、第４図は同アドレス発生装置における
ビット反転回路の回路図である。 １・・・・・・フーリエ変換部、２ ｍ・入力メモリ、
３′・・・・並べ換え装置、６・・・・・・アドレス発
生装置、′７・・・・・アドレスレジスタ、８・・・・
増分レジスタ、９・・・・・加算器、１１・・・・・・
アドレス生成バス、１２・・・・・ビット反転同区。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第３図 ３ 第 ４ ［゛、□１ 手続補正書 昭和５９年ξ月〆Ｏ日 ％ ｉ’Ｆ Ｊｒ ＆ ”’Ｚゝ 連 へ １事件の表示 昭和５８年１ｈ許願第１．３４５８７．号２発明の名称 フーリエ変換処理装置 ３補正をする者 事１・１との関係 特 許 出 願 大佐 所 太阪泊
門真市太字閂ｙ＜ｔｏｏ６番ｊ也名 称 （５８２）松
下電器産業株式会社代表者 山 下 俊 彦 ４代理人 〒５７１ 住 所 大阪府門真市太字門真１００６番ＩＦ！！松下
電器産業株式会社内 第 ４ 図
図は本発明の一実施例におけるフーリエ変換処理装置の
ブロック図、第３図は同実施例におけるアドレス発生装
置のブロック図、第４図は同アドレス発生装置における
ビット反転回路の回路図である。 １・・・・・・フーリエ変換部、２ ｍ・入力メモリ、
３′・・・・並べ換え装置、６・・・・・・アドレス発
生装置、′７・・・・・アドレスレジスタ、８・・・・
増分レジスタ、９・・・・・加算器、１１・・・・・・
アドレス生成バス、１２・・・・・ビット反転同区。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第３図 ３ 第 ４ ［゛、□１ 手続補正書 昭和５９年ξ月〆Ｏ日 ％ ｉ’Ｆ Ｊｒ ＆ ”’Ｚゝ 連 へ １事件の表示 昭和５８年１ｈ許願第１．３４５８７．号２発明の名称 フーリエ変換処理装置 ３補正をする者 事１・１との関係 特 許 出 願 大佐 所 太阪泊
門真市太字閂ｙ＜ｔｏｏ６番ｊ也名 称 （５８２）松
下電器産業株式会社代表者 山 下 俊 彦 ４代理人 〒５７１ 住 所 大阪府門真市太字門真１００６番ＩＦ！！松下
電器産業株式会社内 第 ４ 図
Claims (1)
- 入力データ列に対し高速フーリエ変換を行うフーリエ変
換部と、前記入力データ列又はフーリエ変換処理の各ス
テップにおいて得られる処理データ列又はフーリエ変換
処理後の出力データ列を記憶するメモリと、前記メモリ
内のデータ列をフーリエ変換後の出力データ列が正規な
順序のデータ列になるように並べ換える並べ換え装置と
、前記並べ換え装置に対し並べ換えに必″Ｊ３：ｌ順序
情報を発生する順序情報発生装置を備え、前記順序情報
発生装置はアドレスレジスタと、前記アドレスレジスタ
を修飾する増分レジスタと、前記アドレスレジスタ及び
増分レジスタの出力を入力として加算を行ないその結果
を再び前記アドレスレジスタへ出力する加算器と、前記
加算器の出力に対して上位ビットと下位ビットを最上位
ビット及び最下位ビットから順に対称的に入れかえてビ
ット反転を行なうビット反転回路を有し、前記増分レジ
スタにはビット反転を行うべきビット数に関する情報を
入力し、前記アドレスレジスタには初期値として前記メ
モリ内の最初のデータ列が正規の順序に廉んだときに入
るべきアドレスに関する情報番人力するように構成した
ことを特徴とするフーリエ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13458783A JPS6027069A (ja) | 1983-07-22 | 1983-07-22 | フ−リエ変換処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13458783A JPS6027069A (ja) | 1983-07-22 | 1983-07-22 | フ−リエ変換処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027069A true JPS6027069A (ja) | 1985-02-12 |
Family
ID=15131860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13458783A Pending JPS6027069A (ja) | 1983-07-22 | 1983-07-22 | フ−リエ変換処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027069A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482941A (en) * | 1977-12-15 | 1979-07-02 | Fujitsu Ltd | Fourier conversion processor |
| JPS5494251A (en) * | 1978-01-10 | 1979-07-25 | Mitsubishi Electric Corp | Operation unit for two dimensional orthogonal conversion |
| JPS5547565A (en) * | 1978-09-29 | 1980-04-04 | Fujitsu Ltd | Fourier conversion processing system |
| JPS5965376A (ja) * | 1982-10-05 | 1984-04-13 | Nippon Telegr & Teleph Corp <Ntt> | アドレス制御回路 |
-
1983
- 1983-07-22 JP JP13458783A patent/JPS6027069A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482941A (en) * | 1977-12-15 | 1979-07-02 | Fujitsu Ltd | Fourier conversion processor |
| JPS5494251A (en) * | 1978-01-10 | 1979-07-25 | Mitsubishi Electric Corp | Operation unit for two dimensional orthogonal conversion |
| JPS5547565A (en) * | 1978-09-29 | 1980-04-04 | Fujitsu Ltd | Fourier conversion processing system |
| JPS5965376A (ja) * | 1982-10-05 | 1984-04-13 | Nippon Telegr & Teleph Corp <Ntt> | アドレス制御回路 |
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