JP2002342072A - ランダムデータ生成装置、データランダム化装置、ランダムデータ生成方法及びプログラム - Google Patents
ランダムデータ生成装置、データランダム化装置、ランダムデータ生成方法及びプログラムInfo
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- JP2002342072A JP2002342072A JP2001143772A JP2001143772A JP2002342072A JP 2002342072 A JP2002342072 A JP 2002342072A JP 2001143772 A JP2001143772 A JP 2001143772A JP 2001143772 A JP2001143772 A JP 2001143772A JP 2002342072 A JP2002342072 A JP 2002342072A
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Abstract
(57)【要約】
【課題】 簡単な構成で、擬似ランダムデータを並列し
て生成し、パラレルデータのランダム化を可能とする。 【解決手段】 レジスタＲ１〜Ｒ８は、それぞれ排他的
論理和演算回路ＸＯＲ１〜ＸＯＲ８からの出力値を入力
して、これを保持する。また、レジスタＲ９〜Ｒ１５
は、それぞれレジスタＲ１〜Ｒ７に保持されている値を
入力して保持する。排他的論理和演算回路ＸＯＲ１〜Ｘ
ＯＲ８は、レジスタＲ７〜１５に保持されている値に基
づいた排他的論理和演算を実行する。排他的論理和演算
回路ＸＯＲ１〜ＸＯＲ８が排他的論理和演算を実行する
ことにより生成した出力値は、それぞれレジスタＲ１〜
Ｒ８に入力されると共に、ランダム化された出力データ
Ｄ１〜Ｄ８として出力される。
て生成し、パラレルデータのランダム化を可能とする。 【解決手段】 レジスタＲ１〜Ｒ８は、それぞれ排他的
論理和演算回路ＸＯＲ１〜ＸＯＲ８からの出力値を入力
して、これを保持する。また、レジスタＲ９〜Ｒ１５
は、それぞれレジスタＲ１〜Ｒ７に保持されている値を
入力して保持する。排他的論理和演算回路ＸＯＲ１〜Ｘ
ＯＲ８は、レジスタＲ７〜１５に保持されている値に基
づいた排他的論理和演算を実行する。排他的論理和演算
回路ＸＯＲ１〜ＸＯＲ８が排他的論理和演算を実行する
ことにより生成した出力値は、それぞれレジスタＲ１〜
Ｒ８に入力されると共に、ランダム化された出力データ
Ｄ１〜Ｄ８として出力される。
Description
【０００１】
【発明の属する技術分野】この発明は、ランダムデータ
生成装置、データランダム化装置、ランダムデータ生成
方法及びプログラムに関する。
生成装置、データランダム化装置、ランダムデータ生成
方法及びプログラムに関する。
【０００２】
【従来の技術】複数ビットからなるパラレルデータをラ
ンダム化（ランダマイズ）するための技術として、パラ
レルデータをシリアルデータに変換したのち、擬似ラン
ダムデータを合成する技術が知られている。
ンダム化（ランダマイズ）するための技術として、パラ
レルデータをシリアルデータに変換したのち、擬似ラン
ダムデータを合成する技術が知られている。
【０００３】この技術では、並直列（Parallel-to-Seri
al）変換器を用いて、外部から入力されたパラレルデー
タをシリアルデータに変換する。シリアルデータに変換
された入力データには、１つの排他的論理和演算回路等
から構成される合成器により、擬似ランダムデータが合
成される。この擬似ランダムデータを生成する装置は、
例えば所定の生成多項式に基づいて生成したＭ系列（Ma
ximal length sequence）データを、シリアルの擬似ラ
ンダムデータとして出力する装置である。擬似ランダム
データが合成されたシリアルデータは、直並列（Serial
-to-Parallel）変換器によりパラレルデータに変換され
て出力される。
al）変換器を用いて、外部から入力されたパラレルデー
タをシリアルデータに変換する。シリアルデータに変換
された入力データには、１つの排他的論理和演算回路等
から構成される合成器により、擬似ランダムデータが合
成される。この擬似ランダムデータを生成する装置は、
例えば所定の生成多項式に基づいて生成したＭ系列（Ma
ximal length sequence）データを、シリアルの擬似ラ
ンダムデータとして出力する装置である。擬似ランダム
データが合成されたシリアルデータは、直並列（Serial
-to-Parallel）変換器によりパラレルデータに変換され
て出力される。
【０００４】
【発明が解決しようとする課題】上記従来技術では、外
部から入力されたパラレルデータをシリアルデータに変
換してからランダム化するため、並直列変換器と直並列
変換器とを設けなければならなかった。
部から入力されたパラレルデータをシリアルデータに変
換してからランダム化するため、並直列変換器と直並列
変換器とを設けなければならなかった。
【０００５】ここで、並直列変換器及び直並列変換器
は、それぞれが、遅延器として機能するレジスタを、ラ
ンダム化するパラレルデータのビット数と同じ数だけ備
えている。このため、回路規模が増大し、構成が複雑に
なるという問題があった。
は、それぞれが、遅延器として機能するレジスタを、ラ
ンダム化するパラレルデータのビット数と同じ数だけ備
えている。このため、回路規模が増大し、構成が複雑に
なるという問題があった。
【０００６】また、パラレルデータをシリアル化したの
ちに擬似ランダムデータを合成する場合には、パラレル
データにおける信号周期よりも高速なクロック信号を用
いて擬似ランダムデータを生成しなければならず、専用
のクロック生成器を設けることで構成が複雑になるとい
う問題があった。
ちに擬似ランダムデータを合成する場合には、パラレル
データにおける信号周期よりも高速なクロック信号を用
いて擬似ランダムデータを生成しなければならず、専用
のクロック生成器を設けることで構成が複雑になるとい
う問題があった。
【０００７】この発明は、上記実状に鑑みてなされたも
のであり、簡単な構成で、擬似ランダムデータを並列し
て生成し、パラレルデータのランダム化を可能とするラ
ンダムデータ生成装置、及びこれを適用したデータラン
ダム化装置を、提供することを目的とする。
のであり、簡単な構成で、擬似ランダムデータを並列し
て生成し、パラレルデータのランダム化を可能とするラ
ンダムデータ生成装置、及びこれを適用したデータラン
ダム化装置を、提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点に係るランダムデータ生成装
置は、ｍビット（ｍは、２以上の整数）からなる擬似ラ
ンダムデータを、ｎ次（ｎは、ｎ＞ｍとなる整数）の生
成多項式に基づいて生成するランダムデータ生成装置で
あって、それぞれ２つの入力値についての排他的論理和
演算を実行する、ｍ個からなる排他的論理和演算手段
と、前記排他的論理和演算手段それぞれに対応して設け
られ、前記排他的論理和演算手段が排他的論理和演算を
実行して出力された値を入力して保持する、ｍ個からな
る第１の保持手段と、（ｎ−ｍ）個からなる第２の保持
手段とを備え、各前記排他的論理和演算手段は、前記第
１あるいは第２の保持手段に含まれる保持手段のうち、
ｎ次の生成多項式に基づいて決定されるいずれか２つの
保持手段に保持されている値を入力して、排他的論理和
演算を実行する、ことを特徴とする。
め、この発明の第１の観点に係るランダムデータ生成装
置は、ｍビット（ｍは、２以上の整数）からなる擬似ラ
ンダムデータを、ｎ次（ｎは、ｎ＞ｍとなる整数）の生
成多項式に基づいて生成するランダムデータ生成装置で
あって、それぞれ２つの入力値についての排他的論理和
演算を実行する、ｍ個からなる排他的論理和演算手段
と、前記排他的論理和演算手段それぞれに対応して設け
られ、前記排他的論理和演算手段が排他的論理和演算を
実行して出力された値を入力して保持する、ｍ個からな
る第１の保持手段と、（ｎ−ｍ）個からなる第２の保持
手段とを備え、各前記排他的論理和演算手段は、前記第
１あるいは第２の保持手段に含まれる保持手段のうち、
ｎ次の生成多項式に基づいて決定されるいずれか２つの
保持手段に保持されている値を入力して、排他的論理和
演算を実行する、ことを特徴とする。
【０００９】生成多項式においてｎ次未満の項で係数が
１となるｋ次項が０次項以外に存在してｋ≧ｍを満た
し、各前記排他的論理和演算手段をＸＲ（１）、ＸＲ
（２）、…、ＸＲ（ｍ−１）、ＸＲ（ｍ）とし、各前記
第１の保持手段をＲ（１）、Ｒ（２）、…、Ｒ（ｍ−
１）、Ｒ（ｍ）とし、各前記第２の保持手段をＲ（ｍ＋
１）、Ｒ（ｍ＋２）、…、Ｒ（ｎ−１）、Ｒ（ｎ）とし
た場合に、ｐ番目（ｐは、１≦ｐ≦ｍとなる整数）の前
記排他的論理和演算手段ＸＲ（ｐ）は、前記第１あるい
は第２の保持手段に含まれる２つの保持手段Ｒ（ｋ−ｍ
＋ｐ）及びＲ（ｎ−ｍ＋ｐ）に保持されている値を入力
して排他的論理和演算を実行し、ｑ番目（ｑは、（ｍ＋
１）≦ｑ≦ｎとなる整数）の前記第２の保持手段Ｒ
（ｑ）は、前記第１あるいは第２の保持手段に含まれる
（ｑ−ｍ）番目の保持手段Ｒ（ｑ−ｍ）に保持されてい
る値を入力して保持することが望ましい。
１となるｋ次項が０次項以外に存在してｋ≧ｍを満た
し、各前記排他的論理和演算手段をＸＲ（１）、ＸＲ
（２）、…、ＸＲ（ｍ−１）、ＸＲ（ｍ）とし、各前記
第１の保持手段をＲ（１）、Ｒ（２）、…、Ｒ（ｍ−
１）、Ｒ（ｍ）とし、各前記第２の保持手段をＲ（ｍ＋
１）、Ｒ（ｍ＋２）、…、Ｒ（ｎ−１）、Ｒ（ｎ）とし
た場合に、ｐ番目（ｐは、１≦ｐ≦ｍとなる整数）の前
記排他的論理和演算手段ＸＲ（ｐ）は、前記第１あるい
は第２の保持手段に含まれる２つの保持手段Ｒ（ｋ−ｍ
＋ｐ）及びＲ（ｎ−ｍ＋ｐ）に保持されている値を入力
して排他的論理和演算を実行し、ｑ番目（ｑは、（ｍ＋
１）≦ｑ≦ｎとなる整数）の前記第２の保持手段Ｒ
（ｑ）は、前記第１あるいは第２の保持手段に含まれる
（ｑ−ｍ）番目の保持手段Ｒ（ｑ−ｍ）に保持されてい
る値を入力して保持することが望ましい。
【００１０】各前記排他的論理和演算手段からの出力値
をｍビットの擬似ランダムデータとして出力してもよ
い。例えば、ｍ＝８、ｎ＝１５及び、ｋ＝１４である。
をｍビットの擬似ランダムデータとして出力してもよ
い。例えば、ｍ＝８、ｎ＝１５及び、ｋ＝１４である。
【００１１】前記第１あるいは第２の保持手段に含まれ
るａ番目（ａは、（ｎ−ｍ＋１）≦ａ≦ｎとなる整数）
の保持手段Ｒ（ａ）に保持されている値を、ｍビットの
擬似ランダムデータとして出力してもよい。例えば、ｍ
＝８、ｎ＝１１及び、ｋ＝９である。
るａ番目（ａは、（ｎ−ｍ＋１）≦ａ≦ｎとなる整数）
の保持手段Ｒ（ａ）に保持されている値を、ｍビットの
擬似ランダムデータとして出力してもよい。例えば、ｍ
＝８、ｎ＝１１及び、ｋ＝９である。
【００１２】この発明の第２の観点に係るデータランダ
ム化装置は、上記ランダムデータ生成装置により生成さ
れたｍビットの擬似ランダムデータと、ｍビットからな
るパラレルデータとの排他的論理和演算を実行する、ｍ
個の演算手段からなるランダムデータ合成手段を備え
る、ことを特徴とする。
ム化装置は、上記ランダムデータ生成装置により生成さ
れたｍビットの擬似ランダムデータと、ｍビットからな
るパラレルデータとの排他的論理和演算を実行する、ｍ
個の演算手段からなるランダムデータ合成手段を備え
る、ことを特徴とする。
【００１３】この発明の第３の観点に係るランダムデー
タ生成方法は、ｍ個（ｍは、２以上の整数）からなる排
他的論理和演算手段ＸＲ（１）、ＸＲ（２）、…、ＸＲ
（ｍ−１）、ＸＲ（ｍ）と、ｎ個（ｎは、ｎ＞ｍとなる
整数）からなる保持手段Ｒ（１）、Ｒ（２）、…、Ｒ
（ｎ−１）、Ｒ（ｎ）とを備えるランダムデータ生成装
置により、ｍビットからなる擬似ランダムデータを、ｎ
次の生成多項式に基づいて生成するランダムデータ生成
方法であって、生成多項式においてｎ次未満の項で係数
が１となるｋ次項が０次項以外に存在してｋ≧ｍを満た
す場合に、ｐ番目（ｐは、１≦ｐ≦ｍとなる整数）の前
記排他的論理和演算手段ＸＲ（ｐ）が、２つの前記保持
手段Ｒ（ｋ−ｍ＋ｐ）及びＲ（ｎ−ｍ＋ｐ）に保持され
ている値を入力して排他的論理和演算を実行し、ｑ番目
（ｑは、（ｍ＋１）≦ｑ≦ｎとなる整数）の前記保持手
段Ｒ（ｑ）が、（ｑ−ｍ）番目の前記保持手段Ｒ（ｑ−
ｍ）に保持されている値を入力して保持し、ｐ番目の前
記保持手段Ｒ（ｐ）が、対応するｐ番目の前記排他的論
理和演算手段ＸＲ（ｐ）が排他的論理和演算を実行して
出力された値を入力して保持する、ことを特徴とする。
タ生成方法は、ｍ個（ｍは、２以上の整数）からなる排
他的論理和演算手段ＸＲ（１）、ＸＲ（２）、…、ＸＲ
（ｍ−１）、ＸＲ（ｍ）と、ｎ個（ｎは、ｎ＞ｍとなる
整数）からなる保持手段Ｒ（１）、Ｒ（２）、…、Ｒ
（ｎ−１）、Ｒ（ｎ）とを備えるランダムデータ生成装
置により、ｍビットからなる擬似ランダムデータを、ｎ
次の生成多項式に基づいて生成するランダムデータ生成
方法であって、生成多項式においてｎ次未満の項で係数
が１となるｋ次項が０次項以外に存在してｋ≧ｍを満た
す場合に、ｐ番目（ｐは、１≦ｐ≦ｍとなる整数）の前
記排他的論理和演算手段ＸＲ（ｐ）が、２つの前記保持
手段Ｒ（ｋ−ｍ＋ｐ）及びＲ（ｎ−ｍ＋ｐ）に保持され
ている値を入力して排他的論理和演算を実行し、ｑ番目
（ｑは、（ｍ＋１）≦ｑ≦ｎとなる整数）の前記保持手
段Ｒ（ｑ）が、（ｑ−ｍ）番目の前記保持手段Ｒ（ｑ−
ｍ）に保持されている値を入力して保持し、ｐ番目の前
記保持手段Ｒ（ｐ）が、対応するｐ番目の前記排他的論
理和演算手段ＸＲ（ｐ）が排他的論理和演算を実行して
出力された値を入力して保持する、ことを特徴とする。
【００１４】各前記排他的論理和演算手段からの出力値
をｍビットの擬似ランダムデータとして出力してもよ
い。
をｍビットの擬似ランダムデータとして出力してもよ
い。
【００１５】ａ番目（ａは、（ｎ−ｍ＋１）≦ａ≦ｎと
なる整数）の前記保持手段Ｒ（ａ）に保持されている値
を、ｍビットの擬似ランダムデータとして出力してもよ
い。
なる整数）の前記保持手段Ｒ（ａ）に保持されている値
を、ｍビットの擬似ランダムデータとして出力してもよ
い。
【００１６】この発明の第４の観点に係るプログラム
は、コンピュータを、それぞれ２つの入力値についての
排他的論理和演算を実行する、ｍ個（ｍは、２以上の整
数）からなる排他的論理和演算手段ＸＲ（１）、ＸＲ
（２）、…、ＸＲ（ｍ−１）、ＸＲ（ｍ）と、前記排他
的論理和演算手段それぞれに対応して設けられ、前記排
他的論理和演算手段が排他的論理和演算を実行して出力
された値を入力して保持する、ｍ個からなる第１の保持
手段Ｒ（１）、Ｒ（２）、…、Ｒ（ｍ−１）、Ｒ（ｍ）
と、（ｎ−ｍ）個（ｎは、ｎ＞ｍとなる整数）からなる
第２の保持手段Ｒ（ｍ＋１）、Ｒ（ｍ＋２）、…、Ｒ
（ｎ−１）、Ｒ（ｎ）として機能させ、擬似ランダムデ
ータを生成するための生成多項式において、ｎ次未満の
項で係数が１となるｋ次項が０次項以外に存在してｋ≧
ｍを満たす場合に、ｐ番目（ｐは、１≦ｐ≦ｍとなる整
数）の前記排他的論理和演算手段ＸＲ（ｐ）が、前記第
１あるいは第２の保持手段に含まれる２つの保持手段Ｒ
（ｋ−ｍ＋ｐ）及びＲ（ｎ−ｍ＋ｐ）に保持されている
値を入力して排他的論理和演算を実行し、出力値をｐ番
目の前記第１の保持手段Ｒ（ｐ）に保持させる処理と、
ｑ番目（ｑは、（ｍ＋１）≦ｑ≦ｎとなる整数）の前記
第２の保持手段が、前記第１あるいは第２の保持手段に
含まれる（ｑ−ｍ）番目の保持手段Ｒ（ｑ−ｍ）に保持
されている値を入力して保持する処理と、を実行させ
る。
は、コンピュータを、それぞれ２つの入力値についての
排他的論理和演算を実行する、ｍ個（ｍは、２以上の整
数）からなる排他的論理和演算手段ＸＲ（１）、ＸＲ
（２）、…、ＸＲ（ｍ−１）、ＸＲ（ｍ）と、前記排他
的論理和演算手段それぞれに対応して設けられ、前記排
他的論理和演算手段が排他的論理和演算を実行して出力
された値を入力して保持する、ｍ個からなる第１の保持
手段Ｒ（１）、Ｒ（２）、…、Ｒ（ｍ−１）、Ｒ（ｍ）
と、（ｎ−ｍ）個（ｎは、ｎ＞ｍとなる整数）からなる
第２の保持手段Ｒ（ｍ＋１）、Ｒ（ｍ＋２）、…、Ｒ
（ｎ−１）、Ｒ（ｎ）として機能させ、擬似ランダムデ
ータを生成するための生成多項式において、ｎ次未満の
項で係数が１となるｋ次項が０次項以外に存在してｋ≧
ｍを満たす場合に、ｐ番目（ｐは、１≦ｐ≦ｍとなる整
数）の前記排他的論理和演算手段ＸＲ（ｐ）が、前記第
１あるいは第２の保持手段に含まれる２つの保持手段Ｒ
（ｋ−ｍ＋ｐ）及びＲ（ｎ−ｍ＋ｐ）に保持されている
値を入力して排他的論理和演算を実行し、出力値をｐ番
目の前記第１の保持手段Ｒ（ｐ）に保持させる処理と、
ｑ番目（ｑは、（ｍ＋１）≦ｑ≦ｎとなる整数）の前記
第２の保持手段が、前記第１あるいは第２の保持手段に
含まれる（ｑ−ｍ）番目の保持手段Ｒ（ｑ−ｍ）に保持
されている値を入力して保持する処理と、を実行させ
る。
【００１７】
【発明の実施の形態】以下に、図面を参照して、この発
明の実施の形態に係るランダムデータ生成装置について
詳細に説明する。
明の実施の形態に係るランダムデータ生成装置について
詳細に説明する。
【００１８】図１は、この発明の実施の形態に係るラン
ダムデータ生成装置１００の構成の一例を示す図であ
る。図１に示すランダムデータ生成装置１００は、１５
次の生成多項式ｇ（ｘ）＝ｘ１５＋ｘ１４＋１に基づく
Ｍ系列データを、８ビットの擬似ランダムデータとして
並列して生成する装置である。図１に示す構成を有する
ランダムデータ生成装置１００は、図２に示すような構
成を有する装置により生成されるシリアルの擬似ランダ
ムデータと同等の擬似ランダムデータを、ｍビットだけ
並列して同時に生成する。
ダムデータ生成装置１００の構成の一例を示す図であ
る。図１に示すランダムデータ生成装置１００は、１５
次の生成多項式ｇ（ｘ）＝ｘ１５＋ｘ１４＋１に基づく
Ｍ系列データを、８ビットの擬似ランダムデータとして
並列して生成する装置である。図１に示す構成を有する
ランダムデータ生成装置１００は、図２に示すような構
成を有する装置により生成されるシリアルの擬似ランダ
ムデータと同等の擬似ランダムデータを、ｍビットだけ
並列して同時に生成する。
【００１９】図１に示すランダムデータ生成装置１００
は、１５個のレジスタＲ１〜Ｒ１５と、８個の排他的論
理和演算回路ＸＯＲ１〜ＸＯＲ８とを備えている。
は、１５個のレジスタＲ１〜Ｒ１５と、８個の排他的論
理和演算回路ＸＯＲ１〜ＸＯＲ８とを備えている。
【００２０】排他的論理和演算回路ＸＯＲ１〜ＸＯＲ８
は、それぞれ２つの入力値についての排他的論理和を演
算するためのものである。すなわち、排他的論理和演算
回路ＸＯＲ１〜ＸＯＲ８は、それぞれ、２つの入力値の
うちいずれか一方が”０”で、他方が”１”である場合
に、”１”を出力する。また、排他的論理和演算回路Ｘ
ＯＲ１〜ＸＯＲ８は、それぞれ、２つの入力値の両方
が”０”あるいは”１”である場合に、”０”を出力す
る。
は、それぞれ２つの入力値についての排他的論理和を演
算するためのものである。すなわち、排他的論理和演算
回路ＸＯＲ１〜ＸＯＲ８は、それぞれ、２つの入力値の
うちいずれか一方が”０”で、他方が”１”である場合
に、”１”を出力する。また、排他的論理和演算回路Ｘ
ＯＲ１〜ＸＯＲ８は、それぞれ、２つの入力値の両方
が”０”あるいは”１”である場合に、”０”を出力す
る。
【００２１】排他的論理和演算回路ＸＯＲ１〜ＸＯＲ８
は、それぞれ８ビットの擬似ランダムデータ中の１ビッ
トに相当する出力データＤ１〜Ｄ８を生成する。
は、それぞれ８ビットの擬似ランダムデータ中の１ビッ
トに相当する出力データＤ１〜Ｄ８を生成する。
【００２２】すなわち、排他的論理和演算回路ＸＯＲ１
は、８ビットからなる擬似ランダムデータ中の１ビット
目に相当する出力データＤ１を生成する。排他的論理和
演算回路ＸＯＲ２は、８ビットからなる擬似ランダムデ
ータ中の２ビット目に相当する出力データＤ２を生成す
る。排他的論理和演算回路ＸＯＲ３は、８ビットからな
る擬似ランダムデータ中の３ビット目に相当する出力デ
ータＤ３を生成する。排他的論理和演算回路ＸＯＲ４
は、８ビットからなる擬似ランダムデータ中の４ビット
目に相当する出力データＤ４を生成する。排他的論理和
演算回路ＸＯＲ５は、８ビットからなる擬似ランダムデ
ータ中の５ビット目に相当する出力データＤ５を生成す
る。排他的論理和演算回路ＸＯＲ６は、８ビットからな
る擬似ランダムデータ中の６ビット目に相当する出力デ
ータＤ６を生成する。排他的論理和演算回路ＸＯＲ７
は、８ビットからなる擬似ランダムデータ中の７ビット
目に相当する出力データＤ７を生成する。排他的論理和
演算回路ＸＯＲ８は、８ビットからなる擬似ランダムデ
ータ中の８ビット目に相当する出力データＤ８を生成す
る。
は、８ビットからなる擬似ランダムデータ中の１ビット
目に相当する出力データＤ１を生成する。排他的論理和
演算回路ＸＯＲ２は、８ビットからなる擬似ランダムデ
ータ中の２ビット目に相当する出力データＤ２を生成す
る。排他的論理和演算回路ＸＯＲ３は、８ビットからな
る擬似ランダムデータ中の３ビット目に相当する出力デ
ータＤ３を生成する。排他的論理和演算回路ＸＯＲ４
は、８ビットからなる擬似ランダムデータ中の４ビット
目に相当する出力データＤ４を生成する。排他的論理和
演算回路ＸＯＲ５は、８ビットからなる擬似ランダムデ
ータ中の５ビット目に相当する出力データＤ５を生成す
る。排他的論理和演算回路ＸＯＲ６は、８ビットからな
る擬似ランダムデータ中の６ビット目に相当する出力デ
ータＤ６を生成する。排他的論理和演算回路ＸＯＲ７
は、８ビットからなる擬似ランダムデータ中の７ビット
目に相当する出力データＤ７を生成する。排他的論理和
演算回路ＸＯＲ８は、８ビットからなる擬似ランダムデ
ータ中の８ビット目に相当する出力データＤ８を生成す
る。
【００２３】レジスタＲ１〜Ｒ１５は、例えばＤフリッ
プフロップ等から構成され、所定のクロック信号に同期
して入力論理値（”０”又は”１”）を取り込み、出力
論理値として保持するためのものである。
プフロップ等から構成され、所定のクロック信号に同期
して入力論理値（”０”又は”１”）を取り込み、出力
論理値として保持するためのものである。
【００２４】すなわち、レジスタＲ１〜Ｒ１５は、外部
から供給されたクロック信号の立ち上がりあるいは立ち
下がりにて入力端に印加されている信号の論理レベルを
取り込み、取り込んだ論理レベルと同一の論理レベルを
有する信号を出力して、この出力を保持する。図１に示
すランダムデータ生成装置１００において、レジスタＲ
１〜Ｒ８は、それぞれ排他的論理和演算回路ＸＯＲ１〜
ＸＯＲ８に対応して設けられ、排他的論理和演算回路Ｘ
ＯＲ１〜ＸＯＲ８が排他的論理和演算を実行することに
より出力された値を入力して保持する。すなわち、レジ
スタＲ１〜Ｒ８は、それぞれ排他的論理和演算回路ＸＯ
Ｒ１〜ＸＯＲ８からの出力値を入力してこれを保持す
る。また、レジスタＲ９〜Ｒ１５は、生成多項式ｇ
（ｘ）が１５次であることに対応して設けられ、それぞ
れレジスタＲ１〜Ｒ７に保持されている値を入力し、出
力論理値として保持する。
から供給されたクロック信号の立ち上がりあるいは立ち
下がりにて入力端に印加されている信号の論理レベルを
取り込み、取り込んだ論理レベルと同一の論理レベルを
有する信号を出力して、この出力を保持する。図１に示
すランダムデータ生成装置１００において、レジスタＲ
１〜Ｒ８は、それぞれ排他的論理和演算回路ＸＯＲ１〜
ＸＯＲ８に対応して設けられ、排他的論理和演算回路Ｘ
ＯＲ１〜ＸＯＲ８が排他的論理和演算を実行することに
より出力された値を入力して保持する。すなわち、レジ
スタＲ１〜Ｒ８は、それぞれ排他的論理和演算回路ＸＯ
Ｒ１〜ＸＯＲ８からの出力値を入力してこれを保持す
る。また、レジスタＲ９〜Ｒ１５は、生成多項式ｇ
（ｘ）が１５次であることに対応して設けられ、それぞ
れレジスタＲ１〜Ｒ７に保持されている値を入力し、出
力論理値として保持する。
【００２５】ここで、レジスタＲ７の出力端は、排他的
論理和演算回路ＸＯＲ１の入力端に結合されている。レ
ジスタＲ８の出力端は、排他的論理和演算回路ＸＯＲ１
及びＸＯＲ２の入力端に結合されている。レジスタＲ９
の出力端は、排他的論理和演算回路ＸＯＲ２及びＸＯＲ
３の入力端に結合されている。レジスタＲ１０の出力端
は、排他的論理和演算回路ＸＯＲ３及びＸＯＲ４の入力
端に結合されている。レジスタＲ１１の出力端は、排他
的論理和演算回路ＸＯＲ４及びＸＯＲ５の入力端に結合
されている。レジスタＲ１２の出力端は、排他的論理和
演算回路ＸＯＲ５及びＸＯＲ６の入力端に結合されてい
る。レジスタＲ１３の出力端は、排他的論理和演算回路
ＸＯＲ６及びＸＯＲ７の入力端に結合されている。レジ
スタＲ１４の出力端は、排他的論理和演算回路ＸＯＲ７
及びＸＯＲ８の入力端に結合されている。レジスタＲ１
５の出力端は、排他的論理和演算回路ＸＯＲ８の入力端
に結合されている。これらの結合関係は、このランダム
データ生成装置１００が生成するＭ系列データの生成多
項式ｇ（ｘ）＝ｘ１５＋ｘ１４＋１に基づいて決定され
る。
論理和演算回路ＸＯＲ１の入力端に結合されている。レ
ジスタＲ８の出力端は、排他的論理和演算回路ＸＯＲ１
及びＸＯＲ２の入力端に結合されている。レジスタＲ９
の出力端は、排他的論理和演算回路ＸＯＲ２及びＸＯＲ
３の入力端に結合されている。レジスタＲ１０の出力端
は、排他的論理和演算回路ＸＯＲ３及びＸＯＲ４の入力
端に結合されている。レジスタＲ１１の出力端は、排他
的論理和演算回路ＸＯＲ４及びＸＯＲ５の入力端に結合
されている。レジスタＲ１２の出力端は、排他的論理和
演算回路ＸＯＲ５及びＸＯＲ６の入力端に結合されてい
る。レジスタＲ１３の出力端は、排他的論理和演算回路
ＸＯＲ６及びＸＯＲ７の入力端に結合されている。レジ
スタＲ１４の出力端は、排他的論理和演算回路ＸＯＲ７
及びＸＯＲ８の入力端に結合されている。レジスタＲ１
５の出力端は、排他的論理和演算回路ＸＯＲ８の入力端
に結合されている。これらの結合関係は、このランダム
データ生成装置１００が生成するＭ系列データの生成多
項式ｇ（ｘ）＝ｘ１５＋ｘ１４＋１に基づいて決定され
る。
【００２６】以下に、図１に示す構成を有するランダム
データ生成装置１００の動作について説明する。レジス
タＲ１〜Ｒ１５に所定の初期値が設定されたのち、外部
からクロック信号が供給されると、そのクロック信号の
立ち上がり、あるいは立ち下がりに同期して、レジスタ
Ｒ１〜Ｒ１５が入力論理値を取り込み、出力論理値とし
て保持する。すなわち、レジスタＲ１〜Ｒ８は、それぞ
れ排他的論理和演算回路ＸＯＲ１〜ＸＯＲ８からの出力
値を入力して、これを保持する。また、レジスタＲ９〜
Ｒ１５は、それぞれレジスタＲ１〜Ｒ７に保持されてい
る値を入力して保持する。
データ生成装置１００の動作について説明する。レジス
タＲ１〜Ｒ１５に所定の初期値が設定されたのち、外部
からクロック信号が供給されると、そのクロック信号の
立ち上がり、あるいは立ち下がりに同期して、レジスタ
Ｒ１〜Ｒ１５が入力論理値を取り込み、出力論理値とし
て保持する。すなわち、レジスタＲ１〜Ｒ８は、それぞ
れ排他的論理和演算回路ＸＯＲ１〜ＸＯＲ８からの出力
値を入力して、これを保持する。また、レジスタＲ９〜
Ｒ１５は、それぞれレジスタＲ１〜Ｒ７に保持されてい
る値を入力して保持する。
【００２７】排他的論理和演算回路ＸＯＲ１〜ＸＯＲ８
は、レジスタＲ７〜１５に保持されている値に基づいた
排他的論理和演算を実行する。排他的論理和演算回路Ｘ
ＯＲ１〜ＸＯＲ８が排他的論理和演算を実行することに
より生成した出力値は、それぞれレジスタＲ１〜Ｒ８に
入力されると共に、ランダム化された出力データＤ１〜
Ｄ８として出力される。
は、レジスタＲ７〜１５に保持されている値に基づいた
排他的論理和演算を実行する。排他的論理和演算回路Ｘ
ＯＲ１〜ＸＯＲ８が排他的論理和演算を実行することに
より生成した出力値は、それぞれレジスタＲ１〜Ｒ８に
入力されると共に、ランダム化された出力データＤ１〜
Ｄ８として出力される。
【００２８】このようにして、図１に示す構成を有する
ランダムデータ生成装置１００は、８ビットの擬似ラン
ダムデータを並列して同時に生成し、出力データＤ１〜
Ｄ８として出力することができる。こうして出力される
出力データＤ１〜Ｄ８は、それぞれ（各ビットデータ）
が図２に示すような構成を有する装置により生成される
データと同等なＭ系列データとなる。すなわち、図１に
示す構成を有するランダムデータ生成装置１００は、図
２に示すような装置が有するレジスタ列の前段における
データを出力データとした場合と同等な擬似ランダムデ
ータを、８ビットだけ並列して出力データＤ１〜Ｄ８と
して同時に出力することができる。
ランダムデータ生成装置１００は、８ビットの擬似ラン
ダムデータを並列して同時に生成し、出力データＤ１〜
Ｄ８として出力することができる。こうして出力される
出力データＤ１〜Ｄ８は、それぞれ（各ビットデータ）
が図２に示すような構成を有する装置により生成される
データと同等なＭ系列データとなる。すなわち、図１に
示す構成を有するランダムデータ生成装置１００は、図
２に示すような装置が有するレジスタ列の前段における
データを出力データとした場合と同等な擬似ランダムデ
ータを、８ビットだけ並列して出力データＤ１〜Ｄ８と
して同時に出力することができる。
【００２９】次に、この発明の実施の形態に係るランダ
ムデータ生成装置１００の構成の他の一例について、図
３を参照して説明する。図３に示すランダムデータ生成
装置１００は、１１次の生成多項式ｇ（ｘ）＝ｘ１１＋
ｘ９＋１に基づくＭ系列データを、８ビットの擬似ラン
ダムデータとして並列して生成する装置である。図３に
示す構成を有するランダムデータ生成装置１００は、図
４に示すような構成を有する装置により生成されるシリ
アルの擬似ランダムデータと同等の擬似ランダムデータ
を、８ビットだけ並列して同時に生成する。
ムデータ生成装置１００の構成の他の一例について、図
３を参照して説明する。図３に示すランダムデータ生成
装置１００は、１１次の生成多項式ｇ（ｘ）＝ｘ１１＋
ｘ９＋１に基づくＭ系列データを、８ビットの擬似ラン
ダムデータとして並列して生成する装置である。図３に
示す構成を有するランダムデータ生成装置１００は、図
４に示すような構成を有する装置により生成されるシリ
アルの擬似ランダムデータと同等の擬似ランダムデータ
を、８ビットだけ並列して同時に生成する。
【００３０】図３に示すランダムデータ生成装置１００
は、８個の排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ１
８と、１１個のレジスタＲ２１〜Ｒ３１とを備えてい
る。
は、８個の排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ１
８と、１１個のレジスタＲ２１〜Ｒ３１とを備えてい
る。
【００３１】排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ
１８は、それぞれ２つの入力値についての排他的論理和
演算を実行するためのものである。
１８は、それぞれ２つの入力値についての排他的論理和
演算を実行するためのものである。
【００３２】レジスタＤ２１〜Ｄ３１は、例えばＤフリ
ップフロップ等から構成され、所定のクロック信号に同
期して入力論理値（”０”又は”１”）を取り込み、出
力論理値として保持するためのものである。
ップフロップ等から構成され、所定のクロック信号に同
期して入力論理値（”０”又は”１”）を取り込み、出
力論理値として保持するためのものである。
【００３３】図３に示すランダムデータ生成装置１００
において、レジスタＲ２１〜Ｒ２８は、それぞれ排他的
論理和演算回路ＸＯＲ１１〜ＸＯＲ１８に対応して設け
られ、排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ１８が
排他的論理和演算を実行することにより出力された値を
入力して保持する。すなわち、レジスタＲ２１〜Ｒ２８
は、排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ１８から
の出力値を入力してこれを保持する。また、レジスタＲ
２９〜Ｒ３１は、生成多項式ｇ（ｘ）が１１次であるこ
とに対応して設けられ、それぞれレジスタＲ２１〜Ｒ２
３に保持されている値を入力し、出力論理値として保持
する。
において、レジスタＲ２１〜Ｒ２８は、それぞれ排他的
論理和演算回路ＸＯＲ１１〜ＸＯＲ１８に対応して設け
られ、排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ１８が
排他的論理和演算を実行することにより出力された値を
入力して保持する。すなわち、レジスタＲ２１〜Ｒ２８
は、排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ１８から
の出力値を入力してこれを保持する。また、レジスタＲ
２９〜Ｒ３１は、生成多項式ｇ（ｘ）が１１次であるこ
とに対応して設けられ、それぞれレジスタＲ２１〜Ｒ２
３に保持されている値を入力し、出力論理値として保持
する。
【００３４】ここで、レジスタＲ２２の出力端は、排他
的論理和演算回路ＸＯＲ１１の入力端に結合されてい
る。レジスタＲ２３の出力端は、排他的論理和演算回路
ＸＯＲ１２の入力端に結合されている。レジスタＲ２４
の出力端は、排他的論理和演算回路ＸＯＲ１１及びＸＯ
Ｒ１３の入力端に結合されている。レジスタＲ２５の出
力端は、排他的論理和演算回路ＸＯＲ１２及びＸＯＲ１
４の入力端に結合されている。レジスタＲ２６の出力端
は、排他的論理和演算回路ＸＯＲ１３及びＸＯＲ１５の
入力端に結合されている。レジスタＲ２７の出力端は、
排他的論理和演算回路ＸＯＲ１４及びＸＯＲ１６の入力
端に結合されている。レジスタＲ２８の出力端は、排他
的論理和演算回路ＸＯＲ１５及びＸＯＲ１７の入力端に
結合されている。レジスタＲ２９の出力端は、排他的論
理和演算回路ＸＯＲ１６及びＸＯＲ１８の入力端に結合
されている。レジスタＲ３０の出力端は、排他的論理和
演算回路ＸＯＲ１７の入力端に結合されている。レジス
タＲ３１の出力端は、排他的論理和演算回路ＸＯＲ１８
の入力端に結合されている。これらの結合関係は、この
ランダムデータ生成装置１００が生成するＭ系列データ
の生成多項式ｇ（ｘ）＝ｘ１１＋ｘ９＋１に基づいて決
定される。
的論理和演算回路ＸＯＲ１１の入力端に結合されてい
る。レジスタＲ２３の出力端は、排他的論理和演算回路
ＸＯＲ１２の入力端に結合されている。レジスタＲ２４
の出力端は、排他的論理和演算回路ＸＯＲ１１及びＸＯ
Ｒ１３の入力端に結合されている。レジスタＲ２５の出
力端は、排他的論理和演算回路ＸＯＲ１２及びＸＯＲ１
４の入力端に結合されている。レジスタＲ２６の出力端
は、排他的論理和演算回路ＸＯＲ１３及びＸＯＲ１５の
入力端に結合されている。レジスタＲ２７の出力端は、
排他的論理和演算回路ＸＯＲ１４及びＸＯＲ１６の入力
端に結合されている。レジスタＲ２８の出力端は、排他
的論理和演算回路ＸＯＲ１５及びＸＯＲ１７の入力端に
結合されている。レジスタＲ２９の出力端は、排他的論
理和演算回路ＸＯＲ１６及びＸＯＲ１８の入力端に結合
されている。レジスタＲ３０の出力端は、排他的論理和
演算回路ＸＯＲ１７の入力端に結合されている。レジス
タＲ３１の出力端は、排他的論理和演算回路ＸＯＲ１８
の入力端に結合されている。これらの結合関係は、この
ランダムデータ生成装置１００が生成するＭ系列データ
の生成多項式ｇ（ｘ）＝ｘ１１＋ｘ９＋１に基づいて決
定される。
【００３５】また、レジスタＲ２４〜Ｒ３１に保持され
ている値は、それぞれ８ビットの擬似ランダムデータ中
の１ビットに相当する出力データＤ１１〜Ｄ１８として
出力される。
ている値は、それぞれ８ビットの擬似ランダムデータ中
の１ビットに相当する出力データＤ１１〜Ｄ１８として
出力される。
【００３６】すなわち、レジスタＲ２４は、８ビットか
らなる擬似ランダムデータ中の１ビット目に相当する出
力データＤ１１を保持する。レジスタＲ２５は、８ビッ
トからなる擬似ランダムデータ中の２ビット目に相当す
る出力データＤ１２を保持する。レジスタＲ２６は、８
ビットからなる擬似ランダムデータ中の３ビット目に相
当する出力データＤ１３を保持する。レジスタＲ２７
は、８ビットからなる擬似ランダムデータ中の４ビット
目に相当する出力データＤ１４を保持する。レジスタＲ
２８は、８ビットからなる擬似ランダムデータ中の５ビ
ット目に相当する出力データＤ１５を保持する。レジス
タＲ２９は、８ビットからなる擬似ランダムデータ中の
６ビット目に相当する出力データＤ１６を保持する。レ
ジスタＲ３０は、８ビットからなる擬似ランダムデータ
中の７ビット目に相当する出力データＤ１７を保持す
る。レジスタＲ３１は、８ビットからなる擬似ランダム
データ中の８ビット目に相当する出力データＤ１８を保
持する。
らなる擬似ランダムデータ中の１ビット目に相当する出
力データＤ１１を保持する。レジスタＲ２５は、８ビッ
トからなる擬似ランダムデータ中の２ビット目に相当す
る出力データＤ１２を保持する。レジスタＲ２６は、８
ビットからなる擬似ランダムデータ中の３ビット目に相
当する出力データＤ１３を保持する。レジスタＲ２７
は、８ビットからなる擬似ランダムデータ中の４ビット
目に相当する出力データＤ１４を保持する。レジスタＲ
２８は、８ビットからなる擬似ランダムデータ中の５ビ
ット目に相当する出力データＤ１５を保持する。レジス
タＲ２９は、８ビットからなる擬似ランダムデータ中の
６ビット目に相当する出力データＤ１６を保持する。レ
ジスタＲ３０は、８ビットからなる擬似ランダムデータ
中の７ビット目に相当する出力データＤ１７を保持す
る。レジスタＲ３１は、８ビットからなる擬似ランダム
データ中の８ビット目に相当する出力データＤ１８を保
持する。
【００３７】以下に、図３に示す構成を有するランダム
データ生成装置１００の動作について説明する。レジス
タＲ２１〜Ｒ３１に所定の初期値が設定されたのち、外
部からクロック信号が供給されると、そのクロック信号
の立ち上がり、あるいは立ち下がりに同期して、レジス
タＲ２１〜Ｒ３１が入力論理値を取り込み、出力論理値
として保持する。すなわち、レジスタＲ２１〜Ｒ２８
は、それぞれ排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ
１８からの出力値を入力して、これを保持する。また、
レジスタＲ２９〜Ｒ３１は、それぞれレジスタＲ２１〜
Ｒ２３に保持されている値を入力して保持する。
データ生成装置１００の動作について説明する。レジス
タＲ２１〜Ｒ３１に所定の初期値が設定されたのち、外
部からクロック信号が供給されると、そのクロック信号
の立ち上がり、あるいは立ち下がりに同期して、レジス
タＲ２１〜Ｒ３１が入力論理値を取り込み、出力論理値
として保持する。すなわち、レジスタＲ２１〜Ｒ２８
は、それぞれ排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ
１８からの出力値を入力して、これを保持する。また、
レジスタＲ２９〜Ｒ３１は、それぞれレジスタＲ２１〜
Ｒ２３に保持されている値を入力して保持する。
【００３８】排他的論理和演算回路ＸＯＲ１１〜ＸＯＲ
１８は、レジスタＲ２２〜Ｒ３１に保持されている値に
基づいた排他的論理和演算を実行する。また、レジスタ
Ｒ２４〜Ｒ３１に保持されている値は、それぞれランダ
ム化された出力データＤ１１〜Ｄ１８として出力され
る。
１８は、レジスタＲ２２〜Ｒ３１に保持されている値に
基づいた排他的論理和演算を実行する。また、レジスタ
Ｒ２４〜Ｒ３１に保持されている値は、それぞれランダ
ム化された出力データＤ１１〜Ｄ１８として出力され
る。
【００３９】このようにして、図３に示す構成を有する
ランダムデータ生成装置１００は、８ビットの擬似ラン
ダムデータを並列して同時に生成し、出力データＤ１１
〜Ｄ１８として出力することができる。こうして得られ
る出力データＤ１１〜Ｄ１８は、それぞれが図４に示す
ような構成を有する装置により生成されるデータと同等
なＭ系列データとなる。すなわち、図３に示す構成を有
するランダムデータ生成装置１００は、図４に示すよう
な装置が有するレジスタ列の後段におけるデータを出力
データとした場合と同等な擬似ランダムデータを、８ビ
ットだけ並列して出力データＤ１１〜Ｄ１８として同時
に出力することができる。
ランダムデータ生成装置１００は、８ビットの擬似ラン
ダムデータを並列して同時に生成し、出力データＤ１１
〜Ｄ１８として出力することができる。こうして得られ
る出力データＤ１１〜Ｄ１８は、それぞれが図４に示す
ような構成を有する装置により生成されるデータと同等
なＭ系列データとなる。すなわち、図３に示す構成を有
するランダムデータ生成装置１００は、図４に示すよう
な装置が有するレジスタ列の後段におけるデータを出力
データとした場合と同等な擬似ランダムデータを、８ビ
ットだけ並列して出力データＤ１１〜Ｄ１８として同時
に出力することができる。
【００４０】より一般的に、ｎ次の生成多項式ｇ（ｘ）
＝ｘｎ＋ｘｋ＋１に基づくＭ系列データをｍビットだけ
並列して出力するランダムデータ生成装置１００は、以
下のようにして構成することができる。ここで、ｍは２
以上の整数であり、ｎはｎ＞ｍとなる整数である。ま
た、生成多項式ｇ（ｘ）において、ｎ次未満の項で係数
が１となるｋ次項が０次項以外に存在して、ｋ≧ｍを満
たすものとする。
＝ｘｎ＋ｘｋ＋１に基づくＭ系列データをｍビットだけ
並列して出力するランダムデータ生成装置１００は、以
下のようにして構成することができる。ここで、ｍは２
以上の整数であり、ｎはｎ＞ｍとなる整数である。ま
た、生成多項式ｇ（ｘ）において、ｎ次未満の項で係数
が１となるｋ次項が０次項以外に存在して、ｋ≧ｍを満
たすものとする。
【００４１】この場合、ランダムデータ生成装置１００
は、ｍ個の排他的論理和演算回路ＸＲ（１）、ＸＲ
（２）、…、ＸＲ（ｍ−１）、ＸＲ（ｍ）と、ｎ個のレ
ジスタＲ（１）、Ｒ（２）、…、Ｒ（ｎ−１）、Ｒ
（ｎ）とを備えて構成される。ここで、１≦ｐ≦ｍとな
る整数ｐを用いて特定されるｐ番目の排他的論理和演算
回路ＸＲ（ｐ）は、２つのレジスタＲ（ｋ−ｍ＋ｐ）及
びＲ（ｎ−ｍ＋ｐ）に保持されている値を入力して、排
他的論理和演算を実行する。また、ｐ番目のレジスタＲ
（ｐ）は、ｐ番目の排他的論理和演算回路ＸＲ（ｐ）に
対応して設けられ、ｐ番目の排他的論理和演算回路ＸＲ
（ｐ）からの出力値を入力して保持する。さらに、（ｍ
＋１）≦ｑ≦ｎとなる整数ｑを用いて特定されるｑ番目
のレジスタＲ（ｑ）は、（ｑ−ｍ）番目のレジスタＲ
（ｑ−ｍ）に保持されている値を入力して保持する。
は、ｍ個の排他的論理和演算回路ＸＲ（１）、ＸＲ
（２）、…、ＸＲ（ｍ−１）、ＸＲ（ｍ）と、ｎ個のレ
ジスタＲ（１）、Ｒ（２）、…、Ｒ（ｎ−１）、Ｒ
（ｎ）とを備えて構成される。ここで、１≦ｐ≦ｍとな
る整数ｐを用いて特定されるｐ番目の排他的論理和演算
回路ＸＲ（ｐ）は、２つのレジスタＲ（ｋ−ｍ＋ｐ）及
びＲ（ｎ−ｍ＋ｐ）に保持されている値を入力して、排
他的論理和演算を実行する。また、ｐ番目のレジスタＲ
（ｐ）は、ｐ番目の排他的論理和演算回路ＸＲ（ｐ）に
対応して設けられ、ｐ番目の排他的論理和演算回路ＸＲ
（ｐ）からの出力値を入力して保持する。さらに、（ｍ
＋１）≦ｑ≦ｎとなる整数ｑを用いて特定されるｑ番目
のレジスタＲ（ｑ）は、（ｑ−ｍ）番目のレジスタＲ
（ｑ−ｍ）に保持されている値を入力して保持する。
【００４２】ランダムデータ生成装置１００は、ｍ個の
排他的論理和演算回路ＸＲ（１）、ＸＲ（２）、…、Ｘ
Ｒ（ｍ−１）、ＸＲ（ｍ）からの出力値を、それぞれ出
力データＤ（１）、Ｄ（２）、…、Ｄ（ｍ−１）、Ｄ
（ｍ）として並列して出力することで、ｍビットからな
る擬似ランダムデータを生成することができる。
排他的論理和演算回路ＸＲ（１）、ＸＲ（２）、…、Ｘ
Ｒ（ｍ−１）、ＸＲ（ｍ）からの出力値を、それぞれ出
力データＤ（１）、Ｄ（２）、…、Ｄ（ｍ−１）、Ｄ
（ｍ）として並列して出力することで、ｍビットからな
る擬似ランダムデータを生成することができる。
【００４３】あるいは、ランダムデータ生成装置１００
は、ｎ個のレジスタＲ（１）、Ｒ（２）、…、Ｒ（ｎ−
１）、Ｒ（ｎ）に含まれるｍ個のレジスタＲ（ｎ−ｍ＋
１）、Ｒ（ｎ−ｍ＋２）、…、Ｒ（ｎ−１）、Ｒ（ｎ）
に保持されている値を、それぞれ出力データＤ（１）、
Ｄ（２）、…、Ｄ（ｍ−１）、Ｄ（ｍ）として並列して
出力することによっても、ｍビットからなる擬似ランダ
ムデータを生成することができる。
は、ｎ個のレジスタＲ（１）、Ｒ（２）、…、Ｒ（ｎ−
１）、Ｒ（ｎ）に含まれるｍ個のレジスタＲ（ｎ−ｍ＋
１）、Ｒ（ｎ−ｍ＋２）、…、Ｒ（ｎ−１）、Ｒ（ｎ）
に保持されている値を、それぞれ出力データＤ（１）、
Ｄ（２）、…、Ｄ（ｍ−１）、Ｄ（ｍ）として並列して
出力することによっても、ｍビットからなる擬似ランダ
ムデータを生成することができる。
【００４４】以上説明したように、このランダムデータ
生成装置１００によれば、簡単な構成で、擬似ランダム
データを並列して生成することができる。
生成装置１００によれば、簡単な構成で、擬似ランダム
データを並列して生成することができる。
【００４５】以上のように構成されたランダムデータ生
成装置１００は、図５に示すようなデータランダム化装
置２００に適用することができる。
成装置１００は、図５に示すようなデータランダム化装
置２００に適用することができる。
【００４６】このデータランダム化装置２００は、ｍ個
の排他的論理和演算回路からなるデータ合成器１０１を
備えている。データ合成器１０１は、ランダムデータ生
成装置１００により生成されたｍビットからなる擬似ラ
ンダムデータと、外部から入力されたｍビットのパラレ
ルデータとの排他的論理和演算を実行するため、ｍ個の
排他的論理和演算回路を備えている。これにより、デー
タランダム化装置２００は、パラレルデータと擬似ラン
ダムデータとを合成し、入力パラレルデータをランダム
化（ランダマイズ）して出力することができる。
の排他的論理和演算回路からなるデータ合成器１０１を
備えている。データ合成器１０１は、ランダムデータ生
成装置１００により生成されたｍビットからなる擬似ラ
ンダムデータと、外部から入力されたｍビットのパラレ
ルデータとの排他的論理和演算を実行するため、ｍ個の
排他的論理和演算回路を備えている。これにより、デー
タランダム化装置２００は、パラレルデータと擬似ラン
ダムデータとを合成し、入力パラレルデータをランダム
化（ランダマイズ）して出力することができる。
【００４７】このデータランダム化装置２００による
と、従来技術では必要であった並直列（Paralell-to-Se
rial）変換器や、直並列（Serial-to-Paralell）変換器
が不要となる。また、このデータランダム化装置２００
では、入力されるパラレルデータと同一周期のクロック
信号を用いて、ランダムデータ生成装置１００により擬
似ランダムデータを並列して生成することができる。こ
れにより、簡単な構成で、擬似ランダムデータを並列し
て生成し、パラレルデータをランダム化することができ
る。
と、従来技術では必要であった並直列（Paralell-to-Se
rial）変換器や、直並列（Serial-to-Paralell）変換器
が不要となる。また、このデータランダム化装置２００
では、入力されるパラレルデータと同一周期のクロック
信号を用いて、ランダムデータ生成装置１００により擬
似ランダムデータを並列して生成することができる。こ
れにより、簡単な構成で、擬似ランダムデータを並列し
て生成し、パラレルデータをランダム化することができ
る。
【００４８】また、このランダムデータ生成装置１００
がｍビットからなる擬似ランダムデータを並列して生成
するためのクロック信号周期は、擬似ランダムデータが
合成される入力パラレルデータの信号周期と同一にする
ことができ、専用のクロック信号は不要である。これに
より、簡単な構成で、擬似ランダムデータを並列して生
成することができる。
がｍビットからなる擬似ランダムデータを並列して生成
するためのクロック信号周期は、擬似ランダムデータが
合成される入力パラレルデータの信号周期と同一にする
ことができ、専用のクロック信号は不要である。これに
より、簡単な構成で、擬似ランダムデータを並列して生
成することができる。
【００４９】なお、ランダム化されたパラレルデータを
元のデータに戻すための逆ランダム化（デランダマイ
ズ）を実行する際にも、この発明の実施の形態に係るラ
ンダムデータ生成装置１００やデータランダム化装置２
００を用いることができる。すなわち、データランダム
化装置２００は、パラレルデータをランダム化するもの
に限定されず、既にランダム化されているパラレルデー
タを逆ランダム化するものであってもよい。
元のデータに戻すための逆ランダム化（デランダマイ
ズ）を実行する際にも、この発明の実施の形態に係るラ
ンダムデータ生成装置１００やデータランダム化装置２
００を用いることができる。すなわち、データランダム
化装置２００は、パラレルデータをランダム化するもの
に限定されず、既にランダム化されているパラレルデー
タを逆ランダム化するものであってもよい。
【００５０】ランダムデータ生成装置１００の用途は、
パラレルデータをランダム化あるいは逆ランダム化する
ためにデータランダム化装置２００に適用される場合に
限定されず、複数ビットの擬似ランダムデータが要求さ
れる各種の用途にて、適宜利用することができる。
パラレルデータをランダム化あるいは逆ランダム化する
ためにデータランダム化装置２００に適用される場合に
限定されず、複数ビットの擬似ランダムデータが要求さ
れる各種の用途にて、適宜利用することができる。
【００５１】また、この発明は、専用の装置によらず、
数値演算処理を実行可能なコンピュータを用いても実現
可能である。すなわち、コンピュータを、上述のｍ個の
排他的論理和演算回路ＸＲ（１）〜ＸＲ（ｍ）及びｎ個
のレジスタＲ（１）〜Ｒ（ｎ）として機能させるための
動作プログラムを所定の記録部に記録し、ＣＰＵ等のマ
イクロプロセッサが当該動作プログラムを読み出して実
行することで、上述のランダムデータ生成装置１００と
して機能させることができる。また、コンピュータを上
述のデータ合成器１０１として機能させるための動作プ
ログラムも作成可能であり、これにより、データランダ
ム化装置２００もコンピュータを用いて実現可能であ
る。ここで、動作プログラムは、ＦＤ、ＣＤ−ＲＯＭ、
ＭＯ、メモリーカード等のコンピュータ読み取り可能な
記録媒体に記録して配布するものとしてもよい。さら
に、インターネット上のＦＴＰ（File Transfer Protoc
ol）サーバ等が有するファイルシステムに動作プログラ
ムを格納しておき、コンピュータに、例えば搬送波に重
畳して、ダウンロード等するようにしてもよい。
数値演算処理を実行可能なコンピュータを用いても実現
可能である。すなわち、コンピュータを、上述のｍ個の
排他的論理和演算回路ＸＲ（１）〜ＸＲ（ｍ）及びｎ個
のレジスタＲ（１）〜Ｒ（ｎ）として機能させるための
動作プログラムを所定の記録部に記録し、ＣＰＵ等のマ
イクロプロセッサが当該動作プログラムを読み出して実
行することで、上述のランダムデータ生成装置１００と
して機能させることができる。また、コンピュータを上
述のデータ合成器１０１として機能させるための動作プ
ログラムも作成可能であり、これにより、データランダ
ム化装置２００もコンピュータを用いて実現可能であ
る。ここで、動作プログラムは、ＦＤ、ＣＤ−ＲＯＭ、
ＭＯ、メモリーカード等のコンピュータ読み取り可能な
記録媒体に記録して配布するものとしてもよい。さら
に、インターネット上のＦＴＰ（File Transfer Protoc
ol）サーバ等が有するファイルシステムに動作プログラ
ムを格納しておき、コンピュータに、例えば搬送波に重
畳して、ダウンロード等するようにしてもよい。
【００５２】
【発明の効果】以上の説明のように、この発明によれ
ば、簡単な構成で、擬似ランダムデータを並列して生成
し、パラレルデータのランダム化が可能となる。
ば、簡単な構成で、擬似ランダムデータを並列して生成
し、パラレルデータのランダム化が可能となる。
【図１】この発明の実施の形態に係るランダムデータ生
成装置の構成の一例を示す図である。
成装置の構成の一例を示す図である。
【図２】図１に示す構成を有するランダムデータ生成装
置が出力する出力データの各ビットデータと同等なＭ系
列データを生成する装置の構成を示す図である。
置が出力する出力データの各ビットデータと同等なＭ系
列データを生成する装置の構成を示す図である。
【図３】この発明の実施の形態に係るランダムデータ生
成装置の構成の他の一例を示す図である。
成装置の構成の他の一例を示す図である。
【図４】図３に示す構成を有するランダムデータ生成装
置が出力する出力データの各ビットデータと同等なＭ系
列データを生成する装置の構成を示す図である。
置が出力する出力データの各ビットデータと同等なＭ系
列データを生成する装置の構成を示す図である。
【図５】データランダム化装置の構成を示す図である。
ＸＯＲ１〜ＸＯＲ８、ＸＯＲ１１〜ＸＯＲ１８、ＸＲ
（１）、ＸＲ（２）、…、ＸＲ（ｍ−１）、ＸＲ（ｍ） 排他的論理和演算回路 Ｒ１〜Ｒ１５、Ｒ２１〜Ｒ３１、Ｒ（１）、Ｒ（２）、
…、Ｒ（ｎ−１）、Ｒ（ｎ） レジスタ Ｄ１〜Ｄ８、Ｄ１１〜Ｄ１８、Ｄ（１）、Ｄ（２）、
…、Ｄ（ｍ−１）、Ｄ（ｍ） 出力データ １００ ランダムデータ生成装置 １０１ データ合成器 ２００ データランダム化装置
（１）、ＸＲ（２）、…、ＸＲ（ｍ−１）、ＸＲ（ｍ） 排他的論理和演算回路 Ｒ１〜Ｒ１５、Ｒ２１〜Ｒ３１、Ｒ（１）、Ｒ（２）、
…、Ｒ（ｎ−１）、Ｒ（ｎ） レジスタ Ｄ１〜Ｄ８、Ｄ１１〜Ｄ１８、Ｄ（１）、Ｄ（２）、
…、Ｄ（ｍ−１）、Ｄ（ｍ） 出力データ １００ ランダムデータ生成装置 １０１ データ合成器 ２００ データランダム化装置
Claims (11)
- 【請求項１】ｍビット（ｍは、２以上の整数）からなる
擬似ランダムデータを、ｎ次（ｎは、ｎ＞ｍとなる整
数）の生成多項式に基づいて生成するランダムデータ生
成装置であって、 それぞれ２つの入力値についての排他的論理和演算を実
行する、ｍ個からなる排他的論理和演算手段と、 前記排他的論理和演算手段それぞれに対応して設けら
れ、前記排他的論理和演算手段が排他的論理和演算を実
行して出力された値を入力して保持する、ｍ個からなる
第１の保持手段と、 （ｎ−ｍ）個からなる第２の保持手段とを備え、 各前記排他的論理和演算手段は、前記第１あるいは第２
の保持手段に含まれる保持手段のうち、ｎ次の生成多項
式に基づいて決定されるいずれか２つの保持手段に保持
されている値を入力して、排他的論理和演算を実行す
る、 ことを特徴とするランダムデータ生成装置。 - 【請求項２】生成多項式においてｎ次未満の項で係数が
１となるｋ次項が０次項以外に存在してｋ≧ｍを満た
し、 各前記排他的論理和演算手段をＸＲ（１）、ＸＲ
（２）、…、ＸＲ（ｍ−１）、ＸＲ（ｍ）とし、各前記
第１の保持手段をＲ（１）、Ｒ（２）、…、Ｒ（ｍ−
１）、Ｒ（ｍ）とし、各前記第２の保持手段をＲ（ｍ＋
１）、Ｒ（ｍ＋２）、…、Ｒ（ｎ−１）、Ｒ（ｎ）とし
た場合に、 ｐ番目（ｐは、１≦ｐ≦ｍとなる整数）の前記排他的論
理和演算手段ＸＲ（ｐ）は、前記第１あるいは第２の保
持手段に含まれる２つの保持手段Ｒ（ｋ−ｍ＋ｐ）及び
Ｒ（ｎ−ｍ＋ｐ）に保持されている値を入力して排他的
論理和演算を実行し、 ｑ番目（ｑは、（ｍ＋１）≦ｑ≦ｎとなる整数）の前記
第２の保持手段Ｒ（ｑ）は、前記第１あるいは第２の保
持手段に含まれる（ｑ−ｍ）番目の保持手段Ｒ（ｑ−
ｍ）に保持されている値を入力して保持する、 ことを特徴とする請求項１に記載のランダムデータ生成
装置。 - 【請求項３】各前記排他的論理和演算手段からの出力値
をｍビットの擬似ランダムデータとして出力する、 ことを特徴とする請求項２に記載のランダムデータ生成
装置。 - 【請求項４】ｍ＝８、ｎ＝１５及び、ｋ＝１４である、 ことを特徴とする請求項３に記載のランダムデータ生成
装置。 - 【請求項５】前記第１あるいは第２の保持手段に含まれ
るａ番目（ａは、（ｎ−ｍ＋１）≦ａ≦ｎとなる整数）
の保持手段Ｒ（ａ）に保持されている値を、ｍビットの
擬似ランダムデータとして出力する、 ことを特徴とする請求項２に記載のランダムデータ生成
装置。 - 【請求項６】ｍ＝８、ｎ＝１１及び、ｋ＝９である、 ことを特徴とする請求項５に記載のランダムデータ生成
装置。 - 【請求項７】請求項１から６のいずれか１項に記載のラ
ンダムデータ生成装置により生成されたｍビットの擬似
ランダムデータと、ｍビットからなるパラレルデータと
の排他的論理和演算を実行する、ｍ個の演算手段からな
るランダムデータ合成手段を備える、 ことを特徴とするデータランダム化装置。 - 【請求項８】ｍ個（ｍは、２以上の整数）からなる排他
的論理和演算手段ＸＲ（１）、ＸＲ（２）、…、ＸＲ
（ｍ−１）、ＸＲ（ｍ）と、ｎ個（ｎは、ｎ＞ｍとなる
整数）からなる保持手段Ｒ（１）、Ｒ（２）、…、Ｒ
（ｎ−１）、Ｒ（ｎ）とを備えるランダムデータ生成装
置により、ｍビットからなる擬似ランダムデータを、ｎ
次の生成多項式に基づいて生成するランダムデータ生成
方法であって、 生成多項式においてｎ次未満の項で係数が１となるｋ次
項が０次項以外に存在してｋ≧ｍを満たす場合に、 ｐ番目（ｐは、１≦ｐ≦ｍとなる整数）の前記排他的論
理和演算手段ＸＲ（ｐ）が、２つの前記保持手段Ｒ（ｋ
−ｍ＋ｐ）及びＲ（ｎ−ｍ＋ｐ）に保持されている値を
入力して排他的論理和演算を実行し、 ｑ番目（ｑは、（ｍ＋１）≦ｑ≦ｎとなる整数）の前記
保持手段Ｒ（ｑ）が、（ｑ−ｍ）番目の前記保持手段Ｒ
（ｑ−ｍ）に保持されている値を入力して保持し、 ｐ番目の前記保持手段Ｒ（ｐ）が、対応するｐ番目の前
記排他的論理和演算手段ＸＲ（ｐ）が排他的論理和演算
を実行して出力された値を入力して保持する、 ことを特徴とするランダムデータ生成方法。 - 【請求項９】各前記排他的論理和演算手段からの出力値
をｍビットの擬似ランダムデータとして出力する、 ことを特徴とする請求項８に記載のランダムデータ生成
方法。 - 【請求項１０】ａ番目（ａは、（ｎ−ｍ＋１）≦ａ≦ｎ
となる整数）の前記保持手段Ｒ（ａ）に保持されている
値を、ｍビットの擬似ランダムデータとして出力する、 ことを特徴とする請求項８に記載のランダムデータ生成
方法。 - 【請求項１１】コンピュータを、 それぞれ２つの入力値についての排他的論理和演算を実
行する、ｍ個（ｍは、２以上の整数）からなる排他的論
理和演算手段ＸＲ（１）、ＸＲ（２）、…、ＸＲ（ｍ−
１）、ＸＲ（ｍ）と、 前記排他的論理和演算手段それぞれに対応して設けら
れ、前記排他的論理和演算手段が排他的論理和演算を実
行して出力された値を入力して保持する、ｍ個からなる
第１の保持手段Ｒ（１）、Ｒ（２）、…、Ｒ（ｍ−
１）、Ｒ（ｍ）と、 （ｎ−ｍ）個（ｎは、ｎ＞ｍとなる整数）からなる第２
の保持手段Ｒ（ｍ＋１）、Ｒ（ｍ＋２）、…、Ｒ（ｎ−
１）、Ｒ（ｎ）として機能させ、 擬似ランダムデータを生成するための生成多項式におい
て、ｎ次未満の項で係数が１となるｋ次項が０次項以外
に存在してｋ≧ｍを満たす場合に、 ｐ番目（ｐは、１≦ｐ≦ｍとなる整数）の前記排他的論
理和演算手段ＸＲ（ｐ）が、前記第１あるいは第２の保
持手段に含まれる２つの保持手段Ｒ（ｋ−ｍ＋ｐ）及び
Ｒ（ｎ−ｍ＋ｐ）に保持されている値を入力して排他的
論理和演算を実行し、出力値をｐ番目の前記第１の保持
手段Ｒ（ｐ）に保持させる処理と、 ｑ番目（ｑは、（ｍ＋１）≦ｑ≦ｎとなる整数）の前記
第２の保持手段が、前記第１あるいは第２の保持手段に
含まれる（ｑ−ｍ）番目の保持手段Ｒ（ｑ−ｍ）に保持
されている値を入力して保持する処理と、 を実行させるためのプログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143772A JP2002342072A (ja) | 2001-05-14 | 2001-05-14 | ランダムデータ生成装置、データランダム化装置、ランダムデータ生成方法及びプログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001143772A JP2002342072A (ja) | 2001-05-14 | 2001-05-14 | ランダムデータ生成装置、データランダム化装置、ランダムデータ生成方法及びプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002342072A true JP2002342072A (ja) | 2002-11-29 |
Family
ID=18989854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001143772A Pending JP2002342072A (ja) | 2001-05-14 | 2001-05-14 | ランダムデータ生成装置、データランダム化装置、ランダムデータ生成方法及びプログラム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002342072A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210139A (ja) * | 2007-02-26 | 2008-09-11 | Ntt Electornics Corp | 擬似乱数発生回路及び電子装置 |
| US7812636B2 (en) | 2007-05-21 | 2010-10-12 | Fujitsu Limited | Method and device for generating pseudo-random binary data |
| JP2014519133A (ja) * | 2011-06-01 | 2014-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 偽ｖｆｏパターンの検出を軽減する装置、方法、およびプログラム |
-
2001
- 2001-05-14 JP JP2001143772A patent/JP2002342072A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210139A (ja) * | 2007-02-26 | 2008-09-11 | Ntt Electornics Corp | 擬似乱数発生回路及び電子装置 |
| JP4699403B2 (ja) * | 2007-02-26 | 2011-06-08 | Ｎｔｔエレクトロニクス株式会社 | 擬似乱数発生回路及び電子装置 |
| US7812636B2 (en) | 2007-05-21 | 2010-10-12 | Fujitsu Limited | Method and device for generating pseudo-random binary data |
| JP2014519133A (ja) * | 2011-06-01 | 2014-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 偽ｖｆｏパターンの検出を軽減する装置、方法、およびプログラム |
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