JP2008210139A

JP2008210139A - 擬似乱数発生回路及び電子装置

Info

Publication number: JP2008210139A
Application number: JP2007046054A
Authority: JP
Inventors: Yasushi Morita; 靖森田; Shigeki Saito; 茂樹斎藤; Makoto Sasaki; 誠佐々木; Tetsuo Nakamura; 哲男中村
Original assignee: NTT Electronics Corp
Current assignee: NTT Electronics Corp
Priority date: 2007-02-26
Filing date: 2007-02-26
Publication date: 2008-09-11
Anticipated expiration: 2027-02-26
Also published as: JP4699403B2

Abstract

【課題】高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる擬似乱数発生回路及び電子装置を得る。
【解決手段】本発明に係る擬似乱数発生回路は、１から順に番号を付けたＭ（１５以上の自然数）個のシフトレジスタと、各シフトレジスタを接続する接続回路とを備え、各シフトレジスタは入力した信号を同一のクロック信号に合わせてシフトし、降番順のｎ（Ｍ以下の自然数）個のシフトレジスタの出力が、パラレル化した擬似乱数データとして出力され、接続回路は、ｍ（Ｍ以下の自然数）番目のシフトレジスタに対して、関数Ｆ（ｍ−ｎ）の値を計算して入力し、関数Ｆ（ｘ）は、０＜ｘの場合はｘ番目のシフトレジスタの出力であり、ｘ≦０の場合はＦ（ｘ＋１４）とＦ（ｘ＋１５）の排他的論理和で表される。
【選択図】図２

Description

本発明は、擬似乱数データを発生させる擬似乱数発生回路に関し、特に高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる擬似乱数発生回路及び電子装置に関するものである。

暗号アルゴリズム等に乱数が用いられている。そして、扱いやすさや処理の簡単さから真性乱数よりも、ソフトウェアでも容易に生成可能な擬似乱数が用いられることが多い。擬似乱数を発生させる擬似乱数発生回路として様々なものが提案されている（例えば、特許文献１，２参照）。

図１５は、従来の擬似乱数発生回路を示すブロック図である。この擬似乱数発生回路は、国際的に標準化された規格であるＰＮ１５段回路である。ＰＮとはpseudo random noise（擬似ランダム雑音）であり、デジタルデータ伝送の分野では擬似乱数として使用される。

擬似乱数発生回路は、シフトレジスタＦＦ０１〜ＦＦ１５と、各シフトレジスタを接続する接続回路３０１とを有する。シフトレジスタＦＦ０１〜ＦＦ１５は、Ｄ型フリップフロップ回路であり、入力した信号を同一のクロック信号ＣＬ１の１クロックごとにそれぞれ１ｂｉｔシフトする。

接続回路３０１は、ｉ（１〜１４の自然数）番目のシフトレジスタの出力をｉ＋１番目のシフトレジスタに入力する。また、接続回路３０１は、１４番目のシフトレジスタの出力と１５番目のシフトレジスタの出力の排他的論理和を計算して１番目のシフトレジスタに出力する。そして、１５番目のシフトレジスタの出力が、１クロックごとに１ｂｉｔの擬似乱数データとして出力される。

図１６は、図１５の擬似乱数発生回路の出力データを示す図である。このように１５段のシフトレジスタを使用した場合、（２の１５乗−１）個毎に系列のランダムなデータが繰り返される。

従来の擬似乱数発生回路では擬似乱数データが１ｂｉｔずつシリアルに出力される。しかし、通信回路ではデータバスのようにパラレルにデータを転送する場合が多い。そこで、図１７に示すような回路が用いられる。擬似乱数発生回路３０２からの１ｂｉｔシリアル出力は、シフトレジスタ３０３によりパラレル化される。このパラレル化された信号がパラレル処理回路３０４により処理される。図１８は、図１７のシフトレジスタの出力データを示す図である。シフトレジスタ３０３は、１ｂｉｔシリアル出力のデータをＬＳＢ（下位ｂｉｔ）詰めで、８ｂｉｔの単位（１ｂｙｔｅ）でパラレル化する。

特開平１１−０９５９８４号公報特開２００４−１９２０９６号公報

パラレル処理回路３０４で用いられるクロック信号ＣＬ２の周波数Ｆ２は、擬似乱数発生回路３０２で用いられるクロック信号ＣＬ１の周波数Ｆ１の８分の１となる。図１７の回路の後段に接続される通信回路等では一般的にｂｙｔｅデータ単位で処理を行うため、その後の処理にもクロック信号ＣＬ２が用いられる。逆に言えば、パラレル化した擬似乱数データを発生させるために、通信回路等で用いられるクロック信号の周波数の数倍（ここでは８倍）の高い周波数のクロック信号が必要であった。このため、回路の高速化、発振器の追加、及び消費電力の増加が発生するという問題点があった。

本発明は、上述のような課題を解決するためになされたもので、その目的は、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる擬似乱数発生回路及び電子装置を得るものである。

本発明に係る擬似乱数発生回路は、１から順に番号を付けたＭ（１５以上の自然数）個のシフトレジスタと、各シフトレジスタを接続する接続回路とを備え、各シフトレジスタは入力した信号を同一のクロック信号に合わせてシフトし、降番順のｎ（Ｍ以下の自然数）個のシフトレジスタの出力が、パラレル化した擬似乱数データとして出力され、接続回路は、ｍ（Ｍ以下の自然数）番目のシフトレジスタに対して、関数Ｆ（ｍ−ｎ）の値を計算して入力し、関数Ｆ（ｘ）は、０＜ｘの場合はｘ番目のシフトレジスタの出力であり、ｘ≦０の場合はＦ（ｘ＋１４）とＦ（ｘ＋１５）の排他的論理和で表される。本発明のその他の特徴は以下に明らかにする。

本発明により、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。

実施の形態１．
図１は、擬似乱数発生回路を用いた無線ＬＡＮ装置を示すブロック図である。無線ＬＡＮ装置１０１（電子装置）は、無線ＬＡＮベースバンド１０２と、ＲＦ送信回路１０３とを有する。無線ＬＡＮベースバンド１０２は、擬似乱数発生回路１０４と、セレクタ１０５と、変調回路１０６とを有する。

無線ＬＡＮベースバンド１０２には、クロック信号ＣＬと、クロック信号ＣＬの１クロックごとに８ｂｉｔの入力信号が入力される。擬似乱数発生回路１０４はクロック信号ＣＬの１クロックごとに８ｂｉｔの擬似乱数データを出力する。セレクタ１０５は、選択信号に応じて、入力データと擬似乱数データの何れかを選択して変調回路１０６に入力させる。変調回路１０６は入力した信号を変調し、その変調した信号をＲＦ送信回路１０３が２．４ＧＨｚ又は５ＧＨｚで外部に送信する。

図２は、本発明の実施の形態１に係る擬似乱数発生回路を示すブロック図である。擬似乱数発生回路は、１５個のシフトレジスタＦＦ０１〜ＦＦ１５と、各シフトレジスタを接続する接続回路２０１とを有する。シフトレジスタＦＦ０１〜ＦＦ１５は、Ｄ型フリップフロップ回路であり、入力した信号を同一のクロック信号ＣＬの１クロックごとにそれぞれデータ信号をシフトする。ここで、各シフトレジスタＦＦ０１〜ＦＦ１５には、初期値として予め計算した擬似ランダム雑音の値を与えておく。そして、降番順の８個のシフトレジスタＦＦ０８〜ＦＦ１５の出力が、クロック信号ＣＬの１クロックごとに８ｂｉｔのパラレル化した擬似乱数データとして出力される。

接続回路２０１は、ｍ（Ｍ以下の自然数）番目のシフトレジスタに対して、関数Ｆ（ｍ−ｎ）の値を計算して入力する。ただし、関数Ｆ（ｘ）は、０＜ｘの場合はｘ番目のシフトレジスタの出力であり、ｘ≦０の場合はＦ（ｘ＋１４）とＦ（ｘ＋１５）の排他的論理和で表される。Ｍは、シフトレジスタの個数であり、本実施の形態では１５である。ｎは、擬似乱数データを出力するシフトレジスタの個数であり、本実施の形態では８である。

図３は、本発明の実施の形態１における関数Ｆ（ｍ−ｎ）の値を示す図である。図中の記号”＾”は、前後の関数の排他的論理和を表す。例えばｍ＝１０の場合、ｍ−ｎ＝１０−８＝２＞０であるため、関数Ｆ（ｍ−ｎ）の値は２番目のシフトレジスタＦＦ０２の出力となる。従って、接続回路２０１は、１０番目のシフトレジスタＦＦ１０に対してシフトレジスタＦＦ０２の出力を入力する。

また、例えばｍ＝５の場合、ｍ−ｎ＝５−８＝−３≦０であるため、関数Ｆ（ｍ−ｎ）はＦ（ｍ−ｎ＋１４）とＦ（ｍ−ｎ＋１５）の排他的論理和、即ちＦ（１１）とＦ（１２）の排他的論理和で表される。従って、接続回路２０１は、５番目のシフトレジスタＦＦ０５に対して、１１番目のシフトレジスタＦＦ１１の出力と１２番目のシフトレジスタＦＦ１２の出力の排他的論理和を計算して入力する。

図４は、図２の擬似乱数発生回路の出力データを示す図である。この出力データは、図１６に示した従来の擬似乱数発生回路の出力データと一致する。ただし、本実施の形態に係る擬似乱数発生回路は、８個のシフトレジスタＦＦ０８〜ＦＦ１５の出力をパラレル化した擬似乱数データとして出力するため、従来の擬似乱数発生回路で用いたクロック信号ＣＬ１の周波数の８分の１の周波数のクロック信号ＣＬを用いることができる。従って、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。

実施の形態２．
図５は、本発明の実施の形態２に係る擬似乱数発生回路を示すブロック図である。
擬似乱数発生回路は、１５個のシフトレジスタＦＦ０１〜ＦＦ１５と、各シフトレジスタを接続する接続回路２０２とを有する。シフトレジスタＦＦ０１〜ＦＦ１５は、Ｄ型フリップフロップ回路であり、入力した信号を同一のクロック信号ＣＬの１クロックごとにそれぞれデータ信号をシフトする。ここで、各シフトレジスタＦＦ０１〜ＦＦ１５には、初期値として予め計算した擬似ランダム雑音の値を与えておく。そして、降番順の２個のシフトレジスタＦＦ１４，ＦＦ１５の出力が、クロック信号ＣＬの１クロックごとに２ｂｉｔのパラレル化した擬似乱数データとして出力される。

接続回路２０２は、ｍ（Ｍ以下の自然数）番目のシフトレジスタに対して、関数Ｆ（ｍ−ｎ）の値を計算して入力する。ただし、関数Ｆ（ｘ）は、０＜ｘの場合はｘ番目のシフトレジスタの出力であり、ｘ≦０の場合はＦ（ｘ＋１４）とＦ（ｘ＋１５）の排他的論理和で表される。Ｍは、シフトレジスタの個数であり、本実施の形態では１５である。ｎは、擬似乱数データを出力するシフトレジスタの個数であり、本実施の形態では２である。

図６は、本発明の実施の形態２における関数Ｆ（ｍ−ｎ）の値を示す図である。図中の記号” ^ ”は、前後の関数の排他的論理和を表す。図７は、図５の擬似乱数発生回路の出力データを示す図である。この出力データは、図１６に示した従来の擬似乱数発生回路の出力データをＬＳＢ詰め（下位ビット詰め）で２ｂｉｔずつパラレル化したものと一致する。ただし、本実施の形態に係る擬似乱数発生回路は、２個のシフトレジスタの出力をパラレル化した擬似乱数データとして出力するため、従来の擬似乱数発生回路で用いたクロック信号ＣＬ１の周波数の２分の１の周波数のクロック信号ＣＬを用いることができる。従って、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。

実施の形態３．
図８は、本発明の実施の形態３に係る擬似乱数発生回路を示すブロック図である。擬似乱数発生回路は、１５個のシフトレジスタＦＦ０１〜ＦＦ１５と、各シフトレジスタを接続する接続回路２０３とを有する。シフトレジスタＦＦ０１〜ＦＦ１５は、Ｄ型フリップフロップ回路であり、入力した信号を同一のクロック信号ＣＬの１クロックごとにそれぞれ１ｂｉｔシフトする。ここで、各シフトレジスタＦＦ０１〜ＦＦ１５には、初期値として予め計算した擬似ランダム雑音の値を与えておく。そして、降番順の１５個のシフトレジスタＦＦ０１〜ＦＦ１５の出力が、クロック信号ＣＬの１クロックごとに１５ｂｉｔのパラレル化した擬似乱数データとして出力される。

接続回路２０３は、ｍ（Ｍ以下の自然数）番目のシフトレジスタに対して、関数Ｆ（ｍ−ｎ）の値を計算して入力する。ただし、関数Ｆ（ｘ）は、０＜ｘの場合はｘ番目のシフトレジスタの出力であり、ｘ≦０の場合はＦ（ｘ＋１４）とＦ（ｘ＋１５）の排他的論理和で表される。Ｍは、シフトレジスタの個数であり、本実施の形態では１５である。ｎは、擬似乱数データを出力するシフトレジスタの個数であり、本実施の形態では１５である。

図９は、本発明の実施の形態３における関数Ｆ（ｍ−ｎ）の値を示す図である。図中の記号” ^ ”は、前後の関数の排他的論理和を表す。図１０は、図８の擬似乱数発生回路の出力データを示す図である。この出力データは、図１６に示した従来の擬似乱数発生回路の出力データをＬＳＢ詰め（下位ビット詰め）で１５ｂｉｔずつパラレル化したものと一致する。ただし、本実施の形態に係る擬似乱数発生回路は、１５個のシフトレジスタの出力をパラレル化した擬似乱数データとして出力するため、従来の擬似乱数発生回路で用いたクロック信号ＣＬ１の周波数の１５分の１の周波数のクロック信号ＣＬを用いることができる。従って、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。

実施の形態４．
図１１は、本発明の実施の形態４に係る擬似乱数発生回路を示すブロック図である。擬似乱数発生回路は、ブロックＡ１，Ａ２を備えている。ブロックＡ１は、１５個のシフトレジスタＦＦ０１〜ＦＦ１５と、同じブロックＡ１の各シフトレジスタＦＦ０１〜ＦＦ１５を接続する接続回路２０４ａとを有する。ブロックＡ２は、１５個のシフトレジスタＦＦ１６〜ＦＦ３０と、同じブロックＡ２の各シフトレジスタＦＦ１６〜ＦＦ３０を接続する接続回路２０４ｂとを有する。即ち、所属するブロックの番号Ａ１，Ａ２順に全シフトレジスタに通し番号ＦＦ０１〜ＦＦ３０が付けられている。

シフトレジスタＦＦ０１〜ＦＦ３０は、Ｄ型フリップフロップ回路であり、入力した信号を同一のクロック信号ＣＬの１クロックごとにそれぞれ１ｂｉｔシフトする。ここで、各シフトレジスタＦＦ０１〜ＦＦ３０には、初期値として予め計算した擬似ランダム雑音の値を与えておく。そして、降番順の３０個のシフトレジスタＦＦ０１〜ＦＦ３０の出力が、クロック信号ＣＬの１クロックごとに３０ｂｉｔのパラレル化した擬似乱数データとして出力される。

接続回路２０４ａは、同じブロック２０４ａのｍ（１５以下の自然数）番目のシフトレジスタに対して、関数Ｆ（ｍ−ｎ）の値を計算して入力する。一方、接続回路２０４ｂは、同じブロック２０４ｂのｍ（１５以下の自然数）番目のシフトレジスタに対して、関数Ｆ（ｍ−ｎ）の値を計算して入力する。ただし、関数Ｆ（ｘ）は、０＜ｘの場合はｘ番目のシフトレジスタの出力であり、ｘ≦０の場合はＦ（ｘ＋１４）とＦ（ｘ＋１５）の排他的論理和で表される。ｎは、擬似乱数データを出力するシフトレジスタの個数であり、本実施の形態では３０である。

図１２は、本発明の実施の形態４における関数Ｆ（ｍ−ｎ）の値を示す図である。図中の記号” ^ ”は、前後の関数の排他的論理和を表す。図１３は、図１１の擬似乱数発生回路の出力データを示す図である。この出力データは、図１６に示した従来の擬似乱数発生回路の出力データをＬＳＢ詰め（下位ビット詰め）で３０ｂｉｔずつパラレル化したものと一致する。ただし、本実施の形態に係る擬似乱数発生回路は、３０個のシフトレジスタの出力をパラレル化した擬似乱数データとして出力するため、従来の擬似乱数発生回路で用いたクロック信号ＣＬ１の周波数の３０分の１の周波数のクロック信号ＣＬを用いることができる。従って、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。

なお、擬似乱数発生回路が２個のブロックを備えた場合について説明したが、これに限らず、擬似乱数発生回路が１から順に番号を付けたＬ（２以上の自然数）個のブロックを備えた場合にも、本実施の形態を同様に適用することができる。

実施の形態５．
図１４は、本発明の実施の形態５に係る擬似乱数発生回路を示すブロック図である。擬似乱数発生回路は、ブロックＢ１，Ｂ２を備えている。ブロックＢ１は、１５個のシフトレジスタＦＦ０１〜ＦＦ１５と、同じブロックＢ１の各シフトレジスタＦＦ０１〜ＦＦ１５を接続する接続回路２０５ａとを有する。ブロックＢ２は、１５個のシフトレジスタＦＦ１６〜ＦＦ３０と、同じブロックＢ２の各シフトレジスタＦＦ１６〜ＦＦ３０を接続する接続回路２０５ｂとを有する。シフトレジスタＦＦ０１〜ＦＦ３０の構成は実施の形態４と同じであり、接続回路２０５ａ，２０５ｂの構成が実施の形態４の接続回路２０４ａ，２０４ｂとは異なる。そして、降番順の３０個のシフトレジスタＦＦ０１〜ＦＦ３０の出力が、クロック信号ＣＬの１クロックごとに３０ｂｉｔのパラレル化した擬似乱数データとして出力される。

ここで、任意のシフトレジスタの出力と当該シフトレジスタの出力の排他的論理和は“０”、任意のシフトレジスタの出力と “１”の排他的論理和は当該シフトレジスタの出力の相補出力、任意のシフトレジスタの出力と “０”の排他的論理和は当該シフトレジスタの出力の出力にそれぞれ変換される。この変換を図１１の回路の接続回路２０４ａ，２０４ｂによる計算に導入すると図１４の回路が得られる。即ち、図１４の回路は、図１１の回路の接続回路２０４ａ，２０４ｂによる計算を簡略化したものであり、図１１の回路と同様の効果を奏する。

擬似乱数発生回路を用いた無線ＬＡＮ装置を示すブロック図である。本発明の実施の形態１に係る擬似乱数発生回路を示すブロック図である。本発明の実施の形態１における関数Ｆ（ｍ−ｎ）の値を示す図である。図２の擬似乱数発生回路の出力データを示す図である。本発明の実施の形態２に係る擬似乱数発生回路を示すブロック図である。本発明の実施の形態２における関数Ｆ（ｍ−ｎ）の値を示す図である。図５の擬似乱数発生回路の出力データを示す図である。本発明の実施の形態３に係る擬似乱数発生回路を示すブロック図である。本発明の実施の形態３における関数Ｆ（ｍ−ｎ）の値を示す図である。図８の擬似乱数発生回路の出力データを示す図である。本発明の実施の形態４に係る擬似乱数発生回路を示すブロック図である。本発明の実施の形態４における関数Ｆ（ｍ−ｎ）の値を示す図である。図１１の擬似乱数発生回路の出力データを示す図である。本発明の実施の形態５に係る擬似乱数発生回路を示すブロック図である。従来の擬似乱数発生回路を示すブロック図である。図１５の擬似乱数発生回路の出力データを示す図である。従来の擬似乱数発生回路のシリアル出力をパラレル化する装置を示すブロック図である。図１７のシフトレジスタの出力データを示す図である。

符号の説明

ＦＦ０１〜ＦＦ３０シフトレジスタ
２０１，２０２，２０３，２０４，２０５ａ，２０５ｂ，２０６ａ，２０６ｂ接続回路

Claims

１から順に番号を付けたＭ（１５以上の自然数）個のシフトレジスタと、
各シフトレジスタを接続する接続回路とを備え、
各シフトレジスタは入力した信号を同一のクロック信号に合わせてシフトし、
降番順のｎ（Ｍ以下の自然数）個のシフトレジスタの出力が、パラレル化した擬似乱数データとして出力され、
前記接続回路は、ｍ（Ｍ以下の自然数）番目のシフトレジスタに対して、関数Ｆ（ｍ−ｎ）の値を計算して入力し、
関数Ｆ（ｘ）は、０＜ｘの場合はｘ番目のシフトレジスタの出力であり、ｘ≦０の場合はＦ（ｘ＋１４）とＦ（ｘ＋１５）の排他的論理和で表されることを特徴とする擬似乱数発生回路。
１から順に番号を付けたＬ（２以上の自然数）個のブロックを備え、
各ブロックは、１５個のシフトレジスタと、同じブロックの各シフトレジスタを接続する接続回路とを有し、
各シフトレジスタは入力した信号を同一のクロック信号に合わせてシフトし、
所属するブロックの番号順に全シフトレジスタに通し番号が付けられ、
前記通し番号の降番順のｎ（１５×Ｌ以下の自然数）個のシフトレジスタの出力が、パラレル化した擬似乱数データとして出力され、
各ブロックの接続回路は、同じブロックのｍ（１５以下の自然数）番目のシフトレジスタに対して、関数Ｆ（ｍ−ｎ）の値を計算して入力し、
関数Ｆ（ｘ）は、０＜ｘの場合はｘ番目のシフトレジスタの出力であり、ｘ≦０の場合はＦ（ｘ＋１４）とＦ（ｘ＋１５）の排他的論理和で表されることを特徴とする擬似乱数発生回路。
請求項１又は２に記載の擬似乱数発生回路を含むことを特徴とする電子装置。