JP2006254435A - デジタルデータを伝送するシステムおよび方法 - Google Patents

Abstract

【課題】デジタルデータをランダム化して伝送する手法を提供する。
【解決手段】本発明の提供するシステムは、シリアルに接続され第１の擬似雑音（ＰＮ）系列を受信する第１の複数のシフトレジスタと、伝送されるデータワードの各ビットにおいて、第１のシフトレジスタを用いて排他的論理和演算（ＸＯＲ）を実行するＸＯＲゲートの第１のアレイと、パラレルに接続され第２のＰＮ系列を受信する、データワードの各ビットにおいてＸＯＲを実行するＸＯＲゲートの第２のアレイと、シリアルに接続され第１のＰＮ系列を受信する第２の複数のシフトレジスタと、伝送されたデータワードの各ビットにおいて、第２のシフトレジスタを用いてＸＯＲを実行するＸＯＲゲートの第３のアレイと、パラレルに接続され第２のＰＮ系列を受信する、データワードの各ビットにおいてＸＯＲを実行するＸＯＲゲートの第４のアレイと、を有する。
【選択図】図１

Description

本特許出願は、包括的には、インタフェースを通してデジタルデータを伝送することに関する。

マルチビットのデジタルインタフェースにおいて、インタフェースを通して伝送されるデータパターンをランダム化することが好都合であることが多い。ランダム化することによって、ＡＣ結合型デバイスのためにＤＣ成分を除去したり、システム内のアナログノードに結合されるデータ依存の干渉をスクランブルする（scramble、暗号化する）ことができる。アナログ／デジタル変換器（analog-to-digital converter：ＡＤＣ）及びデジタル／アナログ変換器（digital-to-analog converter：ＤＡＣ）に関連するデジタルインタフェースは、そのようにランダム化することによって恩恵を受けるデバイスの例である。具体的には、ＤＡＣでは通常、入力データパターンがアナログ出力上に結合する影響を排除又は低減することが必要とされている。同様に、デジタル出力がＡＤＣの入力に戻されて結合する可能性もある。

既知の技術は、擬似雑音（pseudo-noise：ＰＮ）系列を生成して、データストリームをランダム化する。具体的には、クロックが刻まれる度に、ＰＮ系列の新たなビットが生成される。伝送されている現在のデータワードの各ビットが、ＰＮ系列の現在のビットと排他的論理和演算（exclusive-or、ＸＯＲ）される。この方法では、元データの回復のために、ＰＮ系列を伝送するための付加的なデータ線がインタフェースの受信側に追加される。この方法では、データ依存性のインタフェースを低減するが、依然としてデータ依存性の結合（coupling）が生じる可能性がある。たとえば、データワードが全て０又は１である場合には、全信号線上のパターンはＰＮ系列又はその補数である。

別の方法は、データ線毎に個々のＰＮ系列を生成することを含む。クロックサイクル毎に、各データ線上の個々のデータビットが、そのデータ線のＰＮ系列の現在のビットと排他的論理和演算される。データ線毎に異なるＰＮ系列が用いられるので、スクランブルされた信号（scrambled signal、暗号化された信号）は互いに無相関であり、結合はさらに雑音状になる。しかしながら、元のデータを回復できるようにするために、付加的な線を設けて、受信機側に全てのＰＮ系列を伝送する。したがって、この方法によって必要とされる線の数は２倍になる。

本発明の目的は、デジタルインタフェースを通して伝送されるデータをランダム化するための手法を提供することである。

典型的な実施形態は、デジタルインタフェースを通して伝送されるデータをランダム化するためのシステム及び方法に向けられたものである。この実施形態では、ＰＮ系列が、一連のシフトレジスタに入力される。排他的論理和ゲートのアレイが設けられ、一連のシフトレジスタのうちの１つ又はいくつかのシフトレジスタの個々の出力を用いて、現在のデータワードの各ビットをスクランブルする。任意の実施形態では、第２の擬似雑音（ＰＮ）系列がさらに、排他的論理和ゲートの別のアレイに対してパラレルに入力される。これらのＰＮ系列および第２のＰＮ系列を送信側から受信側に伝送するための付加的な線が設けられる。また、これらのＰＮ系列線に接続される、対応する排他的論理和ゲートのアレイが受信側に配置され、これらのＰＮ系列を用いて元のデータが回復される。伝送されたデータをこのようにスクランブルすることにより、スクランブルされたデータストリームを概ねランダムにすることができ、信号データには無関係にすることができる。さらに、数多くのデータ線の電力結合（power coupling）がおこる最悪の場合に、既知の技法に比べて、達成される改善度が４倍に近づいていく。さらに、インタフェースには１つ又は２つの付加的な線が追加されるだけである。

ここで図面を参照すると、図１は、１つの典型的な実施形態による、送信機能１１０から受信機能１２０にデジタルデータを伝送するためのシステム１００を示す。図１の破線は、送信機能１１０と受信機能１２０との間のインタフェースを表す。システム１００内には、インタフェースの送信側と受信側との間でデータワードの個々のビット（Ｄａｔａ_１〜Ｄａｔａ_Ｎによって表される）を伝送するためのＮ本の線（１３１−１〜１３１−Ｎ）がある。さらに、ＰＮ系列（それぞれＰＮ_Ｂ及びＰＮ_Ａによって表される）を伝送するための２本の線１３２及び１３３が存在する。

クロックサイクル毎に、ＰＮ_Ｂ系列の１ビットが線１３２上で受信される。そのビットはシフトレジスタ１４１の中をシリアルに伝送される。複数の排他的論理和ゲート１４２が、シフトレジスタ１４１のうちの１つの個々の出力に伝送されるデータワードの各ビットにおいて、それぞれの排他的論理和演算を実行する。また、クロックサイクル毎に、ＰＮ_Ａ系列の１ビットが線１３３上で受信される。受信されたビットは、排他的論理和ゲートの第１の組１４２の個々の出力に接続される排他的論理和ゲートの第２の組１４３にパラレルに入力される。別法では、システム１００は、ＰＮ_Ｂ系列で排他的論理和演算を実行する前に、ＰＮ_Ａ系列でパラレルに排他的論理和演算を実行するように実装することもできる。排他的論理和ゲート１４３の出力（Ｓ_１〜Ｓ_Ｎによって表される）は、インタフェースを通して伝送される、スクランブルされたビットを形成する。常に同じ演算が適用される限りは、スクランブルされたビットにはパイプライン遅延（pipelining delays）（図示せず）が加えられるはずである。さらに、その説明は、データ信号毎に、且つＰＮ系列毎に１本の線が存在するものと仮定している。しかしながら、複数の線を用いることもできる。たとえば、信号毎に、且つＰＮ系列毎に２本の線を用いて、差動信号伝送に対応することもできる。

ＰＮ_Ｂ系列を受信するために用いられる線１３２は、インタフェースを通って、受信機能１２０まで延在する。別の１組のシフトレジスタ１５１が、インタフェースの受信側において線１３２にシリアルに接続される。スクランブルされた各データビットは排他的論理和ゲート１５２に入力され、シフトレジスタ１５１のうちの１つの出力と排他的論理和演算される。ＰＮ_Ａ系列を受信するために用いられる線１３３はまた、インタフェースを通って受信機能１２０まで延在する。最後の１組の排他的論理和ゲート１５３が、ＰＮ_Ａ系列の現在のビットと排他的論理和ゲート１５２の出力の個々のビットとの排他的論理和演算を実行し、元のデータを回復する。

スクランブルされた各データ信号の関係は以下の式によって与えられる。

ここで、式（１）の右辺のData_k(m)、PN_A(m)、PN_B(m-k)を結合する数学記号は、排他的論理和演算を意味する。

インタフェースの受信側の受信構造は送信側の構造と全く同じものである。それゆえ、出力信号は以下の式によって与えられる。

式（２）を整理し直すと、以下の式が得られる。

ここで、

であるので、元のデータが回復されることが明らかである。

インタフェースを通して伝送されるスクランブルされたデータは以下のように記述し、実施することもできる。

この表現は、各データビットが、ＰＮ_Ａと、ＰＮ_Ｂを遅延したものとの排他的論理和であるスクランブルをかける信号（scrambling signal）で排他的論理和演算されることを強調する。スクランブルをかける各系列は、ＰＮ_Ｂのために異なる遅延値を用いる。

ＰＮ_Ａ系列及びＰＮ_Ｂ系列を適当に選択することにより、スクランブルされたデータ信号（Ｓ_１〜Ｓ_Ｎ）は、伝送されるデータとは関係なく、互いに独立させることができる。所望の独立性を達成するために、ＰＮ_Ａ系列及びＰＮ_Ｂ系列のために複数の選択を行うことができる。一実施形態では、ＰＮ_Ａ系列及びＰＮ_Ｂ系列は、ゴールド符号（Gold code）発生器の構成要素である最大長シフトレジスタ系列（Maximal Length Shift Register Sequence：ＭＬＳＲＳ）発生器のそれぞれから得られる。このように選択する場合、スクランブルをかける系列（scrambling sequence）のそれぞれは、発生器対に関連する組からの別々のゴールド符号である。これらの符号は、優れた相互相関特性を有することが知られている。互いに素（relative prime）の長さ（Ｑ及びＲ）の２つのＭＬＳＲＳ発生器を用いることができる。結果として生成される系列は、全て同じＱＲ長の系列であるが、少なくともＱ及びＲのうちの小さい方だけ遅延して分離される。個々の応用形態の場合の独立性の所望の量に応じて、他の選択を行うこともできる。

図２は、別の例示的な実施形態によるデジタルデータを伝送するためのシステム２００を示す。システム２００は、システム１００の動作と概ね同じようにして動作するが、ただ１つのＰＮ系列（ＰＮ_Ｂ系列）がシフトレジスタのシリアル配列及び排他的論理和ゲートのパラレル配列の両方に入力されることが異なる。具体的には、ただ１つの線（線１３２）がＰＮ_Ｂ系列を受信する。線１３２は、インタフェースの送信側において、シフトレジスタ１４１にシリアルに接続され、排他的論理和ゲート１４３にパラレルに接続される。同様に、線１３２は、インタフェースの受信側において、シフトレジスタ１５１にシリアルに接続され、排他的論理和ゲート１５３にパラレルに接続される。

ＰＮ_Ｂ系列がＭＬＳＲＳ発生器から得られる場合には、これらの発生器の既知の「シフトして加算する（shift-and-add）」特性の結果として、スクランブルをかける系列は、互いからの確定的なオフセットの点で同じ系列になるであろう。特定の発生器の場合に、これらのオフセットを評価して、スクランブル系列が十分に独立していると見なすことができるように、それらのオフセットが互いから十分に分離されるかを判定することができる。さらに、図１及び図２には１単位の遅延が示されるが、インタフェースの送信側及び受信側において同じ遅延パターンが用いられる限り、シフトレジスタ間で複数単位の遅延（multiple units of delay）を用いることができる。同様に、インタフェースの両側において同じ演算が実行される限り、排他的論理和ゲート１４２及び１５２は、複数のシフトレジスタ１４１及び１５１の出力を用いて、それらの排他的論理和演算を実行することができる。このようにさらに大きな自由度がある場合、十分な独立性を確保するように、スクランブル系列を適応させることができる。具体的には、データ線毎に適したオフセットを得ることにより、実際には、同じ系列を遅延させた系列が全てのデータ線に適用される場合であっても、各データ線に適用されるスクランブルは、「短時間」では独立しているように見える。

典型的な実施形態によるデジタルデータの伝送は、任意の適当なデジタルデバイスにおいて行うことができる。たとえば、図３は、１つの典型的な実施形態によるアナログ／デジタル変換器（ＡＤＣ）３００を示す。ＡＤＣ３００は、アナログ入力信号を受信するための線３０１を含む。ＡＤＣ３００は、アナログ入力信号のレベルに関連するデジタルワードを生成する通常の変換器構造３０２を備える。デジタルワードは、ＰＮ発生器（複数可）３０６を用いるスクランブル構造３０３によってスクランブルされる。スクランブルされたデータワードは、インタフェース３０４を通して伝送される。デスクランブル（descramble、逆スクランブル、復号化）構造３０５が、そのデータをさらに処理するためにデスクランブルする。このようにしてＡＤＣ３００を構成することにより、線３０１が受ける電力結合の量は小さくなり、生じる結合はさらに雑音状になる。さらに、スクランブル機能は、そのデバイス内のデジタル線の数を過度に増やすことはなく、過度に回路を複雑にしない。同様に、図４は、１つの典型的な実施形態によるデジタル／アナログ変換器（ＤＡＣ）４００を示す。ＤＡＣ４００は、ＡＤＣ３００と概ね同じようにして動作する。しかしながら、アナログ出力線４０１、及びデジタルデータをアナログ信号に変換する変換器構造４０２が、デスクランブル構造３０５の後に配置される。

典型的な実施形態によるデジタルデータを伝送するためのシステムを示す図である。 典型的な実施形態によるデジタルデータを伝送するための別のシステムを示す図である。 典型的な実施形態によるアナログ／デジタル変換器を示す図である。 典型的な実施形態によるデジタル／アナログ変換器を示す図である。

符号の説明

１４１ 第１のシフトレジスタ
１４２ 排他的論理和ゲートの第１のアレイ
１４３ 排他的論理和ゲートの第２のアレイ
１５１ 第２のシフトレジスタ
１５２ 排他的論理和ゲートの第３のアレイ
１５３ 排他的論理和ゲートの第４のアレイ

Claims (10)

1. シリアルに接続され、第１の擬似雑音（ＰＮ）系列を受信する第１の複数のシフトレジスタと、
   インタフェースを通して伝送されるデータワードの各ビットにおいて、前記第１の複数のシフトレジスタを用いて排他的論理和演算を実行する排他的論理和ゲートの第１のアレイと、
   パラレルに接続され第２のＰＮ系列を受信する、前記データワードの各ビットにおいてそれぞれの排他的論理和演算を実行する排他的論理和ゲートの第２のアレイと、
   シリアルに接続され、前記第１のＰＮ系列を受信する第２の複数のシフトレジスタと、
   インタフェースを通して伝送されたデータワードの各ビットにおいて、前記第２の複数のシフトレジスタを用いて排他的論理和演算を実行する排他的論理和ゲートの第３のアレイと、
   パラレルに接続され前記第２のＰＮ系列を受信する、前記伝送されたデータワードの各ビットにおいてそれぞれの排他的論理和演算を実行する排他的論理和ゲートの第４のアレイと、
   を有するシステム。
2. 前記第１のＰＮ系列及び前記第２のＰＮ系列が同一のＰＮ系列である、請求項１に記載のシステム。
3. ゴールド符号発生器のうちの第１および第２の最大長シフトレジスタ系列（ＭＬＳＲＳ）発生器をさらに有し、前記第１のＰＮ系列は前記第１のＭＬＳＲＳ発生器から受信され、前記第２のＰＮ系列は前記第２のＭＬＳＲＳ発生器から受信される、請求項１に記載のシステム。
4. 前記第１のＰＮ系列及び前記第２のＰＮ系列を生成する、互いに素の長さである第１および第２の最大長シフトレジスタ系列（ＭＬＳＲＳ）発生器をさらに備える、請求項１に記載のシステム。
5. 前記第１および第２の複数のシフトレジスタのうちの少なくとも１つのシフトレジスタが、複数単位の遅延に従って動作する、請求項１に記載のシステム。
6. 前記排他的論理和ゲートの前記第１のアレイ及び前記第３のアレイのうちの少なくとも１つのゲートが、複数のシフトレジスタからの出力を用いて排他的論理和演算を実行する、請求項１に記載のシステム。
7. シリアルに接続された第１および第２の複数のシフトレジスタに、第１の擬似雑音（ＰＮ）系列を入力するステップと、
   前記第１の複数のシフトレジスタを用いて、デジタルワードの各ビットにおいて第１の排他的論理和演算を実行し、第２のＰＮ系列の現在のビットを用いて、前記デジタルワードの各ビットにおいて第２の排他的論理和演算を実行して、スクランブルされたデジタルワードを生成するステップと、
   インタフェースを通して前記スクランブルされたデジタルワードのビットをパラレルに伝送するステップと、
   前記第２の複数のシフトレジスタを用いて、前記スクランブルされたデジタルワードの各ビットにおいて第３の排他的論理和演算を実行し、前記第２のＰＮ系列の前記現在のビットを用いて、前記スクランブルされたデジタルワードの各ビットにおいて第４の排他的論理和演算を実行して、前記デジタルワードを回復するステップと、
   を有する方法。
8. ゴールド符号発生器のうちの第１の最大長シフトレジスタ系列（ＭＬＳＲＳ）発生器を用いて前記第１のＰＮ系列を生成するステップと、
   前記ゴールド符号発生器のうちの第２のＭＬＳＲＳ発生器を用いて前記第２のＰＮ系列を生成するステップと、
   をさらに有する、請求項７に記載の方法。
9. 前記第１および第２の複数のシフトレジスタのうちの少なくとも１つのシフトレジスタが、複数単位の遅延に従って動作する、請求項７に記載の方法。
10. 前記データワードのうちの少なくとも１つのビットが、前記第１の複数のシフトレジスタの複数の出力と排他的論理和演算され、
    前記スクランブルされたデータワードのうちの少なくとも１つのビットが、前記第２の複数のシフトレジスタの複数の出力と排他的論理和演算される、請求項７に記載の方法。
    
    

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