JP2006254435A - デジタルデータを伝送するシステムおよび方法 - Google Patents
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Abstract
【解決手段】本発明の提供するシステムは、シリアルに接続され第1の擬似雑音(PN)系列を受信する第1の複数のシフトレジスタと、伝送されるデータワードの各ビットにおいて、第1のシフトレジスタを用いて排他的論理和演算(XOR)を実行するXORゲートの第1のアレイと、パラレルに接続され第2のPN系列を受信する、データワードの各ビットにおいてXORを実行するXORゲートの第2のアレイと、シリアルに接続され第1のPN系列を受信する第2の複数のシフトレジスタと、伝送されたデータワードの各ビットにおいて、第2のシフトレジスタを用いてXORを実行するXORゲートの第3のアレイと、パラレルに接続され第2のPN系列を受信する、データワードの各ビットにおいてXORを実行するXORゲートの第4のアレイと、を有する。
【選択図】図1
Description
142 排他的論理和ゲートの第1のアレイ
143 排他的論理和ゲートの第2のアレイ
151 第2のシフトレジスタ
152 排他的論理和ゲートの第3のアレイ
153 排他的論理和ゲートの第4のアレイ
Claims (10)
- シリアルに接続され、第1の擬似雑音(PN)系列を受信する第1の複数のシフトレジスタと、
インタフェースを通して伝送されるデータワードの各ビットにおいて、前記第1の複数のシフトレジスタを用いて排他的論理和演算を実行する排他的論理和ゲートの第1のアレイと、
パラレルに接続され第2のPN系列を受信する、前記データワードの各ビットにおいてそれぞれの排他的論理和演算を実行する排他的論理和ゲートの第2のアレイと、
シリアルに接続され、前記第1のPN系列を受信する第2の複数のシフトレジスタと、
インタフェースを通して伝送されたデータワードの各ビットにおいて、前記第2の複数のシフトレジスタを用いて排他的論理和演算を実行する排他的論理和ゲートの第3のアレイと、
パラレルに接続され前記第2のPN系列を受信する、前記伝送されたデータワードの各ビットにおいてそれぞれの排他的論理和演算を実行する排他的論理和ゲートの第4のアレイと、
を有するシステム。 - 前記第1のPN系列及び前記第2のPN系列が同一のPN系列である、請求項1に記載のシステム。
- ゴールド符号発生器のうちの第1および第2の最大長シフトレジスタ系列(MLSRS)発生器をさらに有し、前記第1のPN系列は前記第1のMLSRS発生器から受信され、前記第2のPN系列は前記第2のMLSRS発生器から受信される、請求項1に記載のシステム。
- 前記第1のPN系列及び前記第2のPN系列を生成する、互いに素の長さである第1および第2の最大長シフトレジスタ系列(MLSRS)発生器をさらに備える、請求項1に記載のシステム。
- 前記第1および第2の複数のシフトレジスタのうちの少なくとも1つのシフトレジスタが、複数単位の遅延に従って動作する、請求項1に記載のシステム。
- 前記排他的論理和ゲートの前記第1のアレイ及び前記第3のアレイのうちの少なくとも1つのゲートが、複数のシフトレジスタからの出力を用いて排他的論理和演算を実行する、請求項1に記載のシステム。
- シリアルに接続された第1および第2の複数のシフトレジスタに、第1の擬似雑音(PN)系列を入力するステップと、
前記第1の複数のシフトレジスタを用いて、デジタルワードの各ビットにおいて第1の排他的論理和演算を実行し、第2のPN系列の現在のビットを用いて、前記デジタルワードの各ビットにおいて第2の排他的論理和演算を実行して、スクランブルされたデジタルワードを生成するステップと、
インタフェースを通して前記スクランブルされたデジタルワードのビットをパラレルに伝送するステップと、
前記第2の複数のシフトレジスタを用いて、前記スクランブルされたデジタルワードの各ビットにおいて第3の排他的論理和演算を実行し、前記第2のPN系列の前記現在のビットを用いて、前記スクランブルされたデジタルワードの各ビットにおいて第4の排他的論理和演算を実行して、前記デジタルワードを回復するステップと、
を有する方法。 - ゴールド符号発生器のうちの第1の最大長シフトレジスタ系列(MLSRS)発生器を用いて前記第1のPN系列を生成するステップと、
前記ゴールド符号発生器のうちの第2のMLSRS発生器を用いて前記第2のPN系列を生成するステップと、
をさらに有する、請求項7に記載の方法。 - 前記第1および第2の複数のシフトレジスタのうちの少なくとも1つのシフトレジスタが、複数単位の遅延に従って動作する、請求項7に記載の方法。
- 前記データワードのうちの少なくとも1つのビットが、前記第1の複数のシフトレジスタの複数の出力と排他的論理和演算され、
前記スクランブルされたデータワードのうちの少なくとも1つのビットが、前記第2の複数のシフトレジスタの複数の出力と排他的論理和演算される、請求項7に記載の方法。
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