JPH0738547A - 並列信号用スクランブル回路 - Google Patents

Abstract

(57)【要約】 【目的】スクランブル回路の出力信号の遅延時間の削減
を図り、更にそれを構成するメモリを削減し、ゲート規
模を小さくすること。 【構成】本回路は、初期設定回路６０と、スクランブル
基準回路６１で構成され、端子６２のロードパルスで、
初期設定回路からのスクランブルパターンの初期値を読
み込み、スクランブル基準回路からＥＸＣＬＵＳＩＶＥ
ＯＲ６３〜６５にスクランブルパターンを発生させ
る。 【効果】本発明によれば、初期設定回路にスクランブル
発生パターンを任意に設定することができる。又、スク
ランブル回路の出力信号の遅延時間を削減し、更にそれ
を構成するメモリを削減し、ゲート規模を小さくするこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩにおける初期設
定回路とスクランブル基準回路で構成される並列信号用
スクランブル回路に関する。

【０００２】

【従来の技術】従来の回路は、実開平１−１１３４４０
号公報に記載のスクランブル回路に代表されるように、
スクランブルパターンをメモリに記憶させて、そのメモ
リからスクランブルパターンを読出していた。

【０００３】

【発明が解決しようとする課題】上記従来技術は、メモ
リの大きさについて配慮がされておらず、ＬＳＩに実装
する場合ゲート規模が大きくなるという問題があった。

【０００４】本発明は、実開平１−１１３４４０号公報
同様スクランブル回路の出力信号の遅延時間の削減を図
ることを目的とし、更にそれを構成するメモリを削減し
ゲート規模を小さくすることを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、スクランブル回路をスクランブル基準回路と初期設
定回路で構成した。

【０００６】

【作用】スクランブルパターンの初期値を、初期設定回
路（メモリ）に書き込み、スクランブル基準回路は、そ
のメモリから初期値を読出し、フレームパルスに従って
スクランブルパターンをスクランブル基準回路で作成
し、スクランブル処理を行う並列信号に出力し、その出
力信号を帰還シフトし、次のスクランブルパターンを作
成する。

【０００７】それによって、メモリはパターンの初期値
しか記憶しなくてよいので、メモリは最小値となり、ゲ
ート規模を小さく出来る。

【０００８】

【実施例】以下、本発明の一実施例を図１〜４で説明す
る。

【０００９】図１は、本発明のスクランブル基準回路の
一部である。図２は、本発明のスクランブル基準回路の
一部である。図３は、本発明のスクランブル基準回路で
ある。

【００１０】図１に示すスクランブル基準回路２４は、
Ｄ型フリップフロップ１，２，３，４と、セレクタ５，
６，７，８と、ＥＸＣＬＵＳＩＶＥ ＯＲ ９，１０，
１１，１２，１３，１４で構成され、端子１５のロード
パルスが入力したとき、スクランブルパターンの初期値
１６，１７，１８，１９を読み込み、その後出力端子２
０，２１，２２，２３に、順次スクランブルパターンが
出力される。

【００１１】図２に示すスクランブル基準回路４１は、
ＥＸＣＬＵＳＩＶＥ ＯＲ ２９，３０，３１，３２で
構成され、図１より出力されたスクランブルパターン
を、入力端子２５，２６，２７，２８でうけとり、Ｎ並
列用（実施例では８並列用）スクランブルパターンに変
換して、出力端子３３，３４，３５，３６，３７，３
８，３９，４０に出力する。

【００１２】図３に示すスクランブル基準回路５９は、
図１，２で使用したスクランブル基準回路を組み合わせ
たものである。４２，４３は図１と同じ基準回路、４
４，４５は図２と同じ基準回路である。図３のように構
成すれば、ロードパルス４６のタイミングで、スクラン
ブル初期値４７〜５４に対応したＮ並列スクランブルパ
ターンを出力端子５５，５６，５７，５８に出力するこ
とが出来る。

【００１３】図４に示す高速パラレル信号用スクランブ
ル回路は、初期設定回路６０と、スクランブル基準回路
６１で構成され、端子６２のロードパルスで、初期設定
回路からのスクランブルパターンの初期値を読み込み、
スクランブル基準回路からＥＸＣＬＵＳＩＶＥ ＯＲ６
３〜６５にスクランブルパターンを発生させることによ
って、並列の入力データにスクランブル処理を実行す
る。

【００１４】以上のように本実施例によれば、図３の端
子４７〜５４に設定したスクランブルパターン初期値の
設定を変えることにより、スクランブルパターンを任意
に設定することが可能であり、又、初期設定回路とスク
ランブル基準回路を並列に増設することにより、何並列
の信号でもスクランブル処理を実行することができる。

【００１５】更にメモリは、初期値を記憶するだけでよ
いので、ゲート規模を小さくすることが出来る。そして
メモリを用いないスクランブル回路に比べて、多並列の
入力データにスクランブル処理を実行する場合、スクラ
ンブルパターンを出力するまでのゲート遅延が少ない
為、より高速パラレル信号のスクランブル処理が行え
る。

【００１６】

【発明の効果】本発明によれば、初期設定回路にスクラ
ンブル発生パターンを任意に設定することができる。
又、スクランブル回路の出力信号の遅延時間を削減し、
更にそれを構成するメモリを削減し、ゲート規模を小さ
くすることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のスクランブル基準回路の一
部を示す図である。

【図２】同じく回路の一部を示す図である。

【図３】本発明実施例のスクランブル基準回路図であ
る。

【図４】本発明による高速パラレル信号用スクランブル
回路図である。

【符号の説明】

１〜４…Ｄ型フリップフロップ、５〜８…セレクタ、９
〜１４，２９〜３２，６３〜６５…ＥＸＣＬＵＳＩＶＥ
ＯＲ、１５，４６，６２…ロードパルス、１６〜１
９，４７〜５４…スクランブル初期値、２０〜２３，２
５〜２８，３３〜４０，５５〜５８…スクランブルパタ
ーン、２４，４１〜４５，５９，６１…スクランブル基
準回路、６０…初期設定回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】初期設定回路とスクランブル基準回路で構
   成されることを特徴とする並列信号用スクランブル回
   路。