KR100333255B1 - N-비트입력값을변환된n-비트출력값으로변환하는장치및방법 - Google Patents

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Abstract

N-비트 입력값을 그 N-비트 입력값을 에러 정정 부호화 또는 암호화에 이용될 수 있는 변형된 N-비트 출력값으로 변환하는 시스템 및 방법. 대표적인 실시예(도 3)에 있어서, 상기 시스템은 적어도 한 개의 가능한 N-비트값을 각각 포함하는 복수의 상호 배타적인 서브세트로써 모든 가능한 N-비트값의 세트를 제공하는 수단(50-54); 상기 N-비트값을 그 N-비트값이 속하는 서트세트중 어느 한 개를 결정하기 위하여 각각의 서브세트와 비교하는 수단(56-60); 및 상기 변환된 N-비트 출력값으로써 상기 서브세트의 다른 한 개로부터 N-비트값을 선택하는 수단(64)을 포함한다. 본 발명에 따르면, 각각의 이러한 서브세트는 선형 피이드백 쉬프트 레지스터(LFSR)에서 주기적으로 발생될 수 있고, 또한, 택일적으로 메모리에 기억될 수 있다.

Description

N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 장치 및 방법
에러 정정 부호화 및 암호화 시스템 둘 다는 통상적으로 전송에 앞서 디지털정보 비트스트림 또는 데이터 블록을 부호화 또는 암호화 블록 각각으로 변환시키는 디지털 논리 회로를 포함하는데, 이 블록에서 각각 변환된 비트는 몇 개의 원래정보 비트에 의존한다. 에러 정정 부호화에 사용될 때, 이 회로는 전송 에러가 하나이상의 변환 비트를 손상시키는 경우조차도 원래 정보 비트를 효율적으로 복원시키도록 하는데, 그 이유는 원래 정보 비트 각각이 다수의 변환된 비트로 표시되기 때문이다. 암호화에 사용될 때, 이 회로는 전송된 데이터(즉, 에러 부호화를 사용하지 않는 경우 원래의 정보 비트, 또는 에러 부호화를 사용하는 경우 변환된 비트)를 마스킹 또는 감춤으로써 이 전송된 데이터가 의도와 다르게 수신되는 것을 방지한다. 이것은 통상적으로 전송기 및 의도된 수신기에 의해서만 처리되는 비트를 마스킹하면서 정보 비트 또는 변환된 비트를 비트형 배타적 논리곱(bitwise Exclusive OR)함으로써 수행된다. 이 마스킹 비트는 통상적으로 "키(key)"비트로서공지되어 있는 소정수의 비트로부터 일반적으로 발생되고, 이것은 마스킹 비트로서 사용하기 위하여 다양하게 조합된 키 비트를 순차적으로 발생시기는 의사 랜덤 프로세스에 인가된다,
따라서, 이 암호화 및 부호화 둘 다는 멀티-비트 출력을 발생시키는 메커니즘을 필요로할 수 있는데, 이 출력에서 각각의 비트는 멀티 비트 입력의 함수이다. 이 입력 비트의 "스크램블링(scrambling)"을 얻기 위해서, 종래의 기술은 신형 피드백 쉬프트 레지스터, 비선형 피드백 쉬프트 레지스터 및 소위 "원-타임 패드(one-time pads)"를 포함하는 순람표(look-up table)를 사용하였다. 도 1은 종래의 선형 피드백 쉬프트 레지스터를 도시하는 반면, 도 2는 비선형 피드백 쉬프트 레지스터를 도시한다. 도 1에서, 선형 피드백 쉬프트 레지스터는 N-스테이지 쉬프트 레지스터(10)를 포함하는데, 이 쉬프트 레지스터의 내용은 클록 펄스를 상기 N 스테이지 각각에 인가함으로써 한 장소에서 오른쪽으로 쉬프트된다. 종래 기술에 널리 공지된 바와 같이, 상기 쉬프트 레지스터(10)의 각각의 N스테이지는 클록 입력, 1비트 데이터 입력 및 1비트 데이터 출력을 갖는 D형 플립플롭으로 실행될 수 있다. 간단화하기 위하여, 이들 플립플롭 각각에 대한 각각의 클록 입력 및 이들 플림플롭 각각의 분리된 1비트 입력/출력(I/O)이 일반적으로 도 1에 화살표로 도시된다.
도 1에 도시된 바와 같이, 최좌측(N-1) 플림플롭으로의 입력은 상기 쉬프트 레지스터(10)내에서 선택된 출력을 결합하는 배타적 OR(XOR) 게이트(22, 24, 및 26)를 포함하는 조합 논리 회로(20)(파선으로 도시)의 출력을 수신한다. 이 XOR 게이트(26)의 현재의 출력은 각각의 새로운 클록 펄스의 인가후 상기 N-1 플립플롭으로의 다음 입력이 된다. 이 조합 논리 회로(20)가 선형 모듈로-2 가산을 각각 수행하는 XOR 게이트(22, 24 및 26)만으로 구성되기 때문에, 도 1의 쉬프트 레지스터(10)의 최좌측 스테이지의 입력으로 피드백되는 XOR 게이트(26)로부터의 출력 비트는 상기 쉬프트 레지스터(10)의 어떤 선택된 내용의 선형 조합이라는 것을 알수 있을 것이다. 그러나, 도 2에 있어서, 상기 쉬프트 레지스터(10)로의 피드백 입력은 XOR 게이트(32 및 38)로 이루어지는 선형 조합 논리 뿐만 아니라 AND 게이트(34)및 OR 게이트(36 및 40)로 이루어지는 비선형 조합 논리를 포함하는 조합 논리 회로(30)(파선 박스내)에 의해 형성된다. 따라서, 도 2의 쉬프트 레지스터(10)내의 최좌측 스테이지의 입력으로 피드백되는 OR 게이트(40)의 출력은 쉬프트 레지스터(10)의 어떤 내용의 비선형 조합이다.
도 1의 선형 피드백 쉬프트 레지스터 및 도 2의 비선형 쉬프트 레지스터 둘다는 우선 I/O 포트를 통해서 입력 비트를 쉬프트 레지스터(10)로 로딩한 다음, 대응하는 수의 클록 펄스를 클록 포트에 인가함으로써 상기 레지스터 내용을 규정된횟수로 쉬프팅하고, 최종적으로, I/O 포트로부터 스크램블된 내용을 추출함으로써,다수의 입력 비트에 대해 소망의 논리 함수롤 형성하는데 사용될 수 있다. 그리고나서, 추출된 출력의 각 비트는 원래의 입력 비트의 소망의 논리 함수중 하나의 함수를 표시한다. 그러나, 상기 각각의 선형 및 비선형 피드백 쉬프트 레지스터는 후술되는 바와 같은 장점 및 단점을 갖는다.
이 선형 쉬프트 레지스터의 장점은 상기 추출된 출력 비트 패턴이 반복을 시작하기 전에 인가될 수 있는 최대 클록 펄스 수를 정확하게 예측한다는 것인데, 이것은 비선형 쉬프트 레지스터에 대하여 항상 가능한 것은 아니다. 종래 기술에 널리 공지된 바와 같이, N 스테이지(N-비트) 선형 피드백 쉬프트 레지스터에 대한 최대의 순환 길이는 2N-1이다, 이것은 특정한 개시단(N-비트값)에 대하여, 쉬프트 레지스터(10)가 자신의 초기 상대로 복귀하기 전에 2N-1상태(다른 N-비트값)를 통하여 순환할 것이라는 것을 의미한다. 일반적으로, 선형 피드백 쉬프트 레지스터에 대한실제 순환 길이는 상기 피드백 비트를 발생시키는데 사용된 입력 비트수 및 출력 비트(탭)의 위치 둘다에 대한 함수이고, 통상적으로, 최대 순환 길이보다 다소 작다. 다른 한편으로, 비선형 피드백 쉬프트 레지스터는 때때로 "짧은 순환"이라 칭하는 상당히 짧은 순환 길이를 나타내는데, 이것은 예를들어 마스킹의 효율성을 손상시키기 때문에 바람직하지 않다. 그러나, 예를들어 도 1에 도시된 바와 같은 선형 피드백 쉬프트 레지스터를 사용하고 상기 피드백 비트를 형성하는데 사용되는 탭을 주의 깊게 선택함으로써 이와같은 짧은 순환을 피할 수 있다(이로 인해, 출력값이 인가된 클록 펄스 수와 상관없이 모두 제로가 될 때 길이 1의 짧은 순환 길이를 발생시키기 매문에 모든 제로 입력값을 피할 수 있다).
선형 피드백 쉬프트 레지스터의 또다른 장점은 "1:1 맵핑" 또는 "정보-무손실(information-lossless)" 변환으로 공지된 것을 실행하는 것이다. 용어 "1:1 맵핑"은 입력 비트 각각의 가능한 패턴에 대하여, 특정 대응하는 출력 비트 패턴이 존재한다는 것을 의미한다. 따라서, 상기 변환을 역으로 하고, 입력 비트의 어느패턴이 특정한 출력 패턴을 발생시키는 지를 결정하는 것이 이론적으로 가능하다. 또한, 원래의 입력 정보가 완전히 복원될 수 있기 때문에 용어 "정보 무손실"이 적용된다. 그러나, 비선형 피드백 쉬프트 레지스터에 의해 실행되는 맵핑은 반드시 1:1인 것이 아니라 종종 다(MANY):1이다. 이것은 몇 개의 상이한 입력 비트 패턴이 동일한 출력 패턴으로 변환될 수 있다는 것을 의미한다. 이와같은 맵핑 프로세스는명확하게 역으로 되는 것이 아니고, 출력 상태의 인식이 원래의 입력 상태를 연역하도록 하는 것은 아니다. 즉, 이 프로세스는 "정보 손실"이 있을 수 있다.
다른 한편, 선형 피드백 쉬프트 레지스터의 단점은 상기 레지스터를 사용하여 암호화한 정보가 의도하지 않은 수신기에 의해 복원되는 것이 상대적으로 용이하다는 것이다. 수신기에서 검출된 출력 비트의 특정한 시퀀스를 제공하면, 이 출력을 발생시키는 레지스터에 대한 내부 형태를 (즉, 어느 탭이 피드백 비트를 형성하는데 사용되는지를) 결정하고, 이에 따라서 레지스터 및 원래의 입력 정보 둘다를 재구성할 수 있다. 이와같은 재구성은 비선형 쉬프트 레지스터의 경우에 더욱 어렵고, 비경제적인 계산을 필요로할 수 있다. 상술된 내용에서 단점이라고 간주되는 레지스터(예를들어, 다:1 맵핑)의 동일한 특성으로부터 암호화를 위한 비선형 피드백 쉬프트 레지스터의 사용과 관련된 보안성을 향상시기는 장점을 도출한다. 반대로, 상술된 내용에서 장점으로서 간주되는 레지스터(1 : 1 맵핑)의 동일한 특성으로부터 내용을 암호화시 선형 피드백 쉬프트 레지스터의 보안성을 감소시키는 단점을 도출한다. 명백하게, 상기 단점을 피하면서 선형 및 비선형 피드백 쉬프트 레지스터 둘다의 장점을 결합하는 것이 바람직하다.
1:1이 되도록 입력 대 출력의 비선형 맵핑을 제공하는 한가지 방법은 소위 치환 박스(substitution box)(S-박스) 또는 순람표를 사용하는 것이다. 입력 비트(N)의 수가 작을때(예를들어, 4-16), 상기 2N가능한 입력에 대응하는 특정한 출력의 표는 메모리에 기억될 수 있다. 따라서, 4 비트 입력에 대하여, 메모리는 16 출력 패턴을 기억할 수 있는 반면, 16 비트 입력에 대하여, 메모리는 65,536 출력 패턴을 기억해야 한다. 물론, 메모리 크기 및 비용은 S-박스의 사용으로 실제 제한한다. 원칙적으로, 상기 S-박스의 내용은 출력 패턴이 한번 이상 사용되지 않는 한, 바람직한 1:1 관계를 유지하기 위해서 완전히 랜덤하게 선택될 수 있다.
S-박스의 초기 구현은 "원-타임 패드(one-time pads)"로서 공기된 입력 패턴 및 이에 대응하는 출력 패턴의 책이 전송 통신자 및 수신 통신자에 제공되는 수동 암호화 시스템에서 알수있다. 메시지 암호화 또는 해독하는 책에서 패턴의 페이지를 사용한 후, 상기 페이지는 찢어 버려지거나 파괴되어야 한다. 그러나, 사람의 실수로 종종 원-타임 패드의 부정확한 사용 및 의도한 보안의 폐기를 초래한다. 오늘날 가령 권한 없이 셀룰러 무선전화 호출을 수신하는 것을 방지하기 위하여, 자동 전자 시스템이 필요로 된다. 이와같은 시스템이 본 발명에 의해 제공된다.
본 발명은 디지털 데이터 전송에 사용되는 에러 정정 부호화 시스템 및/또는 암호화 시스템에 관한 것이며, 특히, 비선형 1 : 1 매핑을 사용하여 입력값을 출력 값으로 변환시키는 것에 관한 것이다.
도 1은 N-비트 입력을 변환된 N-비트 출럭으로 변환하는데 사용될 수 있는 종래 기술의 선형 피드백 쉬프트 레지스터의 블록도.
도 2는 N-비트 입력을 변환된 N-비트 출력으로 변환하는데 또한 사용될 수 있는 종래의 비선형 피드백 쉬프트 레지스터의 블록도.
도 3은 본 발명에 따라서 구성된 N-비트 변환 회로의 블록도.
본 발명은 N-비트 입력값을 이 N-비트 입력값의 에러 정정 부호화 또는 암호화를 위하여 사용될 수 있는 변환된 N-비트 출력값으로 변환시키는 시스템 및 방법을 제공하는 것이다.
한 양상에서, 본 발명의 시스템은 다수의 선형 피드백 쉬프트 래지스터(LFSRS)를 포함하는데, 이 LFSRS각각은 자신의 출력에서 어떤 다른 LFSRS에 의해 발생되지 않는 모든 가능한 N-비트 값의 서브셋을 순환적으로 발생시킨다. 이 시스템은 N-비트 출력값중 어느 값이 N-비트 입력값과 정합하는지를 결정하기 위하여 LFSRS에 의해 순환적으로 발생된 N-비트 출력값 각각을 N-비트 입력값과 비교하는 수단 및 N-비트 출력값이 N-비트 입력값과 정합한다라고 결정하는 LFSR 이외의 LFSRS중 하나의 출력을 변환된 N-비트 출력값으로서 선택하는 수단을 더 포함한다. 이 시스템의 일 실시예에서, LFSRS중 적어도 일부는 상기 그룹의 LFSRS중 하나의 LFSRS의 N-비트 출력값이 상기 N-비트 입력값과 정합한다라고 결정될 때, 순환 그룹의 다음 LFSR의 출력이 변환된 N-비트 출력값으로서 선택되도록 순환 그룹에 배열된다.
다른 양상에서, 본 발명의 시스템은 적어도 하나의 가능한 N-비트값을 각각 포함하는 복수의 상호 배타적인 서브세트로서 모든 가능한 N-비트값의 세트를 제공하는 수단; N-비트 입력값이 서브세트중 어느 서브세트에 속하는지를 졀정하기 위하여 상기 N-비트 입력값과 각 서브세트를 비교하는 수단; 및 상기 변환된 N-비트출력값으로서 상기 서브세트중 또다른 서브세트로부터 N-비트값을 선택하는 수단을 포함한다. 이 시스템의 일 실시예에서, 각각의 서브세트는 선형 피드백 쉬프트 레지스터(LFSR)에서 순환적으로 발생된다. 이 시스템의 또다른 실시예에서, 각각의서브세트는 메모리에 기억된다. 두 실시예중 한 실시예에서, 상기 서브세트중 적어도 일부는 순환 그룹으로 배열될 수 있는데, 그 결과 N-비트 입력값이 순환 그룹의 서브세트중 하나의 서브세트에 속한다라고 결정될때, 이 순환 그룹의 다음 서브세트로부터의 출력값이 변환된 N-비트 출력값으로 선택되도록 한다.
또 다른 양상에 있어서, 본 발명의 방법은 적어도 하나의 가능한 N-비트값을 각각 포함하는 복수의 상호 배타적 서브세트로서 모든 가능한 N-비트값의 세트를 제공하는 단계; 상기 서브세트중 어느 서브세트에 N-비트 입력값이 속하는지를 결정하기 위하여 상기 N-비트 입력값과 각 서브세트를 비교하는 단계: 및 상기 변환된 N-비트 출력값으로서 상기 서브세트중 또다른 서브세트로부터 N-비트값을 선택하는 단계를 포함한다. 이 방법의 일 실시예에서, 각각의 서브세트는 선형 피드백 쉬프트 레지스터(LFSR)에서 순환적으로 발생된다. 이 방법의 또다른 실시예에서, 각각의 서브세트는 메모리에 기억된다. 두 실시예중 한 실시예에서, 이 서브세트중 적어도 일부는 순환 그룹으로 배열될 수 있는데, 그 결과, N-비트 입력값이 순환 그룹의 서브세트중 하나의 서브세트에 속한다라고 결정될때, 이 순환 그룹의 다음 서브세트로부터의 출력값이 변환된 N-비트 출력값으로서 선택되도록 한다.
당업자는 첨부한 도면을 참조한 설명을 통해서 본 발명의 목적 및 장점을 보다 명백하게 이해할 수 있을 것이다.
지금부터 도 3을 참조하면, 본 발명의 전형적인 실시예는 입력(C0)을 갖는 제1 LFSR(LFSR0)(50), 입력(C1)을 갖는 제2 LFSR(LFSR1)(52) 및 입력(CM-1)을 갖는 M번째 LFSR(LFSRM-1)(54)과 같은 M개의 N-비트 선형 피드백 쉬프트 레지스터(LFSRS)를 포함한다. 이 LFSRS(50, 52 및 54)는 다른 LFSRS에 의해 발생된 어느 서브세트와도 중첩하지 않는 전체 가능한 2N출력 비트 패턴의 서브세트를 각각 발생시키도록 선택된다. 즉, 각각의 LFSR(50, 52 및 54)은 별개의 N-비트 출력 그룹을 발생시키는 데, 이 그룹중 어느것도 다른 LFSRS중 어느것에 의해서도 발생되지 않는다. 출력 패턴의 각 서브세트는 규정된 길이의 짧은 순환을 나타내는 것으로 간주될 수 있는 반면, 서브세트의 조합은 N-비트 LFSR에 대하여 최대의 순환 길이를 표시하는 것으로서 간주될 수 있다.
모든 가능한 출력 패턴이 고려되는 한 상기 LFSRS(50, 52 및 54)중 어느것에 의해 발생되는 출력 패턴의 특정 서브세트를 상당한 유연성을 가지고 선택할 수 있다는 것을 알 수 있을 것이다. 예를들어, M=6 및 N=8인 경우, 각각의 LFSR0, LFSR1. LFSR2및 LFSR3은 초기의 출력으로 복귀하고 상기 순환을 반복하기 전에 클록 펄스의 연속적인 인가시 60개의 상이한 출력을 발생시키기 위하여 선택될 수 있다. 마찬가지로, LFSR4및 LFSR5는 12 및 4개의 상이한 출력을 각각 발생시기기 위하여 선택될 수 있다. 이 예에서 모든 LFSRS에 대한 순환 길이의 총합은 256이고, 이것은 발생되어야만 될 가능한 출력 비트 패턴의 전체 수(28)와 같다.
도 3의 회로를 초기화 할 때, 각각의 LFSR(50, 52 및 54)은 이것이 발생시킬 수 있는 출력 비트 패턴의 서브세트내에 있는 특정한 개시 상태(CO내지 CM-1)로 로딩되는 반면, 전송기 및 수신기 둘다에 공지되는 한 임의적으로 될 수 있다(예를들어, 개시 상태(C0내지 CM-1)는 대응하는 서브세트에서 고정된 상수일 수 있다). 이입력 비트 패턴은 LFSRS(50, 52 및 54)의 출력에 각각 접속되는 각각의 M 비교기(56, 58 및 60)에 인가된다. 이 개시단(Co내지 CM-1)이 LFSRS(50, 52 및 54)으로 로딩되고 입력이 비교기(56, 58 및 60)에 인가된 후, 클록 펄스 발생기(62)는 LFSRS(50, 52 및 54)의 내용을 쉬프팅하는 연속적인 클록 펄스를 발생시킨다. 각각의 클록 순환 동안, 각각의 비교기(56, 58 및 60)는 입력 비트 패턴을 대응하는 LFSR(50, 52 및 54)의 출력 각각과 비교하여, 입력 및 출력 패턴이 동일할 때 "정합(match)" 신호를 선택기(64)에 발생시킨다. 이 선택기(64)는 비교기(56, 58 및 60)중 어느 것이 정합 신호를 발생시키는지에 따라 소정수의 클록 펄스후에 "중지"신호를 클록 펄스 발생기에 차례로 발생시킨다. 바람직한 실시예에서, 이 클록 펄스 수는 비교기(56, 58 및 60)중 거의 모든 비교기에 대해서는 제로이고, 예를들어 최종 비교기(60)일 수 있는 나머지 비교기에 대해서는 1이다. 이 예에서, 선택기(64)는 상기 비교기(56 및 58)중 어느 것으로부터 정합 신호를 수신할 때 중지 신호를 즉시 발생할 수 있지만, 정합 신호를 비교기(60)로부터 수신할 때 중지 신호를 발생하기 전에 하나의 클록 필스를 대기한다.
중지 신호를 발생할 때, 선택기(64)는 LFSRS(50, 52 및 54)중 소정의 하나 의 LFSR의 출력을 인가된 입력에 대응하는 변환된 출력으로서 선택한다. 그리고나서, 다음 입력값이 인가되고, 클록 펄스 발생기(62)는 다시 시작된다. 새로운 입력값을 각각 인가하는 경우, 출력이 변환된 츨력으로서 선택되어야 하는 LFSR은 비교기(56, 58 및 60)중 어느것이 정합 신호를 발생시키는지에 좌우되지만, 물론 비교기가 정합 신호를 발생시키는 LFSR를 배제하여야만 한다(그렇치 않다면, 선택된 출력은 단지 인가된 입력과 동일하여야 한다). 이 출력은 비교기가 정합 신호를 발생시키는 LFSR 이외에 LFSR로부터 선택되기 때문에, 입력으로부터 출력으로 맵핑은 비선형으로 행해질 수 있다. 본 발명의 일 실시예에 있어서, LFSRL에 대응하는 비교기가 정합 신호를 발생시키면, 이 출력은 LFSRL+1로부터 선택되는데, 상기 출력은 L=M-1일 때 LFSR0로부터 선택된다(즉, L은 L+1 모듈 M으로 증분된다). 그러나, 이 실시예는 LFSRL의 순환 길이가 실질적으로 LFSRL+1의 순환 길이보다 큰 경우 적합하지 않을 것이다. 예를들어,LFSRS의 순환 길이가 217이고, LFSRL+1의 순환 길이가 31이면, LFSRL은 한번 순환하는 반면, LFSRL+1은 217개의 연속적인 클록 펄스를 인가하는 동안 7번 순환 할 것이다. 따라서, 7개의 상이한 입력값에 대응하는 LFSRL7개의 상이한 값이 존재하는데, 이것이 LFSRL+1로부터 선택되는 동일한 출력값을 발생시킨다. 이것은 다 : 1(즉, 7:1)맵핑을 이루고, 보다 바람직한 정보 무손실(즉, 1:1) 맵핑은 구성하지 않을 것이다.
그러나, 비교기가 정합 신호를 발생시키는 LFSR과 동일한 순환 길이를 갖는 LFSR로부터 L 출력이 항상 선택되는 경우. 바람직한 1:1 맵핑이 얻어질 수 있다. 예를들어, M=6이고 6개의 LFSRS의 순환 길이 각각이 60, 60, 60, 60, 12 및 4인 경우, LFSR0에 대응하는 비교기로부터의 정합 신호는 LFSR1로부터의 현재 출력이 선택되도록 하며, LFSR1에 대응하는 비교기로부터의 정합 신호는 LFSR2로부터의 현재의 출력이 선택되도록 하며, LFSR2에 대응하는 비교기로부터의 정합 신호는 LFSR3로부터의 현재 출력이 선택되도록 하고, LFSR3에 대응하는 비교기로부터의 정합 신호는 LFSR0로부터의 출력이 나중에 하나의 여분의 클록 펄스로 선택되도록 한다(이것은 1씩 증분되는 LFSR0의 현재 출력을 선택하는 것과 동일하게 된다). 이 여분의 클록 펄스는 LFSR0내지 LFSR3중 어느것에 의해 발생된 값의 서브세트내에 있는 소정의입력값을 반복 인가하면은 이 루프에서 다음의 LFSR로부터 반복적으로 선택되는 동일한 출력값을 발생시키는 것이 아니라, 실제로 이 루프에서 다음의 LFSR에 의해 발생되는 모든 60개 값을 통한 최종적인 출력값을 순환하도록 하는데 사용된다. 12및 4의 순환 길이를 갖는 나머지 쉬프트 레지스터(LFSR4및 LFSR5) 각각에 대하여, 쌍을 이룰 수 있는 동일한 순환 길이를 갖는 다른 LFSR은 존재하지 않고, 이에 따라서, 각각의 이 LFSRS각각은 다:1 또는 1:다(정보 손실) 맵핑중 하나를 발생시키는 보다 짧거나 긴 순환 길이중 하나의 순환 길이를 갗는 LFSR과 쌍을 이룰수 있다. 대안적으로, 이들 LFSRS각각은 하나의 여분의 클록 펄스씩 쉬프트되도록 맵핑을 행하여, 선형 맵핑을 통해 1:1을 발생시킨다.
물론, 가장 바람직한 맵핑은 비선형 1:1 맵핑이다. 일반적으로, 이것은 임의의 순환 길이의 각각의 LFSR에 대하여, 동일한 순환 길이의 적어도 하나의 다른 LFSR이 존재하는 것을 필요로하는데, 그 출력은 제1 LFSR에 의해 발생되는 정합 신호 후에 하나의(또는 가능한 그 이상)의 여분의 클록 펄스가 선택될 수 있다. 그러나, 몇 개의 LFSRS이 동일한 순환 길이를 갖고, 다른 것은 그러하지 않는 경우에, 동일한 순환 길이를 갖는 모든 LFSRS은, 상기 그룹의 최종 LFSR에 대응하는 비교기에 의해 발생된 정합 신호가 여분의 클록 펄스 발생후 상기 그룹의 제1 LFSR로부터의 출력을 선택하는 것을 제외하면, 하나의 LFSR에 대응하는 비교기에 의해 발생된 정합 신호가 상기 그룹의 다음 LFSR의 출력을 선택하는 순환 그룹에 배열될 수 있다. 충족되어야만 하는 임의의 다른 기준은 모든 LFSRS에 대한 전체의 순환 길이가 2N과 동일하게 된다는 것인데, 여기서 N은 입력 비트의 수이다.
실제로, 임의의 소정 N 값에 대한 전술한 기준을 충족시킬 수 있는 몇 개의 상이한 LFSRS의 형태가 존재할 것이다. 예를들어, N=8(2N=256)이면, 2개의 순환 그룹으로 배열되는 4개의 LFSRS을 사용할 수 있는데, 제1 그룹은 124의 순환 길이를 각각 갖는 두개의 LFSRS로 이루어지며, 제2 그룹은 4의 순환 길이를 각각 갖는 두 개의 LFSRS로 이루어진다. 대안적으로, 85의 순환 길이를 각각 갖는 3개의 LFSRS및 1의 순환 길이를 갖는 제4의 LFSR의 순환 그룹을 사용할 수 있다(이 경우에 제4의 LFSR에 대응하는 하나의 입력값이 자체적으로 간단히 변환될 수 있다). 또한, 2개의 순환 그룹으로 배열된 8개의 LFSRS을 사용할 수 있는데, 제1 그룹은 56의 순환 길이를 각각 갖는 4개의 LFSRS로 이루어지고, 제2 그룹은 8의 순환 길이를 각각 갖는 4개의 LFSRS로 이루어진다. 물론, 이들 예는 N=8인 경우에 당업자에게 명백한 가능한 형태들을 나타낸 것은 아니다. 유사하게, N＞8인 경우, 전술한 기준을 충족시키는 보다 많은 순환 길이 조합의 존재를 발견할 수 있다.
일반적으로, 도 3에 도시된 바와 같이, 본 발명에 의해 제공된 변환 기능이 LFSRS및 이와 관계된 비교기 이외에 소자를 사용함으로써 실행될 수 있다는 것을 당업자는 알수 있을 것이다. 예를들어, N-비트 입력값에 대하여, 모든 가능한 N-비트값의 세트는 도 3에 LFSRS(50, 52 및 54)중 대응하는 하나의 LFSR에 의해 발생되는 N-비트 출력값과 등가를 각각 포함하도록 고려될 수 있는 다수의 서브세트 형태 로 ROM에 기억될 수 있다. 이 입력값이 기억된 서브세트에 속하는지를 결정하기 위하여, 이 입력값은 ROM의 내용과 비교된다. 그리고 나서, 출력값은 상술된 바와 같이 도 3의 회로의 동작과 동일한 방법으로 또다른 서브세트로부터 선택될 수 있다. 대안적인 실행에 있어서, 본 발명에 따라서 구성된 ROM은 각각의 가능한 N-비트 입력값에 대하여 도 3의 변환 기능을 사용하여 사전에 계산되는 특정한 N-비트 출력값을 기억한다. 특정한 N-비트 입력값이 인가될때, 이 값은 대응하는 N-비트 출력값을 판독(검색)하기 위하여 상기 ROM에 어드레스를 형성하는데 사용되며, 그리고나서, 이것은 소망의 변환 값으로서 사용될 수 있다.
일반적으로, 당업자는 본 발명의 범위를 벗어남이 없이 본 발명을 수정하고 변경할 수 있다는 것을 이해할 수 있을 것이다. 따라서, 본원에 설명된 본 발명의 형태는 예시적이고, 이하의 청구범위에 규정된 바와같은 본 발명의 범위을 제한하고자 하는 것은 아니다.

Claims (13)

  1. N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 시스템으로서,
    다수의 선형 피드백 쉬프트 레지스터(LFSRS)(50, 52, 54)를 구비하는데, 상기 LFSRS각각은 임의의 다른 LFSRS에 의해 발생되지 않은 모든 가능한 N-비트값의 서브세트를 자신의 출력에서 순환적으로 발생시키며, 상기 LFSRS모두는 모든 가능한 N-비트 값의 세트를 순환적으로 발생시키는, 다수의 선형 피드백 쉬프트 레지스터(LFSRS)와;
    상기 N-비트 출력값중 어느것이 상기 N-비트 입력값과 정합하는지를 결정하기 위하여, 상기 LFSRS에 의해 순환적으로 발생되는 상기 N-비트 출력값 각각을 상기 N-비트 입력값과 비교하는 수단(56, 58, 60); 및
    상기 N-비트 출력값이 상기 N-비트 입력값과 정합한다라고 결정하는 LFSR 이외의 상기 LFSRS중 하나의 출력을 상기 변환된 N-비트 출력값으로서 선택하는 수단(64)을 구비하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 시스템.
  2. 제 1 항에 있어서,
    상기 LFSRS(50, 52, 54)중 하나이상의 LFSR는 순환 그룹으로 배열되어, 상기그룹의 LFSRS중 하나의 N-비트 출력값이 상기 N-비트 입력값과 정합한다라고 결정될 때, 상기 순환 그룹의 다음 LFSR의 출력이 상기 변환된 N-비트 출력값으로서 선택 되도록 하는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 시스템.
  3. 제 2 항에 있어서,
    상기 순환 그룹의 LFSRS(50, 52, 54)는 동일한 순환 길이를 갖는 것을 특징 으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 시스템.
  4. 제 2 항에 있어서,
    상기 순환 그룹의 상기 LFSRS(50, 52, 54)중 하나이상의 LFSR에 대해서, 상 기 순환 그룹의 다음 LFSR의 출력은 상기 하나의 LFSR의 N-비트 출력값이 상기 N-비트 입력값과 정합한다라고 결정하는 순환 다음의 순환에서 상기 변환된 N-비트 출력값으로서 선택되는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 시스템.
  5. 제 2 항에 있어서,
    상기 변환된 N-비트 출력값은 상기 N-비트 입력값의 에러 정정 부호화 또는 암호화에 사용되는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로변환하는 변환 시스템.
  6. 인가된 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 시스템으로서,
    모든 가능한 N-비트 입력값의 세트를 하나이상의 가능한 N-비트 입력값을 각각 포함하는 다수의 상호 배타적인 서브세트로 분할하고 상기 하나의 가능한 N-비트 입력값이 속하는 서브세트 이외의 서브세트로부터의 임의의 하나의 가능한 N-비트 입력값에 대한 대응하는 N-비트 출력값을 선택함으로써, 각각의 가능한 N-비트입력값에 대하여 미리 결정되는 대응하는 N-비트 출력값을 기억하는 메모리 수단과;
    상기 인가된 N-비트 입력값으로부터 상기 메모리 수단에 어드레스를 형성하는 어드레싱 수단으로서, 상기 어드레스는 상기 인가된 N-비트 입력값에 대응하는 N-비트 출력값을 기억하는 상기 메모리 수단의 장소와 관계되는, 어드레싱 수단 및;
    상기 변환된 N-비트 출력값으로서 사용하기 위하여 상기 대응하는 N-비트 출력값을 상기 장소로부터 검색하는 수단을 구비하는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 시스템.
  7. 제 6 항에 있어서,
    상기 메모리 수단은 판독 전용 메모리(ROM)인 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 시스템.
  8. 제 6 항에 있어서,
    상기 변환된 N-비트 출력값은 상기 인가된 N-비트 입력값의 에러 정정 부호화 또는 암호화에 사용되는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 시스템.
  9. N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 방법으로서,
    하나이상의 가능한 N-비트값을 각각 포함하는 다수의 상호 배타적인 서브세트로서 모든 가능한 N-비트값의 세트를 제공하는 단계;
    상기 N-비트 입력값이 서브세트중 어느 서브세트에 속하는지를 결정하기 위하여 상기 N-비트 입력값과 상기 서브세트를 비교하는 단계; 및
    상기 서브세트중 또다른 서브세트로부터의 N-비트 값을 상기 변환된 N-비트 출력값으로서 선택하는 단계를 포함하는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 방법.
  10. 제 9 항에 있어서,
    상기 서브세트 각각은 선형 피드백 쉬프트 레지스터(LFSR)에서 순환적으로 발생되는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는변환 방법,
  11. 제 9 항에 있어서,
    상기 서브세트 각각은 메모리에 기억되는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 방법.
  12. 제 9 항에 있어서,
    상기 서브세트중 하나이상의 서브세트는 순환 그룹으로 배열되어, 상기 N-비트 입력값이 상기 순환 그룹의 상기 서브세트중 하나에 속한다라고 결정될 때, 상기 순환 그룹에서 다음 서브세트로부터의 출력값이 상기 변환된 N-비트 출력값으로서 선택되도록 하는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 방법.
  13. 제 9 항에 있어서,
    상기 변환된 N-비트 출력값은 상기 N-비트 입력값의 에러 정정 부호화 또는 암호화에 사용되는 것을 특징으로 하는 N-비트 입력값을 변환된 N-비트 출력값으로 변환하는 변환 방법.
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