DE3888421T2

DE3888421T2 - Gerät zur Erzeugung eines Pseudo-Zufallsmusters.

Info

Publication number: DE3888421T2
Application number: DE3888421T
Authority: DE
Inventors: Mishio Hayashi
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1987-07-31
Filing date: 1988-07-19
Publication date: 1994-08-04
Anticipated expiration: 2008-07-20
Also published as: US4901264A; DE3888421D1; EP0301383A2; EP0301383B1; EP0301383A3

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Pseudozufallsmuster-Generatoreinrichtung, die mit hoher Geschwindigkeit ein Pseudozufallsmuster durch wiederholte und ununterbrochene Erzeugung eines Zufallsgrundmusters von (2n-1) Bits Länge erzeugt.
Auf dem Gebiet der digitalen Kommunikation besteht ein Bedarf an einer Pseudozufallsmuster- Generatoreinrichtung, die mit einer hohen Geschwindigkeit von bis hin zu 3 bis 10 GHz arbeitet. Vom technischen Standpunkt aus ist es jedoch extrem schwierig, einen so schnellen Betrieb mit herkömmlichen Pseudozufallsmuster-Generatoreinrichtungen des Typs zu erreichen, die ein Registersystem einsetzen.
Fig. 1 zeigt ein Beispiel der Anordnung einer herkömmlichen Pseudozufallsmuster-Generatoreinrichtung, die ein Speichersystem verwendet, das unter Einsatz allein relativ einfacher schneller Technologie realisiert werden kann. Bei dem bekannten Beispiel wird gemäß Darstellung ein Pseudozufallsmuster erzeugt, das kontinuierlich ein Zufallsgrundmuster wiederholt, welches 2&sup4;- 1 = 15 Bits lang ist, beispielsweise "100110101111000". Dieses Beispiel wird in Verbindung mit dem Fall erläutert, wo die zu erzeugenden Muster in einem Musterspeicher 11 gespeichert sind, bei dem sich ein Wort aus vier Bits zusammensetzt.
Das 15 Bit lange Zufallsgrundmuster "100110101111000" ist, beginnend mit den vier am weitesten links stehenden Bits in 4 Bit Muster unterteilt, und diese Teilmuster sind in dem Musterspeicher 11 gespeichert. An der Adresse 0 ist ein 4-Bit Teilmuster "1001" gespeichert, an der Adresse 1 ein 4-Bit Teilmuster "1010", an der Adresse 2 ein 4-Bit Teilmuster "1111" und an der Adresse 3 ein 4-Bit Teilmuster "0001", welches eine Kombination der am weitesten rechts stehenden 3 Bits "000" des 15-Bit Zufallsgrundmusters und des am weitesten links stehenden Bits "1" des zweiten Auftretens desselben Zufallsgrundmusters "100110101111000" ist. An Adressen 4 bis 6 sind nachfolgende Teilmuster "0011", "0101" bzw. "1110" gespeichert, und an Adresse 7 ist ein Teilmuster "0010" gespeichert, das sich aus den am weitesten rechts stehenden zwei Bits "00" des Zufallsgrundmusters des zweiten Auftretens und der am weitesten links stehenden zwei Bits "10" des Zufallsgrundmusters des dritten Auftretens zusammensetzt. An Adressen 8 bis 13 sind 4-Bit Teilmuster gespeichert, in die das 15-Bit Zufallsgrundmuster in einer ähnlichen Weise unterteilt ist. An Adresse 14 ist ein 4-Bit Teilmuster "1000" gespeichert, das sich aus den am weitesten rechts stehenden Bits des Zufallsgrundmusters des vierten Auftretens zusammensetzt.
Bei Anlegen eines Takts C an einen Adressenzähler 12, wird dessen Zählwert, der mit jedem Zählen des Takts C um 1 inkrementiert wird, an einen Adressendecoder 14 des Musterspeichers 11 geliefert, und ein an der decodierten Adresse des Musterspeichers 11 gespeichertes Teilmuster wird aus diesem ausgelesen und als 4-Bit parallele Daten an einen Parallel-Serien- Umsetzer 15 geliefert. Der Parallel-Serien-Umsetzer 15 setzt das 4-Bit Teilmuster in serielle Daten um und gibt es als ein Pseudozufallsmuster bitweise aus.
Während der Zählwert des Adressenzählers 12 durch den Takt C von 0 bis 3 inkrementiert wird, werden die Teilmuster "1001" "1010", "1111" und "0001" in dieser Reihenfolge aus dem Musterspeicher 11 ausgelesen. Durch Zusammensetzen dieser 4 Teilmuster und ihrer Ausgabe in serieller Form, werden das Zufallsgrundmuster "100110101111000" des ersten Auftretens und das am weitesten links stehende Bit "1" des Zufallsgrundmusters des nächsten Auftretens ausgegeben. Darauf folgend werden die Teilmuster "0011", "0101" die an den Adressen 4 bis 14 gespeichert sind, in sequentieller Folge ausgelesen, wodurch ein Pseudozufallsmuster geschaffen wird, welches das Zufallsgrundmuster "100110101111000" in einer wiederholten zyklischen Folge liefert.
Andererseits ist in einem Register 16 ein numerischer Wert "14" als ein Stoppcode gesetzt, der die letzte Adresse des Musterspeichers 11 angibt. Der eingestellte Wert "14" und der Zählwert des Adressenzählers 12 werden einem Koinzidenzdetektor 17 geliefert. Wenn eine Koinzidenz zwischen dem Zählwert des Adressenzählers 12 und dem eingestellten Wert "14" festgestellt wird, gibt der Koinzidenzdetektor 17 ein Koinzidenzdetektorsignal aus, durch das ein UND-Glied 18 freigegeben wird. Der nach Feststellung der Koinzidenz auftretende Takt C wird über das UND-Glied 18 und ein ODER-Glied 19 an den Adressenzähler 12 geliefert und löscht diesen zu 0. Folglich folgt dem Auslesen des Teilmusters "1000" von der Adresse 14 der Teilmusterauslesevorgang, der erneut bei Adresse 0 beginnt.
Durch Auslesen der vier 15 Bit langen Zufallsgrundmuster von den Adressen 0 bis 14 in wiederholter zyklischer Folge, wie oben beschrieben, ist es möglich ein Pseudozufallsmuster zu erzeugen, das dasselbe Zufallsmuster in Abstände von 15 Bits wiederholt.
Bei dem oben beschriebenen Beispiel des Standes der Technik läßt sich jedoch keine fortgesetzte Wiederholung des Zufallsgrundmusters erzielen, wenn nicht eine ganzzahlige Anzahl des Zufallsgrundmusters in dem Musterspeicher 11 gespeichert ist, so daß das letzte Bit im letzten dieser Anzahl von Zufallsgrundmustern an der am weitesten rechts liegenden Bitposition des 4-Bit Worts liegt, das von der letzten Adresse ausgelesen wird. Wie beispielsweise in Fig. 1 gezeigt nehmen die letzten Bits (durch schwarze Dreiecke kenntlich gemacht) der an den Adressen 3, 7 und 11 gespeicherten Zufallsgrundmuster nicht die am weitesten rechts liegenden Positionen der an diesen Adressen gespeicherten Teilmuster ein, und das letzte Bit eines Zufallsgrundmusters, nimmt die am weitesten rechts liegende Bitposition eines Teilmusters das erste Mal bei Adresse 14 ein, von der die am weitesten rechts stehenden vier Bits des vierten Zufallsgrundmusters ausgelesen werden.
Im Fall beispielsweise der sukzessiven Erzeugung eines (2²³-1) Bits langen Zufallsgrundmusters dadurch, daß dieses beispielsweise alle 4-Bit Teilmuster ausgelesen wird, ist es nötig, daß wenigstens vier Pseudozufallsmuster, was ein ganzzahliges Vielfaches von vier ist, in einem Speicher gespeichert sind, weshalb die dafür erforderliche Speicherkapazität (2²³-1) · 4 = 8388607 · 4 Bits ist, was die kleinste gemeinsame Vielfache von (2²³-1) und 4 ist. In diesem Fall werden vier Standard 8-Megabitspeicher benötigt.
Ein Speicher mit einer derart großen Kapazität wird gewöhnlich von einem MOS-Speicher gebildet und benötigt deshalb eine so lange Lesezykluszeit, daß die schnelle Erzeugung des Pseudozufallsmusters nach einer Erhöhung der Anzahl von Bits jedes Teilmusters verlangt, daß heißt der Anzahl von Bits eines Worts, das an jeder Adresse gespeichert ist. Wenn beispielsweise die Anzahl von Bits jedes Teilmusters 256 Bits beträgt, ist ein Speicher einer Kapazität von 8 Megabits · 256 Bits = 2 Gigabits erforderlich. In der Praxis ist es jedoch schwierig, eine so große Kapazität zu realisieren.
Das Dokument EP-A-0 201 634 offenbart einen digitalen Wortgenerator zum automatischen Erzeugen periodischer kontinuierlicher Signale bestehend aus n Bit Wörtern aller Wortgewichte und ihren Permutationen. Dieser Stand der Technik verwendet einen Nur-Lesespeicher, der von den 2n Wortgewichten und ihren Permutationen eines n Bit Worts, nur n Bit Wörter einer sehr viel kleineren Anzahl z speichert. Jedes Wort wird eine voreingestellte Anzahl von Malen in ein als ein Parallel-Serien-Umsetzer dienendes Schieberegister ausgelesen, um dadurch eine Folge von Wörtern zu erzeugen, die jedes der gespeicherten Wörter die voreingestellte Anzahl von Malen enthält.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Pseudozufallsmuster-Generatoreinrichtung zu schaffen, die die Erzeugung eines Zufallsmusters in einer wiederholten zyklischen Folge unter Verwendung eines Speichers relativ kleiner Kapazität erlaubt.
Diese Aufgabe wird durch eine Pseudozufallsmuster-Generatoreinrichtung gemäß Anspruch 1 gelöst.
Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der Unteransprüche.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine Darstellung eines Beispiels einer herkömmlichen Pseudozufallsmuster-Generatoreinrichtung;
Fig. 2 ist ein Schaltbild der Pseudozufallsmuster-Generatoreinrichtung gemäß der vorliegenden Erfindung;
Fig. 3 ist ein Wellenformdiagramm zur Erläuterung der Arbeitsweise der in Fig. 2 gezeigten Einrichtung;
Fig. 4 ist eine Tabelle, die zeigt, wie in einem Musterspeicher gespeicherte Hilfsmuster sequentiell nach links rotieren; und
Fig. 5 ist ein Schaltbild, daß eine andere Ausführungsform der vorliegenden Erfindung darstellt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 2 ist ein Schaltbild, das eine Ausführungsform der Pseudozufallsmuster-Generatoreinrichtung der vorliegenden Erfindung darstellt. Gemäß der vorliegenden Erfindung ist ein Zufallsgrundmuster, daß mit einem Zyklus von 2n-1 Bits wiederkehrt, alle 2m Bits in 2n-1 Teilmuster aufgeteilt, und jedes Teilmuster ist mit einem Anschlußmuster kombiniert, das sich aus 2m Bits zusammensetzt, die ihm in dem wiederkehrenden Zufallsgrundmuster nachfolgen. Auf diese Weise werden 2n-m Hilfsmuster von je 2m+1 Länge erhalten. Die 2n-m Hilfsmuster sind vorab in einem Musterspeicher gespeichert. Zur Erzielung eines besseren Verständnisses der vorliegenden Erfindung, wird dieser Ausführungsform im Hinblick auf den Fall von n = 4 und m = 2 beschrieben, so daß ein Pseudozufallsmuster erzeugt wird, in welchem ein 2&sup4;-1, daß heißt 15 Bit langes Zufallsgrundmuster "100110101111000" in zyklischer Folge wiederholt wird, wie dies bei dem in Fig. 1 gezeigten Stand der Technik der Fall ist.
Die Pseudozufalls-Generatoreinrichtung der vorliegenden Erfindung umfaßt einen Mustergenerator 21 und dessen Controller 22. Ein in dem Mustergenerator 21 vorgesehener Musterspeicher 23 ist ein 4-Wort-Direktzugriffsspeicher (RAM), bei dem sich ein Wort aus 2m+ 1 = 8 Bits zusammensetzt.
Der Mustergenerator 21 umfaßt den (8 Bits · 4 Wörter) Musterspeicher 23 zur Speicherung von Hilfsmustern, ein 9-Stufen-Schieberegister 24, das mit einer 8-Bit Ausgabe von dem Musterspeicher 23 beliefert wird, ein Latch 25, das aus vier Registern R&sub1; bis R&sub4; aufgebaut ist und mit einem Teil der parallelen Ausgabe von dem Schieberegister 24 beliefert wird, einen Parallel-Serien-Umsetzer 26, der die Ausgabe vom Latch 25 erhält, und zwei Selektoren 27 und 28, die sich je aus acht untereinander gekoppelten Schaltern zusammensetzen, um die Eingangs- und Ausgangsanschlüsse des Musterspeichers 23 und des Schieberegisters 24 zu verbinden.
Ausgänge D0-D7 eines ersten bis achten Bits des Musterspeichers 23 sind mit dem jeweiligen einen Eingangskontakt C&sub1; von acht Schaltern S&sub1; bis S&sub8; des Ausleseselektors 27 verbunden, die Ausgänge D4 bis D7 des fünften bis achten Bits des Musterspeichers 23 sind mit dem jeweiligen anderen Eingangskontakt C&sub2; der linksseitigen Schalter S&sub1; bis S&sub4; des Selektors 27 verbunden, und die Ausgänge D0 bis D3 des ersten bis vierten Bits des Musterspeichers 23 sind mit dem jeweiligen anderen Eingangskontakt C&sub2; der rechtsseitigen Schalter S&sub5; bis S&sub8; des Selektors 27 verbunden. Die Ausleseschalter S&sub1; bis S&sub8; sind so angeordnet, daß sie über ihr jeweiliges Ausgangsende C&sub3; eine zweite bis neunte Schiebestufe b bis i des Schieberegisters 24 mit Signalen beliefern, die an den Eingangskontakten C1 oder C2 anliegen und zwar unter der Steuerung eines an einen Steueranschluß 29 gelieferten Wählsignals.
Die Ausgänge der ersten bis vierten Schiebestufe a bis d des Schieberegisters 24 werden an das erste bis vierte Register R&sub1; bis R&sub4; des Latches 25 geliefert, dessen Ausgaben an den Parallel-Serien-Umsetzer 26 angelegt werden. Der Parallel-Serien-Umsetzer 26 setzt die angelegten Daten in serielle Daten um und gibt sie bitweise als ein Pseudozufallsmuster aus.
Weiterhin werden die Ausgaben der zweiten bis neunten Schiebestufe b-i des Schieberegisters 24 an den jeweiligen Eingangskontakt C&sub1; des ersten bis achten Schalters S&sub1; bis S&sub8; des Schreibselektors 28 angelegt. Gleichzeitig werden die Ausgaben der sechsten bis neunten Schiebestufe f bis i des Schieberegisters 24 an den jeweiligen anderen Eingangskontakt C&sub2; des ersten bis vierten Schalters S&sub1; bis S&sub4; des Schreibselektors 28 angelegt, und die Ausgaben der zweiten bis fünften Schiebestufe b bis e werden an den jeweiligen anderen Eingangskontakt C&sub2; des fünften bis achten Schalters S&sub5; bis S&sub8; des Selektors 28 angelegt. Diese Schalter S&sub1; bis S&sub8; sind so angeordnet, daß die an den Eingangskontakten C&sub1; oder C&sub2; anliegenden Signale als Daten D0 bis D8 zum Einschreiben in das erste bis achte Bit des Musterspeichers 23 geliefert werden, und zwar unter der Steuerung eines an einen Steueranschluß 29 angelegten Wählsignals.
Das Ausgangssignal der zweiten Schiebestufe b des Schieberegisters 24 wird darüberhinaus einem seriellen Dateneingangsanschluß Sin der neunten Schiebestufe i zugeführt.
Ein Startsignal A und ein Takt B werden an den Controller 22 angelegt, in welchem verschiedene Steuersignale zur Steuerung des Mustergenerators 21 erzeugt werden.
Der Takt B wird einem Triggeranschluß T eines JK-Flipflops 33, UND-Gliedern 34 und 35 und einem ODER-Glied 36 geliefert. Das Flipflop 33 erhält an seinen J- und K-Anschlüssen einen Hochpegel bzw. ein. Niederpegelsignal und liefert an seinem Q Ausgangsanschluß als Antwort auf die Abfallflanke des seinem Triggeranschluß T zugeführten Signals ein Hochpegelsignal. Das Ausgangssignal C des Flipflops 33 wird als ein Verknüpfungsglied-Steuersignal an den jeweiligen einen Eingangsanschluß der UND-Glieder 34, 35, 37 und 38 angelegt. Wenn das Steuersignal ein Hochpegelsignal ist und damit ein Freigabesignal, werden diese UND-Glieder 34, 35, 37 und 38 freigegeben und von ihren Ausgangsanschlüssen an die anderen Eingangsanschlüsse angelegte Steuersignale ausgegeben. Wenn demgemäß das UND-Glied 34 freigegeben ist, läßt es den seinem anderen Eingangsanschluß zugeführten Takt B über ein ODER-Glied 39 zu einem Zähler 41 hindurch.
Der Zähler 41 ist ein 2n-Zähler. Der maximale Zählwert eines Adressenzählers 42 ist gleich der Anzahl von Hilfsmustern gewählt, in die das Zufallsgrundmuster alle 2m Bits aufgeteilt ist.
Bei dieser Ausführungsform teilt sich der 2n-Zähler 41, bei dem es sich in diesem Fall um einen 2&sup4;-Zähler handelt, die beiden niederwertigen Stellen mit dem Adressenzähler 42, und Zählausgangssignale A1 und A2 der beiden niederwertigen Stellen werden als Adressensignale an einen Adressendecoder 44 in dem Musterspeicher 23 geliefert. Das Ausgangssignal der höchstwertigen Stelle A4 wird an einen Impulsgenerator 45 angelegt, dessen Ausgangssignal einem weiteren Impulsgenerator 46 und über das ODER-Glied 39 dem Zähler 41 geliefert wird.
Der Ausgangspuls des Impulsgenerators 46 und der Takt B werden beiden über das ODER- Glied 36 an eine Verzögerungsschaltung 47 angelegt, in der sie um τ&sub1; verzögert werden, und das verzögerte Ausgangssignal wird über das UND-Glied 37 als ein Ausleseimpuls F an das Schieberegister 24 geliefert. Dieses verzögerte Ausgangssignal wird an eine weitere Verzögerungsschaltung 48 angelegt, in der es um τ&sub2; weiter verzögert wird, und dieses verzögerte Ausgangssignal wird über das UND-Glied 38 als ein Linksschiebepuls G an das Schieberegister 24 angelegt. Gleichzeitig wird der Linksschiebepuls G über eine Verzögerungsschaltung 49 als Schreibpuls H dem Musterspeicher 23 zugeführt.
Das Ausgangssignal A4 des 2&sup4;-Zählers 41 wird als ein Triggersignal I an ein Flipflop 43 angelegt. Das Flipflop 43 erhält an seinen J- und K-Anschlüssen Hochpegelsignale und invertiert den Pegel eines Ausgangssignals an seinem Q Ausgangsanschluß mit jedem Anlegen des Triggersignals. Das Ausgangssignal des Flipflops 43 wird als das zuvor erwähnte Wählsignal J an die Steueranschlüsse der Selektoren 27 und 28 zur Auswahl ihrer Kontakte C&sub1; oder C&sub2; angelegt.
Bei dieser Ausführungsform wird das 15-Bit Zufallsgrundmuster in Abständen von 2² = 4 Bits in 2&sup4;&supmin;² = 4 Muster aufgeteilt, von denen jedes mit den nachfolgenden vier Bits zu einem Hilfsmuster von insgesamt 2²&spplus;¹ = 8 Bits kombiniert wird. Die vier Hilfsmuster sind in dem Musterspeicher 23 an Adressen 0 bis 3 in Rechtsfolge gespeichert, wie durch Nullen "0" und Einsen "1" in Fig. 2 gezeigt. An der Adresse 0 ist ein 8-Bit Hilfsmuster "10011010" gespeichert, das sich aus den ersten acht Bits des Zufallsgrundmusters "100110101111000" zusammensetzt, an der Adresse 1 ein 8-Bit Hilfsmuster "10101111", das sich aus den Bits 5 bis 12 des Zufallsgrundmusters zusammensetzt, an der Adresse 2 ein 8-Bit Hilfsmuster "11110001", das sich aus den Bits 9 bis 15 des Zufallsgrundmusters und dem ersten Bit des nächsten Zufallsgrundmusters zusammensetzt, und an der Adresse 3 ein 8-Bit Hilfsmuster "00010011", das sich aus den Bits 13 bis 15 des ersten Zufallsgrundmusters und den Bits 1 bis 5 des nächsten Zufallsgrundmusters zusammensetzt.
Die Fig. 3A bis 3L zeigen eine Reihe von Wellenformen, die an jeweiligen Teilen des Controllers 22 auftreten, und dienen der Erläuterung der Betriebsweise zum Auslesen der in dem Musterspeicher 23 gespeicherten Hilfsmuster und der Erzeugung eines Pseudozufallsmusters, welches dasselbe Muster periodisch in Intervallen von 15 Bits wiederholt. Die Wellenform A zeigt das Startsignal A und die Wellenform B den Takt B. Fig. 4 ist eine Übergangsdarstellung, die zeigt wie sich die gespeicherten Inhalte der Hilfsmuster in dem Musterspeicher 23 in Verlauf der Steuerung zur Erzeugung des Pseudozufallsmusters ändern. Felder (1), (2), . . . , (16), (1)', (2)' . . . in dieser Übergangsdarstellung entsprechen gemäß Darstellung den Adressen E, die der Zähler 42 nacheinander ausgibt, während er die in der Wellenform D in Fig. 3 gezeigten Probentakte D&sub1;, D&sub2;, . . . , D&sub1;&sub6;, D'&sub1;, D'&sub2;, . . . zählt. Die Felder (1), (2), . . . in Fig. 4 zeigen jeweils den momentan gespeicherten Inhalt der Hilfsmuster in dem Musterspeicher 23 und ein in dem unmittelbar vorhergehenden Feld ausgelesenes und momentan vom Latch 25 ausgegebenes 4-Bit Muster. Das Feld (0) zeigt den Anfangszustand des Musterspeichers 23, daß heißt den gespeicherten Inhalt der Hilfsmuster in dem Musterspeicher 23 vor dem Beginn der Operation, daß heißt die Hilfsmuster "10011010", "10101111", "11110001" und "0010011" sind an den Adressen 0, 1, 2 bzw. 3 gespeichert. Die vor den jeweiligen Hilfsmustern dargestellten vertikalen gestrichelten Linien bezeichnen die Positionen der Aufteilung des Zufallsgrundmusters in 4-Bit Abschnitte. Die Musteraufteilungspositionen werden mit fortschreitender Steuerung zyklisch nach links verschoben. So ist beispielsweise in dem Feld (1), das den gespeicherten Inhalt nach der Steuerung um einen Takt darstellt, gezeigt, daß das Hilfsmuster an der Adresse 0 um eine Bitposition zyklisch nach links verschoben ist, wobei die Aufteilungsposition zwischen das siebte und das achte Bit verschoben wurde. Demgemäß werden die Hilfsmuster an den nachfolgenden Adressen ebenfalls sequentiell nach links rotiert, wie in den einzelnen Feldern gezeigt. Die weißen Dreiecke, die an den Adressen 2 und 3 in dem Feld (0) gezeigt sind, kennzeichnen die Enden des 15-Bit Zufallsgrundmusters. Die in den einzelnen Feldern gezeigten schwarzen Dreiecke gekennzeichnen die momentan spezifizierte Adresse. Das in den einzelnen Feldern an der höherwertigen Position gezeigte 4-Bit Muster kennzeichnet ein 4-Bit Muster, das momentan in dem Latch 25 zwischengespeichert ist.
Wenn das Startsignal A gemäß Darstellung in Fig. 3 auf hohen Pegel ansteigt, werden die Flipflops 33 und 43 und der Zähler 41 aus dem Rücksitzzustand entlassen und in den Bereitschaftszustand versetzt. Die Zählwerte des Adressenzählers 42 und des ihm folgenden Quarternärzählers (daß heißt die beiden höherwertigen Stellen des 2&sup4;-Zählers) sind beide Null. Das Signal C am Q Ausgangsanschluß des Flipflops 33 nimmt nach dem Anstieg des Startsignals A synchron mit dem Takt B&sub1; hohen Pegel an, und das Hochpegelsignal C wird an die UND-Glieder 34, 35, 37 und 38 geliefert, und gibt diese frei.
Bei dieser Ausführungsform ist der Zähler 41 ein Hexadezimalzähler, und die Zählausgabe seiner niederwertigen beiden Stellen wird als der Quarternäradressenzähler 42 verwendet. Der Takt B&sub1; kann das UND-Glied 34 nicht passieren, da dieses in diesem Moment noch nicht freigegeben wurde, während die nachfolgenden Takte B&sub2;, B&sub3;, . . . , durch das UND-Glied 34 hindurchlaufen und als Probentakte D&sub1;, D&sub2;, . . . an den Quarternäradressenzähler 42 angelegt werden. Der Probentakt D wird von dem Adressenzähler 42 gezählt, dessen Quarternärzählwert als das Adressensignal E ausgegeben wird (Fig. 3). Die Zählausgabe E wird an den Adressendecoder 44 des Musterspeichers 23 angelegt, von dessen decodierter Ausgabe Ausleseadressen des Musterspeichers 23 zyklisch in der Reihenfolge 0, 1, 2, und 3 spezifiziert werden, wie in Zeile E von Fig. 3 gezeigt.
Das Schieberegister 24 ist aus neun Schiebestufen a bis i zusammengesetzt, und die 8-Bit Ausgabe D0 bis D7 vom Musterspeicher 23 wird über den Selektor 27 an die acht Schiebestufen b bis i angelegt. Der an das Flipflop 33 angelegte Takt B&sub1; wird von der Verzögerungsschaltung 47 um τ&sub1; verzögert und kann daher das UND-Glied 37 passieren, das in diesem Moment bereits freigegeben wurde, um dann als ein Leseimpuls F&sub1; an das Schieberegister 24 angelegt zu werden. Das Schieberegister 24 reagiert auf den Leseimpuls F&sub1; damit, das an der Adresse 0 in dem Musterspeicher 23 gespeicherte 8-Bit Hilfsmuster in die zweite bis neunte Schiebestufe b bis i einzulesen. Die erste Schiebestufe a wird nicht mit Daten versorgt und ist daher undefiniert "X"; Wenn das an Adresse 0 gespeicherte Hilfsmuster beispielsweise eingelesen würde, hat das Schieberegister 24 ein Muster "X10011010".
Der durch die Verzögerungsschaltung 47 verzögerte Takt B&sub1; wird durch die Verzögerungsschaltung 48 weiter um T&sub2; verzögert und dann als ein Linksschiebeimpuls G (G&sub1; in Zeile G von Fig. 3) über das UND-Glied 38 an das Schieberegister 24 angelegt. Durch den Linksschiebeimpuls G&sub1; werden die Daten "10011010" in der zweiten bis neunten Schiebestufe b bis i jeweils um eine Stufe zur ersten bis achten Schiebestufe a bis h verschoben, und das Datum in der zweiten Schiebestufe b, "1" in diesem Fall, wird der neunten Schiebestufe i über den seriellen Eingangsanschluß Sin geliefert. Demgemäß ändern sich die Daten in dem Schieberegister 24 zu "100110101".
Die Ausgaben der zweiten bis neunten Schiebestufen b bis i des Schieberegisters 24 werden über die acht gekoppelten Schreibschalter 28 an den Musterspeicher 23 angelegt, wo sie wieder an der Adresse eingeschrieben werden, von der sie ausgelesen wurden, daß heißt an der Adresse 0 in diesem Fall. Daß heißt, der Linksschiebeimpuls G&sub1;, der von dem UND-Glied 35 ausgegeben wird, wird von einer Verzögerungsschaltung 49 um τ&sub3; verzögert und von ihr als ein Schreibimpuls H&sub1; an den Musterspeicher 23 angelegt, und die 8-Bit Ausgabe "00110101" von der zweiten bis neunten Schiebestufe b bis i des Schieberegisters 24 wird an die Adresse 0 geschrieben. Das bedeutet, daß die vor dem Schreiben an der Adresse 0 gespeicherten Daten "10011010" in ihrer Gesamtheit um eine Bitposition nach links rotiert wurden (siehe Feld (1) in Fig. 4).
Die vier Ausgaben der ersten bis vierten Schiebestufe a bis d des Schieberegisters 24 werden ferner von dem Probentakt D&sub1; (Fig. 3) in dem 4-Bit Latch 25 zwischengespeichert, das sich aus vier Registern R&sub1; bis R&sub4; zusammensetzt. In diesem Fall werden Daten "1001" in dem Latch 25 zwischengespeichert, von dem sie dem Parallel-Serien-Umsetzer 26 geliefert werden.
Wie zuvor beschrieben, wird beim Anlegen des ersten Takts B&sub1; (Fig. 3) das linksseitige 4-Bit Muster "1001" des 8-Bit Hilfsmusters "10011010", das an der Adresse 0 gespeichert ist, an den Parallel-Serien-Umsetzer 26 geliefert und gleichzeitig wird das 8-Bit Hilfsmuster um eine Bitposition nach links rotiert und zur Adresse 0 zurückgespeichert (siehe Feld (1) in Fig. 4).
Andererseits zählt der Adressenzähler 42 den Probentakt D&sub1; (Fig. 3), und sein Zählwert wird "1" (Zeile E). Das Hilfsmuster "10101111" an der Adresse 1 wird in ähnlicher Weise von einem Ausleseimpuls F&sub2; auch ausgelesen und von einem Schiebeimpuls G&sub2; nach links rotiert, um dann von einem Schreibimpuls H&sub2; zur Adresse 1 zurückgespeichert zu werden. Das linksseitige 4-Bit Muster "1010" des Hilfsmusters wird in dem Latch 25 durch einen Probentakt D&sub2; (siehe das Feld (2) in Fig. 4) zwischengespeichert. Während der Adressenzähler 42 inkrementiert wird, werden die linksseitigen 4-Bit Muster "1111" und "0001" der 8-Bit Hilfsmuster, die an den Adressen 2 und 3 gespeichert sind, ebenfalls in dem Latch 25 zwischengespeichert, von welchem sie dem Parallel-Serien-Umsetzer 25 geliefert werden. Die an den Adressen 2 und 3 gespeicherten Hilfsmuster werden ebenfalls um eine Bitposition nach links rotiert und wieder an die jeweilige Adresse zurückgespeichert. Als Folge davon wurden die vier Hilfsmuster in dem Musterspeicher 23 jeweils um eine Bitposition nach links rotiert (siehe das Feld (4) in Fig. 4).
Der Parallel-Serien-Umsetzer 26 wandelt jedes der vier nacheinander gelieferten aus 4 parallelen Bits bestehenden Muster "1001", "1010", "1111" und "0001" in serielle Form um und liefert sie als einen seriellen Datenstring "1001101011110001". In anderen Worten, die Ausgaben der linksliegenden ersten bis vierten Bits werden von den von den Adressen 0 bis 3 ausgelesenen Ausgaben mit einem Zyklus von 4 Bits ausgewählt und in serieller Form ausgegeben, wodurch das 16-Bit Muster beginnend an dem am weitesten links liegenden Ende des Hilfsmusters "100110101", das an der Adresse 0 gespeichert ist, erzeugt wird, daß heißt das Muster, das sich aus dem Zufallsgrundmuster "100110101111000" und dem sich daran anschließenden "1" Bit zusammensetzt.
Ein Zyklus endet mit einem vierten Takt D&sub4;, durch den das an Adresse 3 gespeicherte Hilfsmuster ausgelesen wird, und der Zählwert des Adressenzählers kehrt zu Null zurück (Zeile F in Fig. 3). In diesem Zustand sind an den jeweiligen Adressen des Musterspeichers 23 8-Bit Hilfsmuster "00110101", "01011111", "11100011" und "00100110" gespeichert, die um eine Bitposition nach links rotiert sind und somit bei dem zweiten, sechsten, zehnten bzw. vierzehnten Bit des Zufallsgrundmusters beginnen (siehe das Feld (4) in Fig. 4).
Wenn in ähnlicher Weise die nächsten vier Takte B einzeln nacheinander erzeugt werden, werden die Hilfsmuster aus dem Musterspeicher 23 ausgelesen und jeweils um eine Bitposition nach links rotiert, und die linksseitigen vier Bits jedes Musters werden in dem Latch 25 zwischengespeichert, wodurch ein 16-Bit Muster erzeugt wird, das an dem äußersten linken Ende des an Adresse 0 gespeicherten Hilfsmusters "00110101" beginnt, daß heißt ein Muster "0011010111100010", das mit dem zweiten Bit des Zufallsgrundmusters beginnt. Damit wurden insgesamt 2 Zufallsgrundmuster und ein Muster "10" in dem vorangegangenen und dem momentanen 4-Takt-Zyklus erzeugt.
Auch in diesem Fall werden die in dem Musterspeicher 23 gespeicherten Hilfsmuster um eine Bitposition weiter nach links rotiert (siehe die Felder (5), (6), (7) und (8) in Fig. 4) mit der Folge, daß an Adresse 0 ein Hilfsmuster "01101010" gespeichert ist. Demgemäß wird in dem nächsten 4-Takt-Zyklus ein 16-Bitmuster "0110101111000100" erzeugt, das mit dem dritten Bit des Zufallsgrundmusters "100110101111000" beginnt. In dem bisherigen 1 2-Takt-Zyklus sind insgesamt 3 Zufallsgrundmuster und ein Muster "100" erzeugt worden. Das Übergangsdiagramm des Musterspeichers 23 in diesem Fall ist in dem Feld (12) in Fig. 4 dargestellt. Im nächsten 4-Takt-Zyklus wird ein 16-Bit Muster "1101011110001001" erzeugt, das mit dem vierten Bit des Zufallsgrundmusters beginnt. Damit sind in diesem 4-Takt-Zyklus zusammen mit den vorherigen drei 4-Takt-Zyklen vier Zufallsgrundmuster und ein Muster "1001" erzeugt worden. Die jetzt in dem Musterspeicher 23 gespeicherten Daten sind in dem Feld (16) in Fig. 4 gezeigt.
Der Zustand der in dem Musterspeicher 23 gespeicherten Daten ist der gleiche wie derjenige, bei dem jeweils der linke und der rechte 4-Bit String der im Feld "0" gespeicherten Daten, die den Anfangszustand darstellen, miteinander vertauscht sind. In dem Feld (16) und folgende kann das Pseudozufallsgrundmuster an und nach einer gewissen Stufe nicht korrekt erzeugt werden, selbst wenn jedes 8-Bit Hilfsmuster um eine Bitposition nach links rotiert wird, während die linksseitigen vier Bits einzeln nacheinander in gleicher Weise wie bei den Feldern (0) bis (15) ausgelesen werden. Der Grund dafür ist, daß das vierte und fünfte Bit jedes Hilfsmusters im Feld (16) in dem wiederkehrenden Zufallsgrundmuster diskontinuierlich werden, und zwar infolge des Austausches zwischen den linken und den rechten Daten, der vorher erwähnt wurde. Diese Diskontinuität ist durch die zuvor erwähnte vertikale gestrichelte Linie in den einzelnen Feldern in Fig. 4 angegeben. Da jedoch der Zustand der Daten in dem Feld (16) lediglich das Ergebnis eines Austausches zwischen dem linken und dem rechten 4-Bit String im Feld "0" ist, wie oben angemerkt, könnten dieselben Ergebnisse wie jene in den Feldern "0" bis "15" dadurch erhalten werden, daß man in dem Feld (16) und folgende die rechten 4 Bits von jedem 8-Bit Hilfsmuster ausliest und sie in dem Latch 25 zwischenspeichert. Demzufolge kann in dem Feld (16) und folgende das Pseudozufallsmuster korrekt in einer zyklischen Folge erhalten werden, bis durch die sequentielle Rotationsverschiebung die Daten der linken und der rechten 4- Bit Strings vollständig gegeneinander ausgetauscht wurden (daß heißt bis der Zustand der Daten im Feld (0) erhalten wird. Da in diesem Fall jedoch das rechte 4-Bit Muster "1001" des an Adresse 0 im Feld (16) gespeicherten Hilfsmusters dasselbe Muster ist wie dasjenige "1001", das in diesem Moment in dem Latch 25 gehalten wird, werden die rechten vier Bits des von der Adresse 0 ausgelesenen Hilfsmusters nicht an das Latch 25 geliefert, sondern statt dessen das Hilfsmuster um eine Bitposition im Kreis verschoben, und die oben angesprochenen vier Bits werden sofort an Adresse 0 des Musterspeichers 23 zurückgeschrieben, und die rechten vier Bits des Hilfsmusters an der nächsten Adresse werden dann ausgelesen.
Zur Implementierung der oben beschriebenen Operation hat die Einrichtung der vorliegenden Erfindung folgenden Aufbau:
Bei der vorliegenden Erfindung wird der Takt B an den 2n-Zähler, d. h. an den 2&sup4;-Zähler 41 angelegt, und wenn 16 Takte B gezählt wurden, wird das Wählsignal J, bei dem es sich um das O-Ausgangssignal des Flipflops 43 handelt, von dem Anstieg der höchstwertigen Stelle A4 des 2&sup4;-Zählers 41 invertiert. Durch diese Inversion werden die Selektoren 27 und 28 zu den Eingangsanschlüssen C&sub2; geschaltet.
Als Folge davon werden die Ausgaben D4 bis D7 des fünften bis achten Bits des Musterspeichers 23 über den ersten bis vierten Schalter S&sub1; bis S&sub4; des Selektors 27 an die zweite bis fünfte Stufe b bis e des Schieberegisters 24 und die Ausgaben D0 bis D3 des ersten bis vierten Bits über den fünften bis achten Schalters S&sub5; bis S&sub8; des Selektors 27 an die sechste bis neunte Schiebestufe f bis i angelegt. Weiterhin werden die Ausgaben der sechsten bis neunten Schiebestufe f bis i über den ersten bis vierten Schalter S&sub1; bis S&sub4; des Selektors 28 an die Eingangsanschlüsse des ersten bis vierten Bits des Musterspeichers 23 und die Ausgaben der zweiten bis fünften Schiebestufe b bis e über den fünften bis achten Schalter S&sub5; bis S&sub8; des Selektors 28 an die Eingangsanschlüsse des fünften bis achten Bits des Musterspeichers 23 angelegt. Wenn der 2n-Zähler 41 2n Takte B gezählt hat und das Ausgangssignal seiner höchstwertigen Stelle A4 abfällt, wird das Wählsignal J in ähnlicher Weise invertiert, und die Ausgaben D0 bis D3 und D4 bis D7 des Musterspeichers 23 werden an die Schiebestufen b bis e bzw. f bis i des Schieberegisters 24 geliefert. Anders ausgedrückt, durch die Inversion des Wählsignals J nach jedem Zählen von 2n Eingangsimpulsen durch den 2n-Zähler 41 (wobei n = 4) werden die Selektoren 27 und 28 abwechselnd zwischen den Eingangskontakten C1 und C2 umgeschaltet. Demgemäß werden von den linken und den rechten vier Bits des aus dem Musterspeicher 23 ausgelesenen Hilfsmusters die an das Latch 25 zu liefernden miteinander abwechselnd ausgewählt.
Gemäß der vorliegenden Erfindung wird ferner das Ausgangssignal des 2n-Zählers 41 an den Impulsgenerator 45 angelegt. Der Impulsgenerator 45 reagiert auf den Abfall des Ausgangssignals 1 des 2n-Zählers 41 (Zeile I in Fig. 3) mit der Abgabe eines Justierimpulses K, einer Impulsbreite τ&sub4; (Zeile K). Der Justierimpuls K wird über das ODER-Glied 39 an den Adressenzähler 42 angelegt und inkrementiert dessen Zählwert um 1 (Zeile E). Der Justierimpuls K wird außerdem an den Impulsgenerator 46 geliefert, und dessen Ausgangssignal wird als ein Justiertakt L über das ODER-Glied 36 angelegt, was zur Ausgabe eines Schreibimpulses F'&sub2; (Zeile F) und eines Linksschiebeimpulses G'&sub2; (Zeile G) des Schieberegisters 24 und eines Rückschreibimpulses H'&sub2; (Zeile H) des Musterspeichers 23 führt. Folglich werden die jeweiligen Steueroperationen entsprechend einem Takt gesondert von dem Takt B ausgeführt.
D.h., wenn der Adressenwert des Adressenzählers 42 durch Zählen eines sechzehnten Probentakts D&sub1;&sub6; (Zeile D) auf "0" gegangen ist (Zeile E) wird das an Adresse 0 gespeicherte Muster von dem Ausleseimpuls F'&sub1; ausgelesen und von dem Linksschiebeimpuls G'&sub1; linksverschoben, und die verschobenen Daten werden von dem Schreibimpuls H'&sub1; zur Adresse 0 zurückgeschrieben. Die Impulsbreite τ&sub4; des Justierimpulses K von dem Impulsgenerator 45 wird andererseits größer als die Summe der Verzögerungen τ&sub1;, τ&sub2; und τ&sub3; und so gewählt, daß selbst nach Abschluß des Schreibens durch den Schreibimpuls H'&sub1; der Adressenzähler 42 durch die Abfallflanke des die Impulsbreite τ&sub4; aufweisenden Justierimpulses K auf "1" inkrementiert wird, bevor die Daten der zweiten bis fünften Schiebestufe b bis e des Schieberegisters 24 in dem Latch 25 zwischengespeichert werden. Ferner wird der Impulsgenerator 46 von der Abfallflanke des Justierimpulses K zur Abgabe des Justiertakts L getriggert. Der Justiertakt L wird als der Ausleseimpuls F'&sub2; zum Auslesen des an der Adresse 1 gespeicherten Hilfsmusters, als der Linksschiebeimpuls G'&sub2; zum Verschieben des ausgelesenen Musters nach links und als der Schreibimpuls H'&sub2; über die Verzögerungsschaltungen 47, 48 und 49 an das Schieberegister 24 und den Musterspeicher 23 geliefert. Als Folge wird das an Adresse 1 gespeicherte Hilfsmuster um eine Bitposition nach links rotiert, und zugleich wird sein rechtseitiges 4-Bit Muster "1010" durch einen Probentakt D'&sub2; in dem Latch 25 zwischengespeichert, von welchem es an den Parallel-Serien-Umsetzer 26 geliefert wird. Das Auslesen, das Verschieben und das Zurückschreiben des an der Adressen 0 gespeicherten Hilfsmusters werden von einer Folge von Steuerimpulsen F'&sub1;, G'&sub1; und H'&sub1; durchgeführt, die dem Probentakt D&sub1;&sub6;, der in Zeile D von Fig. 3 gezeigt ist, folgen. Da in diesem Fall ein Probentakt D'&sub1;, der gestrichelt angedeutet ist, nicht existiert, wird das an Adresse 0 gespeicherte Muster "1001" nicht in dem Latch 25 zwischengespeichert, sondern statt dessen dasselbe Muster "1001", das im vorherigen Zyklus (das Feld (15) in Fig. 4) von Adresse 3 ausgelesen wurde, in dem Latch 25 gehalten. Das in dem Latch 25 gehaltene Muster ist in dem Feld (1)' in Fig. 4 als (1001) dargestellt. Dies verhindert, daß dasselbe Muster "1001" von dem Latch 25 kontinuierlich für zwei Taktzyklen ausgegeben wird. Als nächstes werden die rechten vier Bits "1010" des Hilfsmusters von Adresse 2 ausgelesen und in dem Latch 25 zwischengespeichert, um danach dem Parallel-Serien- Umsetzer 26 geliefert zu werden. Darauffolgend wird zyklisch eine Folge von Zufallsgrundmustern erzeugt, bis das Feld (16)' erreicht ist. In dem Feld (16)' wird der Justierimpuls K erneut erzeugt, und der Ablauf kehrt zu dem Feld (1) zurück, wonach der gleiche Vorgang wie oben beschrieben, wiederholt wird.
Die obige Ausführungsform wurde im Hinblick auf den Fall beschrieben, wo das neunstufige Schieberegister 24 eingesetzt ist, die in dem Musterspeicher 23 gespeicherten Daten aus diesem ausgelesen werden und in die zweite bis neunte Schiebestufe b bis e des Schieberegisters 24 gebracht werden, um eine Stufe nach links verschoben und dabei nach links rotiert werden, so daß die Ausgabe der zweiten Schiebestufe b an die neunte Schiebestufe i geliefert wird, und dann die parallelen Ausgaben der ersten bis vierten Schiebestufe a bis d in dem Latch 25 zwischengespeichert werden. Es ist jedoch auch möglich, eine Anordnung einzusetzen, die ein achtstufiges Schieberegister verwendet und bei der die Daten aus dem Musterspeicher 23 in die erste bis achte Stufe des Schieberegisters ausgelesen werden und die parallelen Ausgaben der ersten bis vierten Schiebestufe unmittelbar zwischengespeichert werden und die Daten dann nach links rotiert und in den Musterspeicher 23 zurückgeschrieben werden.
Darüberhinaus ist es durch Benutzung eines gewöhnlichen 8-Bit Registers anstelle des achtstufigen Schieberegisters 24 und Wahl der Methode des Verbindens der Datenleitung von dem Register zum Musterspeicher 23 auch möglich, die Einrichtung so aufzubauen, daß die ausgelesenen Daten in den Speicher zurückgeschrieben werden, wie wenn sie nach Linksrotation zurückgeschrieben wären.
Fig. 5 zeigt eine andere Ausführungsform der vorliegenden Erfindung, bei der n = 4, m = 2 und das Zufallsgrundmuster "100110101111000" wie bei der in Fig. 2 gezeigten Ausführungsform sind. Diese Ausführungsform verwendet als Musterspeicher 23 einen (2n-m)-Wort- Speicher, bei dem ein Wort (2m+1-1) Bits lang ist. Insbesondere wird bei dieser Ausführungsform ein 7 Bits · 4 Wörter Musterspeicher verwendet.
Die Datenausgaben D0 bis D6 der sieben Bits des Musterspeichers 23 werden an einen Multiplexer 51 anlegt, von dem eine 4-Bit Datenausgabe entsprechend Wählsignalen J&sub1; bis J&sub4;, die selektiv an Wählsignaleingangsanschlüsse 32 angelegt werden, an eine 4-Bit Latchschaltung 25 geliefert wird. Das in der Latchschaltung 25 zwischengespeicherte 4-Bit Muster wird dem Parallel-Serien-Umsetzer 26 geliefert, von dem es in serielle Daten umgesetzt wird.
Das Wählsignal J&sub1; wird an einen Steueranschluß jedes von Toren 1A, 1B, 1C und 1D angelegt, wodurch die Ausgaben D0, D1, D2 und D3 des ersten, des zweiten, des dritten und des vierten Bits des Musterspeichers 23 an Dateneingangsanschlüsse dieser erwähnten Tore angelegt werden. Das Wählsignal J&sub2; wird an einen Steueranschluß jedes von Toren 2A, 2B, 2C und 2D geliefert, wodurch die Ausgaben D1, D2, D3 und D4, des zweiten, des dritten, des vierten und des fünften Bits des Musterspeichers 23 an Dateneingangsanschlüsse dieser Tore geliefert werden. Das Wählsignal J&sub3; wird an einen Steueranschluß jedes von Toren 3A, 3B, 3C und 3D geliefert, wodurch die Ausgaben D2, D3, D4 und D5 des dritten, des vierten, des fünften und sechsten Bits des Musterspeichers 23 an Dateneingangsanschlüsse dieser Tore angelegt werden. Das Wählsignal J&sub4; wird einen Steueranschluß jedes von Toren 4A, 4B, 4C und 4D geliefert, wodurch die Ausgaben D3, D4, D5 und D6 des vierten, des fünften, des sechsten und des siebten Bits des Musterspeichers 23 an Dateneingangsanschlüsse dieser Tore angelegt werden.
Mit anderen Worten, wenn das Wählsignal J&sub1; an den Multiplexer 51 angelegt wird, werden die Datenausgaben D0 bis D3 des ersten bis vierten Bits des Musterspeichers 23 dem Latch 25 geliefert; wenn das Wählsignal J&sub2; an den Multiplexer 51 angelegt wird, werden die Datenausgaben D1 bis D4 des zweiten bis fünften Bits des Musterspeichers 23 dem Latch 25 geliefert; wenn das Wählsignal J&sub3; an den Multiplexer 51 angelegt wird, werden die Datenausgaben D2 bis D5 des dritten bis sechsten Bits des Musterspeichers 23 dem Latch 25 geliefert; und wenn das Wählsignal J&sub4; an den Multiplexer 51 angelegt wird, werden die Datenausgaben D3 bis D6 des vierten bis siebten Bits des Musterspeichers 23 an das Latch 25 geliefert.
Der Controller 22 wird mit dem Startsignal A und dem Takt B gespeist, und die Steuerung jeweiliger Teile wird synchron mit dem Takt B ausgeführt. Das Startsignal A wird an Rücksetzanschlüsse R des Flipflops 33, eines 2(n-m)-Zählers 42&sub1; und eines 2m-Zählers 42&sub2; angelegt, um diese zu initialisieren.
Der maximale Zählwert des (2n-m)-Zählers ist gleich der Anzahl 2n-m von Mustern, in die das Zufallsgrundmuster in Intervallen von 2m Bits aufgeteilt ist, und der maximale Zählwert des 2m-Zählers 42&sub2; ist gleich der Bitlänge 2m jedes Teilmusters.
Das Ausgangssignal des Flipflops 33 wird einem Eingangsanschluß des UND-Glieds 34 geliefert, das an seinem anderen Eingangsanschluß mit dem Takt B gespeist wird. Synchron mit dem Abfall des Takts B wird das O Ausgangssignal des Flipflops 33 ein Hochpegelsignal. Wenn das UND-Glied 34 durch dieses Hochpegelsignal freigegeben wird, wird der Takt B darüber an das Latch 25 und den (2n-m)-Zähler 42&sub1; hangelegt. Das Latch 25 lädt die Ausgabe des Musterspeichers 23 über den Multiplexer 51 synchron mit dem Anstieg des Takts B ein. Der (2n-m)- Zähler 42&sub2; inkrementiert seinen Zählwert synchron mit dem Abfall des Takts B, der an seinen Taktanschluß T angelegt wird, und die Zählausgabe wird als ein Adressensignal an den Adressendecoder 44 des Musterspeichers 23 geliefert. Durch die decodierte Ausgabe des Adressendecoders 44 wird die auszulesenden Adresse des Musterspeichers 23 spezifiziert. Folglich wird ein 4-Bit Muster mit der Anstiegsflanke des Takts B von dem Musterspeicher 23 in dem Latch 25 zwischengespeichert, und die Adresse wird durch die Abfallflanke des Takts B zur Vorbereitung der nächsten Zwischenspeicheroperation inkrementiert.
Eine Ausgabe A2 der hochwertigen Stelle des (2n-m)-Zählers 42&sub1; wird als ein Zählimpuls an den 2m-Zähler 42&sub2; geliefert, dessen Zählwert durch den Abfall des Impulses inkrementiert wird. Die Zählausgaben A3 und A4 des 2m-Zählers 42&sub2; werden an einen Selektor 31 geliefert, der den Wählanschluß 32 des Multiplexers 51 mit demjenigen der Wählsignale J1 bis J4 versorgt, das dem angelegten Zählwert entspricht.
Die Ausgabe A4 der hochwertigen Stelle des 2m-Zählers 42&sub2; wird an den Impulsgenerator 45 angelegt, von dem der Justierimpuls K an einen Initialisierungsanschluß L des (2n-m)-Zählers 42&sub1; geliefert wird. Wenn der Justierimpuls K angelegt wird, wird der Zählwert des (2n-m)- Zählers 42&sub2; auf "1" gesetzt.
Wie in dem Musterspeicher 23 in Fig. 5 gezeigt, ist das Zufallsgrundmuster "100110101111000" bei dieser Ausführungsform in Intervallen von vier Bits in 2n-m Muster unterteilt, und jedes Teilmuster ist mit einem Anschlußmuster kombiniert, das sich aus drei ihm in der Wiederholung des Zufallsgrundmusters nachfolgenden Bits zusammensetzt, so daß ein 7- Bit Hilfsmuster gebildet wird. Die 7-Bit Hilfsmuster sind in dem Musterspeicher 23 gespeichert, dessen Wort sieben Bits lang ist.
Wenn das Startsignal abfällt, steigt das Q Ausgangssignals des Flipflops 33 synchron mit dem danach zuerst angelegten Takt B an, und das UND-Glied 34 wird freigegeben, über das der Takt B dem (2n-m)-Zähler 42&sub1; und dem Latch 25 geliefert wird. Der Zählwert des Adressenzählers 42&sub1; wird synchron mit dem Abfall des Takts B inkrementiert, und der inkrementierte Zählwert wird als ein Adressensignal an den Decoder 44 des Musterspeichers 23 angelegt. Durch diesen Zählwert werden die Adressen des Musterspeichers 23 zyklisch in der Reihenfolge 0, 1, 2, 3, 0, 1, 2, 3, . . . spezifiziert.
Zu Beginn der Betriebs ist der Zählwert des 2m-Zählers 42&sub2; "0", und auf der Grundlage dessen legt der Selektor 31 das Wählsignal J&sub1; an den Wählanschluß 32 des Multiplexers 51. Durch das Wählsignal J1 werden die Datenausgaben D&sub0; bis D&sub3; des ersten bis vierten Bits des in dem Musterspeicher 23 an der Adresse 0 gespeicherten Hilfsmusters ausgewählt und an das Latch 25 geliefert, in welchem sie synchron mit dem Takt B zwischengespeichert werden können. Wenn die Ausleseadresse des Musterspeichers 23 Schritt für Schritt fortschreitet, speichert das Latch 25 die 4-Bit Muster "1001", "1010", "1111" und "0001" der an der Adressen 0 bis 3 gespeicherten Hilfsmuster und liefert diese an den Parallel-Serien-Umsetzer 26. Der Parallel- Serien-Umsetzer 26 setzt diese vier Muster mit vier parallelen Bits nacheinander in eine Folge von seriellen Daten "1001101011110001" um. D.h., ein Zufallsgrundmuster "10011010111100" und ein sich daran anschließendes Bit "1" werden erzeugt.
Nach den vier Takts B entsprechenden Operationen geht der Zählwert des 2m-Zählers 42&sub2; auf "1". Wenn der Selektor 31 diesen Zählwert "1" erhält, liefert er das Wählsignal J&sub2; an den Multiplexer 51. Auf der Basis des Wählsignals J&sub2; werden die 4-Bit Muster "0011", "0101", "1110" und "0010" des zweiten bis fünften Bits der an den jeweiligen Adressen gespeicherten Hilfsmuster aus dem Musterspeicher 23 für die nächsten vier Takte B von dem (2n-m)-Zähler 42&sub1; ausgelesen. Die so aus dem Musterspeicher 23 ausgelesenen 4-Bit Muster werden an den Parallel-Serien-Umsetzer 26 geliefert, von dem sie als eine Folge serieller Daten "0011010111100010" ausgegeben werden. In dem vorangehenden und dem momentanen 4- Takt-Zyklus sind damit zwei Zufallsgrundmuster und ein sich daran anschließendes Muster "10" erzeugt worden.
Als nächstes wird der Zählwert des 2m-Zählers 42&sub2; zu "2" inkrementiert. Der Zählwert "2" wird an den Selektor 31 angelegt, von dem das Wählsignal J&sub3; den Multiplexer 51 geliefert wird. Als Folge davon werden die Ausgaben D&sub2; bis D&sub5; des dritten bis sechsten Bits der jeweiligen in dem Musterspeicher 23 gespeicherten Hilfsmuster ausgelesen und in das Latch 25 geladen. Die vier ausgelesenen Ausgaben werden dann dem Parallel-Serien-Umsetzer 26 geliefert, von dem sie als ein Muster "0110101111000100" ausgegeben werden. Damit sind bislang drei Zufallsgrundmuster und ein sich daran anschließendes Muster "100" erzeugt worden.
Als nächstes wird der Zählwert des 2m-Zählers 42&sub2; zu "3" inkrementiert. Dementsprechend werden die Ausgaben des vierten bis siebten Bits der in dem Musterspeicher 23 an den Adressen 0 bis 3 gespeicherten Hilfsmuster sequentiell ausgelesen und von dem Parallel-Serien- Umsetzer 26 ein 16-Bit Muster "1101011110001001" geliefert. Damit sind jetzt vier Zufallsgrundmuster und ein sich daran anschließendes Muster "1001" erzeugt worden.
An dem Ende der vier Zyklen, d. h., an dem Ende des sechzehnten Takts, geht der Zählwert des 2m-Zählers 42&sub2; auf Null, und die Ausgabe A4 seiner hochwertigen Stelle fällt ab. Synchron damit wird von dem Impulsgenerator 45 der Justierimpuls K abgegeben. Durch diesen Justierimpuls K wird in dem (2n-m)-Zähler 42&sub1; der Anfangswert "1" eingestellt.
Wenn jetzt der Takt K angelegt wird, werden die Ausgaben des ersten bis vierten Bits des an der Adresse 1 gespeicherten Hilfsmusters "1010111" von der Anstiegsflanke des Takts B ausgewählt, und das Muster "1010" zwischengespeichert. Danach werden die Ausgaben des ersten bis vierten Bits der an den Adressen 2 und 3 gespeicherten Hilfsmuster in ähnlicher Weise ausgewählt und zwischengespeichert. Dementsprechend werden die Muster "1010", "1111" und "0001" an den Parallel-Serien-Umsetzer 26 geliefert, von dem serielle Daten "101011110001" abgeleitet werden. D.h., durch Kombinieren des Musters "1001", das in dem vorherigen Zyklus erzeugt wurde, mit dem Muster "101011110001" dieses Zyklus werden das Zufallsgrundmuster "100110101111000" und ein Bit "1" erhalten. Folglich wird die Steuerung zum Auslesen eines Teils "1001" des an der Adresse 0 gespeicherten Hilfsmusters übersprungen, wodurch es ermöglicht wird, eine unnötige Wiederholung des Musterauslesevorgangs zu vermeiden.
Als nächstes wird der Zählwert des 2m-Zählers 42&sub2; "1", und die Ausgaben des zweiten bis vierten Bits "0011", "0101", "1110" und "0010" der an den jeweiligen Adressen des Musterspeichers 23 gespeicherten Hilfsmuster werden nacheinander aus diesem ausgelesen, zwischengespeichert und an den Parallel-Serien-Umsetzer 26 angelegt, von dem serielle Daten "0011010111100010" ausgegeben werden. In ähnlicher Weise werden die Ausgaben des dritten bis sechsten Bits nacheinander von der Adresse 0 ausgelesen, zwischengespeichert und an den Parallel-Serien-Umsetzer 26 geliefert, von dem serielle Daten "0110101111000100" abgeleitet werden. Darauf folgend werden die Ausgaben des vierten bis siebten Bits sequentiell von den Adressen 0 bis 3 ausgelesen, was zur Erzeugung von seriellen Daten "1101011110001001" führt. Die so erhaltenen seriellen Daten schließen alle aneinander an und liefern eine Wiederholung des Zufallsgrundmusters. In diesem Moment wird der Justierimpuls K erneut abgegeben, so daß "1" in dem (2n-m)-Zähler 42&sub1; eingestellt wird. Danach wird in ähnlicher Weise das Auslesen der Ausgaben von dem ersten bis vierten Bit beginnend bei der Adresse 1 ausgeführt. Nach Abschluß des Auslesens von Adresse 3 geht der Zählwert des (2n-m)-Zähler 42&sub1; auf Null, woraufhin das Auslesen der zweiten bis fünften Ausgaben von den Adressen 0 bis 4 folgt.
Wie oben beschrieben, wird bei dieser Ausführungsform die Hilfsmusterausleseadresse von dem Justierimpuls K justiert, der von dem Impulsgenerator 45 erzeugt wird.
Wie oben beschrieben, wird der Musterspeicher zur Speicherung des Zufallsgrundmusters gemäß der vorliegenden Erfindung von einem Speicher mit einer sehr kleinen Kapazität gebildet, und die Steuerung zur Erzeugung des Pseudozufallsmusters kann unter Verwendung einer einfachen schnellen Auslesesteuertechnik allein implementiert werden. Demgemäß ist die vorliegende Erfindung besonders nützlich, wenn sie in dem Fall eingesetzt wird, wo eine schnelle Erzeugung eines Pseudozufallsmusters erforderlich ist, wie im Bereich der digitalen Kommunikation.

Claims

1. Pseudozufallsmuster-Generatoreinrichtung zur Erzeugung eines bitseriellen

Pseudozufallsmusters durch wiederholte und ununterbrochene Erzeugung eines Zufallsgrundmusters einer Länge von (2n-1) Bits (wobei n eine positive ganze Zahl gleich oder größer 3 ist), umfassend:

eine Musterspeicheranordnung (23) mit 2n-m Adressenstellen, an denen ein jeweiliges von 2n-m Hilfsmustern gespeichert ist, die je wenigstens (2m+1-1) Bits lang sind (wobei m eine positive ganze Zahl kleiner n ist), von denen jedes Hilfsmuster aus einem von 2n-m Teilmustern mit 2m Bits und einem Anschlußmuster besteht, wobei die Teilmuster durch Abtrennen von 2m Bits aus der Folge des wiederholt erzeugten Zufallsgrundmusters von dessen vorderem Ende aus erzeugt werden und die Anschlußmuster eine vorbestimmte Anzahl von Bits aufweisen, die sich in der Folge des Zufallsgrundmusters dem jeweiligen Teilmuster unmittelbar anschließen;

einen (2n-m)-Zähler (42; 42&sub1;) der einen Takt zählt und nacheinander seine 2n-m Zählwerte als Adressensignale ausgibt;

eine Ausleseeinrichtung (44) zum sukzessiven und synchron mit dem Takt erfolgenden Auslesen der 2n-m Hilfsmuster, die in der Musterspeicheranordnung an deren Adressenstellen gespeichert sind, welche den an diese der Reihe nach angelegten Adressensignalen entsprechen;

eine Musterausgabeeinrichtung (24, 27, 43; 31, 51) zur Ausgabe eines Muster sequentiell aufeinanderfolgender 2m Bits in jedem der 2n-m aus den Adressenstellen durch die Ausleseeinrichtung ausgelesenen Hilfsmuster in einer solchen Weise, daß jede Bitposition des ausgegebenen aufeinanderfolgenden 2m-Bit Musters in jedem der Hilfsmuster jedesmal, wenn 2n-m Hilfsmuster ausgelesen sind, ein Bit um ein Bit verschoben wird;

eine Latch-Einrichtung (25) zur Zwischenspeicherung des von der Musterausgabeeinrichtung ausgegebenen 2m-Bit Musters;

und eine Parallel-Serien-Umsetzeinrichtung (26) zur Ausgabe des von der Latch-Einrichtung in paralleler Form gelieferten 2m-Bit Musters als eines bitseriellen Musters.

2. Einrichtung nach Anspruch 1, bei der das Anschlußmuster einer vorbestimmten Anzahl von Bits, das jedem Teilmuster von 2m Bits hinzugefügt wird, ein Muster von 2m Bits ist und jedes der Hilfsmuster 2m+1 Bits aufweist und in der Musterspeicheranordnung (23) an einer von deren Adressenstellen als ein Wort einer Länge von 2m+1 Bits gespeichert ist.

3. Einrichtung nach Anspruch 2, bei der die Musterspeicheranordnung (23) ein Lese/Schreib-Speicher ist und die Musterausgabeeinrichtung (24, 27, 43; 31, 51) enthält:

eine Schieberegisteranordnung (24), um jedes der 2(m+1)-Bit Hilfsmuster, die aus den jeweiligen Adressenstellen der Musterspeicheranordnung (23) ausgelesen und bitparallel an die Schieberegisteranordnung (24) geliefert werden, um eine Bitposition im Kreis zu verschieben, sowie

eine Schreibeinrichtung (28, 41, 43), zum Schreiben des im Kreis verschobenen Hilfsmusters in die Musterspeicheranordnung (23) an der Adressenstelle, an der es vor der Im- Kreis-Verschiebung gespeichert war.

4. Einrichtung nach Anspruch 3, bei der die Schieberegisteranordnung (24) ein (2m+1+1)-stufiges Schieberegister (24) enthält, jedes der 2m+1 Hilfsmuster in bitparalleler Form von der Musterspeicheranordnung (23) an die zweite bis (2m+1+1)-te Stufe (b-i) des Schieberegisters (24) angelegt wird, ein aus 2m-Bits bestehendes Muster von der ersten bis zur (2m)-ten Stufe (a-d) des Schieberegisters (24) in bitparalleler Form an die Latch-Einrichtung (25) geliefert wird und der Ausgang der zweiten Stufe (b) des Schieberegisters (24) mit dem Eingang der (2m+1+1)-ten Stufe (i) desselben verbunden ist, wobei das Schieberegister (24) auf den Takt damit reagiert, seine Inhalte in Richtung auf seine erste Stufe (a) zu verschieben und gleichzeitig den Inhalt der zweiten Stufe zur (2m+1+1)-ten Stufe (b-i) im Kreis zu verschieben.

5. Einrichtung nach Anspruch 3, bei der die Schreibeinrichtung (28, 41, 43) einen 2n- Zähler (41) zum zählen des Takts, eine Justierimpulsgeneratoreinrichtung (42) zur Erzeugung eines Schiebejustierimpulses (1), um ihn an das Schieberegister (24) als einen der Schiebeimpulse jedesmal anzulegen, wenn der 2n-Zähler (41) den Takt bis zur Anzahl von 2n gezählt hat, und eine Umschalteinrichtung (27, 28) zum Austausch der Bitpositionen des ersten bis 2m-ten Bits mit jenen des (2m+1)-ten bis (2m+1)-ten Bits in jedem der Hilfsmuster, welche jedesmal aus der Musterspeicheranordnung (23) ausgelesen werden, wenn der 2n-Zähler (41) den Takt bis zur Anzahl von 2n gezählt hat, enthält.

6. Einrichtung nach Anspruch 1, bei der das Anschlußmuster einer vorbestimmten Anzahl von Bits, das jedem Teilmuster von 2m Bits hinzugefügt wird, ein Muster von (2m+1-1) Bits ist und jedes der Teilmuster (2m+1-1) Bits aufweist und in der Musterspeicheranordnung (23) an einer von deren Adressenstellen als ein Wort mit einer Länge von (2m+1-1) Bits gespeichert ist.

7. Einrichtung nach Anspruch 6, bei der die Musterausgabeeinrichtung (24, 27, 43; 31, 51) enthält:

eine Multiplexeranordnung (51) zur wahlweisen Lieferung an die Latch-Einrichtung (25) eines Musters sequentiell aufeinanderfolgender gewünschter 2m Bits in einem Hilfsmuster von (2m+1-1) Bits, das aus der Musterspeicheranordnung (23) ausgelesen und ihm bitparallel zugeführt wurde, sowie

eine Schiebesteuereinrichtung (31, 41) zum Verschieben jeder Bitposition des aufeinanderfolgenden, durch die Multiplexeranordnung (51) ausgewählten 2m-Bit Musters ein Bit um ein Bit, jedesmal, wenn 2n-m Takte gezählt wurden.

8. Einrichtung nach Anspruch 7, bei der die Schiebesteuereinrichtung (31, 41) eine Adressenjustiereinrichtung (45) aufweist zur Einstellung des (2n-m)-Zählers (42&sub1;) auf einen vorbestimmten Wert jedesmal, wenn 2n Takte gezählt sind.