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Die vorliegende Erfindung betrifft ein BCH-(Bose-Chaudhari-
Hocquenghem) -Codesignal-Korrektursystem und insbesondere ein
BCH-Codesignal-Korrektursystem zur Durchführung von
Fehlerkorrekturen unter Verwendung einer Indextabelle.
Die Erfindung betreffender Stand der Technik
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Ein Fehlerkorrektur- und Fehlererfassungscodes verwendendes
Schema wird in breitem Umfang für
Informationsverarbeitungssysteme verwendet, insbesondere für einen
Computerhauptspeicher, der eine hohe Zuverlässigkeit haben muß. In jüngerer
Zeit wurde die Verwendung von Codes untersucht, die eine
höhere Fehlerkorrekturfähigkeit haben, und ein BCH-Code ist
einer der führenden Codes. Ein Decoder für BCH-Codes ist
beispielsweise in "A Construction Method for Decoders of BCH
Codes using ROM's" von A. Yamagishi und H. Imai, Journal of
Institute of Electronics, Information and Communication,
Dezember 1980, Band J63-D Nr. 12, Seiten 103 beschrieben. Gemäß
diesem Artikel werden Fehlerpositionsdaten für alle
korrigierbaren Fehler codiert und in Übereinstimmung mit Syndromen
in einem ROM gespeichert. In diesem Codierer wird ein Syndrom
aus Eingangsdaten berechnet und dem ROM als Adreßdaten
zugeführt. Die ausgelesenen Fehlerpositionsdaten, die in dem ROM
gespeichert sind, werden anschließend decodiert,
parallel/seriell konvertiert und durch ein Exklusiv-ODER-Gatter zu
den ursprünglichen Eingangsdaten Modulo-2 addiert. Bei einer
herkömmlichen Konstruktion, wie vorstehend beschrieben, ist
die Kapazität des ROM vorteilhaft reduziert, da die
Fehlerpositionsdaten in dem ROM in Form von codierten Daten
gespeichert sind. Der Decoder und seine zugehörigen Schaltungen, die
auf den ROM folgen, werden jedoch kompliziert.
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Aus dem Dokument US-A-4 107 652 zum Stand der Technik ist ein
BCH-Codesignal-Korrektursystem bekannt, das Einrichtungen zum
Erzeugen von Fehlerpositionsdaten einschließt, die von einem
Syndrom in einem Eingangs-BCH-Codesignal abgeleitet sind,
sowie Korrektureinrichtungen zum Korrigieren des Fehlers in dem
Eingangscodesignal. In diesem bekannten System wird die
Fehlerbitpositionsinformation vollständig in Speicherorten
gespeichert, die den Syndromen entsprechende Adressen haben,
oder nur (t-1) Fehlerbitpositionsinformation wird in einem
derartigen Speicher gespeichert, wobei die verbleibende
Fehlerbitpositionsinformation durch Ausführung von Exklusiv-ODER-
Operationen auf der Basis der Syndrome und der
Fehlerbitpositionsinformation, die aus dem Speicher gelesen wird,
bestimmt wird.
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Aus dem Dokument G.C. Clark Jr., J. Bibb Cain, Error
correction coding for digital communications, Seiten 181-225, Plenum
Press, 1981, New York, London, ist ein
BCH-Codesignal-Korrektursystem bekannt, das Einrichtungen zum Erzeugen von
Fehlerpositionsdaten beinhaltet, die von einem Syndrom in einem
Eingangs-BCH-Codesignal abgeleitet sind, wobei das
Eingangscodesignal verzögert ist und ein Zeitgebersignal entsprechend
der Zeitgebung der Fehlerpositionsdaten zur Korrektur des
Fehlers auf der Basis dieser beiden Signale erzeugt wird.
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Es ist die Aufgabe der vorliegenden Erfindung, ein
BCH-Codesignal-Korrektursystem zu schaffen, das eine vereinfachte
Anordnung hat.
KURZBESCHREIBUNG DER ERFINDUNG
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Gemäß vorliegender Erfindung wird ein
BCH-Codesignal-Korrektursystem geschaffen, mit einer Einrichtung zum Erzeugen von
von einem Syndrom in einem Eingangs-BCH-Codesignal
abgeleiteten Fehlerpositionsdaten und einer Korrektureinrichtung zum
Korrigieren des Fehlers in dem Eingangscodesignal; bei dem die
Eingangscodesignaldaten weiter in einem seriellen Bitstrom
verarbeitet werden; wobei das Korrektursystem eine auf die
Fehlerpositionsdaten ansprechende Einrichtung zum Erzeugen
eines Zeitgebersignals in Abhängigkeit von einem Zeitintervall
zwischen der Fehlerposition und einer Referenzposition in dem
Eingangs-BCH-Codesignal und eine Einrichtung zum derartigen
Verzögern des Eingangs-BCH-Codesignals aufweist, daß das
Zeitgebersignal zeitlich der Fehlerposition in dem verzögerten
Eingangs-BCH-Codesignal entspricht; wobei die
Korrektureinrichtung auf das Zeitgebersignal und das verzögerte
Eingangscodesignal zum Korrigieren des Fehlers in dem verzögerten
Eingangscodesignal anspricht; wobei die
Fehlerpositionserzeugungseinrichtung eine Speichereinrichtung zum Speichern von
mit dem Syndrom in dem Eingangs-BCH-Codesignal adressierten
Fehlerpositions-Binärcode-Daten beinhaltet und die
Zeitgebersignalerzeugungseinrichtung einen Zähler beinhaltet, der
ansprechend auf ein Ladesignal durch die von der
Speichereinrichtung ausgelesenen Fehlerpositiones-Binärcode-Daten
voreingestellt wird und ansprechend auf ein Taktsignal bis zu einem
Referenzzählwert zählt, um das Zeitgebersignal zu erzeugen;
wobei das Zeitgebersignal ein Übertragsignal ist.
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Gemäß einer weiteren Ausführungsform beinhaltet die
Korrektureinrichtung ein Exklusiv-ODER-Gatter, an dem das verzögerte
Eingangscodesignal und das Übertragsignal anliegen.
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Gemäß einer weiteren Ausführungsform ist die
Speichereinrichtung eine Indextabellen-Speichereinrichtung zum Speichern von
Daten entsprechend der Differenz zwischen den
Fehlerpositionsdaten und einem Referenzdatum in dem Voreinstellzähler,
wobei das Syndrom aus den Eingangsdaten berechnet wird, wobei
das berechnete Syndrom als eine Adresse an die Indextabellen-
Speichereinrichtung gegeben wird, um die Daten auszulesen, und
die ausgelesenen Daten als ein Voreinstellwert an den
Voreinstellzähler gegeben werden, so daß die Fehlerkorrektur mit
einem Ausgangssignal durchgeführt wird, das dann abgegeben wird,
wenn der Voreinstellzähler von dem Voreinstellwert zu dem
Referenzdatum zählt.
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Gemäß einem Aspekt der vorliegenden Erfindung schließt ein
BCH-Codesignal-Korrektursystem einen Indextabellen-ROM zum
Speichern von Fehlerpositionsdaten sowie einen
Voreinstellzähler ein. Ein Syndrom wird aus dem Eingangs-BCH-Codesignal
berechnet, das berechnete Syndrom wird als eine Adresse an den
Indextabellen-Rom angelegt, um die Fehlerpositionsdaten
auszulesen, und die Fehlerpositionsdaten werden als ein
Voreinstellwert an den Voreinstellzähler gegeben. Die
Fehlerkorrektur wird durch ein Ausgangssignal durchgeführt, das
abgegeben wird, wenn der Voreinstellzähler vom Voreinstellwert zu
dem Referenzdatum zählt.
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Das Referenzdatum des Voreinstellzählers, auf das hierin Bezug
genommen wird, ist ein Zahlendatum, auf dessen Basis der
Voreinstellzähler einen Übertrag oder einen Borgübertrag erzeugt.
Beispielsweise wird im Fall eines Zählers mit der Basis 2n das
Referenzdatum (2n-1) in Dezimalschreibweise.
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Bei vorstehend beschriebener Konstruktion wird ein
Differenzdatum zwischen einem Fehlerpositionsdatum und einem
Referenzdatum aus einem ROM unter Verwendung eines berechneten
Syndroms ausgelesen und in einen Voreinstellzähler als dessen
Ausgangswert geladen. Nachfolgend wird, wenn der Zählwert von
Zeittaktimpulsen in dem Voreinstellzähler das Referenzdatum
erreicht, von diesem ein Übertrag oder ein Borgübertrag
abgegeben.
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Der Zeitpunkt, an dem ein Übertrag oder ein Borgübertrag
erzeugt wird, ist so angeordnet, daß er mit der Fehlerposition
eines Eingangsdatum zusammenfällt und somit den Fehler in dem
Eingangsdatum korrigiert.
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Es sei angenommen, daß die in dem ROM gespeicherten Daten ein
Differenzdatum zwischen dem Fehlerpositionsdatum und dem
Referenzdatum sind. Die Anzahl der Zeittaktimpulse, die von dem
Voreinstellzähler gezählt werden, bis er das Referenzdatum
erreicht, entspricht der Fehlerbitposition in einem
Eingangsdatum, um entsprechend ein Fehlerbit zu korrigieren.
KURZBESCHREIBUNG DER ZEICHNUNGEN
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Fig. 1 ist ein Blockdiagramm eines
BCH-Codesignal-Korrektursystems gemäß vorliegender Erfindung; und
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Fig. 2A bis 2F sind Diagramme, die Signalwellenformen in der
Schaltung von Fig. 1 zeigen.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Fig. 1 ist ein Blockdiagramm, das den Schaltungsaufbau einer
Ausführungsform des BCH-Codesignal-Korrektursystems gemäß
dieser Erfindung zeigt.
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Ein einen BCH-Code umfassendes Eingangsdatum wird einer
Syndrom-Computerschaltung 1 zugeführt, um ein Syndrom zu
berechnen. Das Eingangsdatum wird ebenfalls einer
Datenverzögerungsschaltung 2 zugeführt, die aus einem Verschieberegister
aufgebaut ist, und zur Angleichung der Zeitgebung verzögert.
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Ein von der Syndromcomputerschaltung 1 berechnetes Syndrom
wird einem Signalspeicher 3 zugeführt und von diesem
gespeichert, wobei dessen Ausgangssignal als ein Adreßdatum einem
ROM 4 zugeführt wird, der Fehlerpositionsdaten speichert.
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Die in dem ROM 4 gespeicherten Fehlerpositionsdaten sind binär
codierte Daten von [(2n-1)-x], unter der Annahme, daß die
Blocklänge der Eingangsdaten y (2n> y> 2n-1) ist und daß die
Fehlerposition das "x"te Bit von dem Startbit der
Eingangsdaten ist. Wenn die Blocklänge eines Eingangsdatums 63
Bit ist, sind die in dem ROM 4 gespeicherten
Fehlerpositionsdaten nur 6 Bit.
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Das von dem Signalspeicherausgangssignal adressierte und aus
dem ROM 4 gelesene Datum wird als ein Voreinstelldatum einem
Voreinstellaufwärtszähler 5 zugeleitet, um ein Aufwärtszählen
unter Verwendung des Datums als dessen Ausgangswert zu
starten.
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Wenn der Voreinstellaufwärtszähler 5 einen vollen Zählwert
oder einen Referenzwert erreicht, wird von diesem ein
Schnellübertrag abgegeben. Dieser Schnellübertrag wird als ein
Fehlerkorrektursignal verwendet, das zusammen mit einem
Ausgangssignal von der Datenverzögerungsschaltung 2 einem Exklusiv-
ODER-Gatter 6 zugeführt wird, um von diesem ein codiertes
Datum zu erhalten.
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Ein Zeitgebergenerator 7 wird zur Angleichung der Zeitgebungen
der Schaltung verwendet und führt ein Taktimpulssignal dem
Syndromcomputer 1, der Datenverzögerungsschaltung 2 und dem
Voreinstellaufwärtszähler 5 zu, ein Freigabesignal dem
Signalspeicher 3 und ein Ladesignal dem Voreinstellaufwärtszähler 5.
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Die Datenverzögerungsschaltung 2 verzögert das eingebene Datum
für den Zeitraum von dem Beginn einer Syndromberechnung bis zu
dem Zeitpunkt, wenn die aus dem ROM 4 gelesenen Daten in den
Voreinstellaufwärtszähler 5 geladen werden.
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Der Betrieb wird nachfolgend unter Bezug auf Fig. 2A bis 2F
beschrieben, wobei der Voreinstellaufwärtszähler 5 verwendet
wird, der aus einem Voreinstellaufwärtszähler mit der Basis 64
aufgebaut ist und einen Referenzwert von (26-1) hat, und unter
der Annahme, daß die Blocklänge eines Eingangsdatums 63 Bit
ist.
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Fig. 2A zeigt von dem Zeitgebergenerator 7 abgegebene
Taktsignale. Wenn das dritte Bit vom Beginn des Datenblocks einen
Fehler hat, wenn der in Fig. 2B dargestellte
BCH-Code-Eingangsdatenblock in den Syndromcomputer 1 eingegeben wird, dann
gibt der ROM 4 Daten [111100 = 60] ab. Der Eingangsdatenblock
wird von der Datenverzögerungsschaltung 2 um den Zeitraum Td
(siehe Fig. 2C) verzögert. In dieser Ausführungsform
entspricht der Zeitraum Td (Eingangsdatenblocklängenzeit) + (1
Taktsignalzeit). Ein in Fig. 2D gezeigter Ladeimpuls wird
abgegeben, wenn ein Eingangsdatenblock endet, und das Datum von
Nummer 60 aus dem ROM 4 wird in dem Zähler 5 voreingestellt
(siehe Fig. 2E). Der Zähler 5 zählt Taktsignalimpulse
beginnend mit dem Voreinstellwert 60 und erzeugt einen
Übertragimpuls, wenn der Zählwert 63 erreicht. Wie aus Fig. 2C und Fig.
2F ersichtlich ist, entspricht die Zeitgebung der Erzeugung
eines Übertragimpulses dem dritten Bit des verzögerten
Eingangsdatenblocks. Der verzögerte Eingangsdatenblock und der
Übertragimpuls werden an das Exklusiv-ODER-Gatter 6 gegeben.
Daher wird das dritte Bit des Eingangsdatenblocks umgekehrt,
um am Ausgang des Exklusiv-ODER-Gatters 6 korrigiert zu
werden.
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In vorstehender Ausführungsform ist die Blocklänge eines
Eingangsdatums 63 Bit. Es ist jedoch offensichtlich, daß die
Blocklänge nicht darauf beschränkt ist.
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Ferner wird, wie vorstehend beschrieben, ein Zähler, der von
dem dem voreingestellten Wert nächsten Taktimpuls zu zählen
beginnt, als der Voreinstellaufwärtszähler 5 verwendet. Es
kann jedoch anstelle dessen ein Zähler verwendet werden, der
von dem während der Voreinstellung eingegebenen Taktimpuls zu
zahlen beginnt. In diesem Fall werden die
Fehlerpositionsdaten, die in dem ROM 4 zu speichern sind, [(2n-1) - x + 1] und
der Voreinstellwert ist in einem dem vorstehenden Fall
entsprechenden Fall 61. Ein Voreinstellabwärtszähler kann
verwendet werden.
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Wie vorstehend beschrieben wird gemäß vorliegender Erfindung
ein Voreinstellzähler verwendet und ein Differenzdatum
zwischen dem Fehlerpositionsdatum und dem
Voreinstellzähler-Referenzwertdatum wird in dem ROM gespeichert. Somit werden ein
Decoder sowie die dazu gehörigen Schaltkreise überflüssig, so
daß die Schaltungsanordnung eines BCH-Codierers, der in einer
integrierten Schaltung mit mittlerem Integrationsgrad
implementiert wird, vereinfacht wird, womit die Anzahl der
integrierten Schaltungen beträchtlich verringert wird.
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Ferner kann die Zeitgeberschaltung vereinfacht werden und die
Schaltungsstabilität kann verbessert werden, da die Schaltung
im Vergleich zu einer herkömmlichen, komplizierten
Zeitgeberschaltung nur ein einzelnes Taktsignal verwendet.