JPH01212924A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- JPH01212924A JPH01212924A JP3798688A JP3798688A JPH01212924A JP H01212924 A JPH01212924 A JP H01212924A JP 3798688 A JP3798688 A JP 3798688A JP 3798688 A JP3798688 A JP 3798688A JP H01212924 A JPH01212924 A JP H01212924A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
イ】 産業上の利用分野
本発明はデジタルデータの伝送系に配設さｎた符号復号
装置における誤り訂正回路に関するものである。 切従来の技術 一般にデジタルデータを伝送する場合、伝送系のＳＮ比
の劣化、歪等に起因して発生するビット誤りに対処する
為に、誤り訂正能力を荷つ冗長ビット（誤り訂正ビット
）を元の情報ビットに付加して送信し、受信側でこの訂
正用ビットを用いて誤り位置を検出して誤り訂正を行う
方法がよく用いらｎている。 この訂正符号の中でもＢＣＨｒｆ号（Ｂｏｓｅ−Ｃｈａ
ｕｄｈｕｒｉ−Ｈｏｃｑｕａｎｇｈｅｍ）ｔ４、訂正用
ビットの長さ（ビット数〕に対する誤り訂正能力が高い
という利点があり、衛星放送や自動車電話。 コードレス１話等に広く用いらｎている。 このＢＣＩ（符号を用いて訂正する復号方式としては、
受ｆぎ信号列ＶＩＸ）を生成多項式Ｇ鉤で割り、その剰
余項（これをシンドロームと呼ぶ〕を求め。 このシンドロームの値から誤りの有無の判定、誤り位ｄ
の算出を行い、誤５泣置に対応するビットの値を反転し
て訂正するという平原がとられる。 ここで、ＢＣＨ符号のもつ符号間距離をｄと丁−ｓ ると、このＢＣＨ４号ハ］１ビットのＩＡりまで訂正す
る能力を持つ。 例えば、衛星放送のデータデヤンネル伝送においては、
送出パケットのヘッダ部には第４図に示すように５ビッ
トの情報ビットに対して１０次の生ｇ多ｉ式Ｇｏｏ−Ｘ
”＋Ｘ８＋Ｘ５＋Ｘ’＋Ｘ”＋Ｘ＋１に基づく１０ビッ
トの訂正符号を付加し７ｔ１５ビットのデータＫＪ！に
パリティチェック用の１ビットをＬＳＢ側に付加した符
号が用いられている。 この訂正符号は、符号間距離ｄ−７をもち一−３ビット
誤りまでの訂正能力をＭし、更にパリティチェック（偶
奇判定］により、４ビット誤りの検出能力をＭするよう
に構成さｎている。 この符号を用いて、３ビット訂正、４ビット誤り検出の
能力をもつ復号を行うには。 （１）ＢＣＨ符号における復号
装置における誤り訂正回路に関するものである。 切従来の技術 一般にデジタルデータを伝送する場合、伝送系のＳＮ比
の劣化、歪等に起因して発生するビット誤りに対処する
為に、誤り訂正能力を荷つ冗長ビット（誤り訂正ビット
）を元の情報ビットに付加して送信し、受信側でこの訂
正用ビットを用いて誤り位置を検出して誤り訂正を行う
方法がよく用いらｎている。 この訂正符号の中でもＢＣＨｒｆ号（Ｂｏｓｅ−Ｃｈａ
ｕｄｈｕｒｉ−Ｈｏｃｑｕａｎｇｈｅｍ）ｔ４、訂正用
ビットの長さ（ビット数〕に対する誤り訂正能力が高い
という利点があり、衛星放送や自動車電話。 コードレス１話等に広く用いらｎている。 このＢＣＩ（符号を用いて訂正する復号方式としては、
受ｆぎ信号列ＶＩＸ）を生成多項式Ｇ鉤で割り、その剰
余項（これをシンドロームと呼ぶ〕を求め。 このシンドロームの値から誤りの有無の判定、誤り位ｄ
の算出を行い、誤５泣置に対応するビットの値を反転し
て訂正するという平原がとられる。 ここで、ＢＣＨ符号のもつ符号間距離をｄと丁−ｓ ると、このＢＣＨ４号ハ］１ビットのＩＡりまで訂正す
る能力を持つ。 例えば、衛星放送のデータデヤンネル伝送においては、
送出パケットのヘッダ部には第４図に示すように５ビッ
トの情報ビットに対して１０次の生ｇ多ｉ式Ｇｏｏ−Ｘ
”＋Ｘ８＋Ｘ５＋Ｘ’＋Ｘ”＋Ｘ＋１に基づく１０ビッ
トの訂正符号を付加し７ｔ１５ビットのデータＫＪ！に
パリティチェック用の１ビットをＬＳＢ側に付加した符
号が用いられている。 この訂正符号は、符号間距離ｄ−７をもち一−３ビット
誤りまでの訂正能力をＭし、更にパリティチェック（偶
奇判定］により、４ビット誤りの検出能力をＭするよう
に構成さｎている。 この符号を用いて、３ビット訂正、４ビット誤り検出の
能力をもつ復号を行うには。 （１）ＢＣＨ符号における復号
【１５ビットのデータに
対して】において、１ビット又は２ビット誤りの場合１
ｃは、パリティチェックは行わず、ＢＣＨ符号に基づき
各々１ビット又は２ビットの訂正を行う、 （１１］ その他の場合には、パリティチェックにエ
フ偶奇判定を行い、奇数誤りのときは、３ビット誤りと
見なして訂正処理し、また偶数誤りのときは、４ビット
誤りと見なして訂正不能とする。 手Ｊ＠により、行えばよい。 初、一般にこのようなりＣＨ符号の訂正処理を行う方法
として、例えば昭和６１年３月に日本工業技術センター
より発行された「誤り訂正符号化技術の要点」第２８８
頁〜第２８９頁に開示されているように、シンドローム
算出回路より求め九剰余項であるシンドロームの値をア
ドレスとし。 これに対応するデータとして予め誤り位置情報を格納し
たＲＯＭを用いて誤ｖ装置を求め、訂正する方法がよく
用いらｎる。 例えば、前述のヘッダ部に用いられるＢＣＨ符号におい
ては、生成多項式ＧＱＱの次数は１０次であり、剰余項
として得られるシンドロームの数は２１０個ある。 ま九、ビット長は１５ビット（パリティビットは除く〕
であるので、誤り位置１つく対しては４ビットを要し、
３箇所の誤り位置の情報を格納するのに必要なビット数
は、４Ｘ３−１２ピツトとなる。 シ９ 発明が解決しようとする課題 上述した様に、従来の技術に欧れば、１つのシンドロー
ムに対して誤り位置情報格納用に１２ビット必要となる
。 一方、市販のＲＯＭＫおける１ワードのビット数は、一
般には８ピツトが多く、従、てこの場合。 上記の３ｓ所の誤り位置情報を格蛸するのに２ワードｔ
−要し、復号用ＲＯＭの所要のアドレス１直は、シンド
ロームの数の倍である２ −２０４８となり、効率的
ではなかった。 に）課題を解決するための手段 上記の課題に鑑み、本発明は誤り訂正回洛の記憶装置の
各シンドロームに対する記憶領域ｔ−３領域に分割し、
第１領域ＫＦｘｌ！１０誤り位置情報若しくは第１の誤
り位置が情報ビットか否かを区別する情報を、＄２領域
には第１の誤り位置と第２の誤り位置との差情報を、第
３領域には第２の誤り位置と第３の誤り位置との差情報
を格納するようにしたものである。 ま九、信号列にパリティチェック用のビットが付加され
ている場合には、誤り位置処理回路は前記パリティチェ
ック用ビットを含む信号列をパリティ逃埋する。 （ホ）作 用 本発明に依れば、各シンドロームに対する誤り位置情報
を１ワードで格納することが可能となり、記憶装置の効
率的な利用が出来る。 また、記憶装置からの出力に基づいて誤り位置処理回路
は訂正処理を行う。即ち、第１領域より得られた情報に
基づき第１の誤り位Ｗ７ｔｔ−検出し、そして訂正する
。また、ｍｌ領域及び第２領域の情報に基づき第２の誤
り位置をＪ！ｌ乃至第３領域の情報に基づき第３の誤り
位置を夫々検出し。 訂正する。 （へ）実施例 第１（２）は本発明の一実施例を示す図である。 ４１図において、（１）は信号入力端子、（２）は信号
入力端子（１）！り入力さルた信号列を生成多項式Ｇ（
ｘ）で除算することによりシンドロームを算出するシン
ドローム算出回路、 （３ＪＦｘシンドロ一ム算出回路
（２）からのシンドローム１直をアドレスとして誤り位
置情報が格納さｎたＦＩＯＭ、（４ＪばＲＯＭ（３）か
らの誤り位置情報に基づいて信号列のｔＡすを訂正する
誤り位置処理回路で、ＲＯＭ（３）の第１領域の情報を
一時的に格納する第ルジスタ（５）、ＲＯＭ（３）の第
２領域の情報を一時的に格納するｍ２レジスタ（６）、
ＲＯＭ （３Ｊの第３領域の清報を一時的に格納する累
３レジスタ（７）、第ルジスタ（５）の内容が特定値１
１１１′か否かを検出する第１特定堰検出部（８）、第
２レジスタ（６）の内容が特定値−１ｌｌ’ か否かを
検出する第２特定値検出部（９）、第３レジスタ（７）
の内容が零か否かを検出する零検出部１Ｇ％パリティチ
ェック部（１１１及び制御部Ｕとエフ構成さルている。 σ３ａ遅延回路、Ｃ１４１ｒｃ倒えば排他的論理和回路
よＶ構成されるｍｏｄｚの加算器、（１５１は７号出力
端子である。 次に、動作について説明するが、それに先立つてＲＯＭ
（３）への誤り立置情報の格納方法について第２因を参
照して説明する。尚、信号例としては。 従来技術で説明した衛星放送における送出パケットのヘ
ッダ部を用いるものとする。ま九、誤り位置はｉ、ｊ、
ｋ（但し、ｌ≦ｊ≦ｋ）とする。 巾 ｙＪＥ１領域Ａ（３ビット） ！≦ｎのとき、Ａ＝＝１に対応する３ビットの２進数 １≧ｎ＋１のとき、Ａ−７−”１ｉｌｙ”（１１）第２
領域Ｂ（３ビット〕 ｊ−１≦（ｎ−１）のとき、Ｂ＝ｊ−１に対応する３ビ
ットの２進数 ｊ−１≧ｎのとき、Ｂ−５ 但し、ｉ＝１．ｊ−２で且つｋ＞ｎ＋１のとき、Ｂ寓７
＝ ’Ｉｌｌ” （ｉｉｉｔ第３領域Ｃ（２ビット〕 ｋ−ｊ≦２のとき、Ｃ，に−ｊ ｋ−ｊ≧３のとき、ＣＨ２ Ｂ−７のとき、 ｃ−ｊ−を 尚、２ビット誤りのときＫは、Ｃ＝Ｑ、また１ビット誤
りのときには、Ｂ−０，ＣミＯとなる。 次に、斯るＲＯＭを用いた誤り訂正動作について第３図
を参照して説明する。 信号入力端子［１１エク入力さｎた信号列は、先ずシン
ドローム算出回路（２１において生成多項式Ｇ□Ｑで除
算されてシンドロームが算出され、斯るシンドロームは
アドレスとしてＲＯＭ （３Ｊに供給される。 ＲＯＭ （３）に斯るアドレスに対応し几誤り位置情報
を出力し、斯る誤り位置情報は領域毎にレジスタ＋５７
＋６バ７）に−時的に格納される。 制御部（Ｌ）は、先ず第３領域Ｃの情報が零か否か、即
ち零検出部（１（Ｉの出力がＨレベルか否かを判定する
（ステップｌ〕。 斯る判定の結果、零検出部ａ１の出力がＨレベルであれ
ば１次いで第２領域Ｂの情報が零か否かが判定され（ス
テップ２）、その結果、零であれば第１頭域ＡＯｆｆ報
に基づいて誤り立置を検出し。 遅延回路（１３で所定時間遅延された信号列の当該ビッ
ト位置が加算器α４に供給されるタイミングで、訂正用
信号を出力し、以って誤りを訂正する（ステップ３）。 尚、第１饋域Ａの情報が零又ｔｘｎ＋１以上のとき即ち
、第１特定値検出部（８）出力がＨレベルのときには、
情報ビットに誤りがないため、誤り訂正は行わない。 また、ステップ２’ＫｊＰいて、第２領域Ｂの情報が零
以外と判定されｔ場合には、久いでｆＪｌ領域ＡＯ＋１
１報がｎ＋１以上か否かが判定され（ステップ４）、ｎ
＋１以上のとき、訂正処理を行わず、またｎ＋１未満の
とき、第１領域Ａの情報から第１の誤り位置を、第１領
域Ａ及び第２領域Ｂの情報から第２の誤り位置を検出し
、前述と同様に所定のタイミングで訂正用信号を加算器
ｔｍｔｃｍ力する（ステップ５］。 また、ステップ１において、第３領域Ｃの情報が零以外
のときには、パリティチェック部συの出力を判定しく
ステップ６〕、例えば偶数ｇ４りと判定さｎたときには
、制御部１１７Ｊは訂正不能信号＠を後段四路（（２）
示せず〕に出力し、また奇数誤りと判定されたときには
、ステップ７に進み、３次訂正を行う。 具体的には、第１領域Ａの情報に基づいて第１の誤り位
置を、第１領域Ａ及び第２領域Ｂの情報に基づいて第２
の誤り位置を、第、１領域Ａ乃至第３領域Ｃの情報に基
づいて第３の誤り位置を夫々検出し、前述と同様に所定
のタイミングで訂正用信号を加算器α瘤に出力する。 但し、第２領域Ｂの情報が特定値’ｉｌｌ’のとき、即
ち第２特定値検出部（９）の出力がＨレベルのときには
、第１領域Ａと第３ｇＡ域Ｃの情＠に基づいて誤り位置
を検出する。 尚、上記実施例ではパリティチェック処理をも行う場合
につＡて説明したが、必ずしも行う必要はなく、削除し
ても良いことは云う葦でもない。 （ト］発明の効果 本発明に依れば、各シンドロームに対する誤り位置情報
を１ワードで格納することが可能となり、記憶装置の効
率的な利用が出来る。 ま九、信号列にパリティチェック用のビットを付加し、
誤り位置処理回路でパリティ処理を行うようにすれば１
例えば３次誤りか４仄誤りかの判定が可能となり、訂正
能力の向上並びに誤訂正の確率低減を計ることが出来る
。
対して】において、１ビット又は２ビット誤りの場合１
ｃは、パリティチェックは行わず、ＢＣＨ符号に基づき
各々１ビット又は２ビットの訂正を行う、 （１１］ その他の場合には、パリティチェックにエ
フ偶奇判定を行い、奇数誤りのときは、３ビット誤りと
見なして訂正処理し、また偶数誤りのときは、４ビット
誤りと見なして訂正不能とする。 手Ｊ＠により、行えばよい。 初、一般にこのようなりＣＨ符号の訂正処理を行う方法
として、例えば昭和６１年３月に日本工業技術センター
より発行された「誤り訂正符号化技術の要点」第２８８
頁〜第２８９頁に開示されているように、シンドローム
算出回路より求め九剰余項であるシンドロームの値をア
ドレスとし。 これに対応するデータとして予め誤り位置情報を格納し
たＲＯＭを用いて誤ｖ装置を求め、訂正する方法がよく
用いらｎる。 例えば、前述のヘッダ部に用いられるＢＣＨ符号におい
ては、生成多項式ＧＱＱの次数は１０次であり、剰余項
として得られるシンドロームの数は２１０個ある。 ま九、ビット長は１５ビット（パリティビットは除く〕
であるので、誤り位置１つく対しては４ビットを要し、
３箇所の誤り位置の情報を格納するのに必要なビット数
は、４Ｘ３−１２ピツトとなる。 シ９ 発明が解決しようとする課題 上述した様に、従来の技術に欧れば、１つのシンドロー
ムに対して誤り位置情報格納用に１２ビット必要となる
。 一方、市販のＲＯＭＫおける１ワードのビット数は、一
般には８ピツトが多く、従、てこの場合。 上記の３ｓ所の誤り位置情報を格蛸するのに２ワードｔ
−要し、復号用ＲＯＭの所要のアドレス１直は、シンド
ロームの数の倍である２ −２０４８となり、効率的
ではなかった。 に）課題を解決するための手段 上記の課題に鑑み、本発明は誤り訂正回洛の記憶装置の
各シンドロームに対する記憶領域ｔ−３領域に分割し、
第１領域ＫＦｘｌ！１０誤り位置情報若しくは第１の誤
り位置が情報ビットか否かを区別する情報を、＄２領域
には第１の誤り位置と第２の誤り位置との差情報を、第
３領域には第２の誤り位置と第３の誤り位置との差情報
を格納するようにしたものである。 ま九、信号列にパリティチェック用のビットが付加され
ている場合には、誤り位置処理回路は前記パリティチェ
ック用ビットを含む信号列をパリティ逃埋する。 （ホ）作 用 本発明に依れば、各シンドロームに対する誤り位置情報
を１ワードで格納することが可能となり、記憶装置の効
率的な利用が出来る。 また、記憶装置からの出力に基づいて誤り位置処理回路
は訂正処理を行う。即ち、第１領域より得られた情報に
基づき第１の誤り位Ｗ７ｔｔ−検出し、そして訂正する
。また、ｍｌ領域及び第２領域の情報に基づき第２の誤
り位置をＪ！ｌ乃至第３領域の情報に基づき第３の誤り
位置を夫々検出し。 訂正する。 （へ）実施例 第１（２）は本発明の一実施例を示す図である。 ４１図において、（１）は信号入力端子、（２）は信号
入力端子（１）！り入力さルた信号列を生成多項式Ｇ（
ｘ）で除算することによりシンドロームを算出するシン
ドローム算出回路、 （３ＪＦｘシンドロ一ム算出回路
（２）からのシンドローム１直をアドレスとして誤り位
置情報が格納さｎたＦＩＯＭ、（４ＪばＲＯＭ（３）か
らの誤り位置情報に基づいて信号列のｔＡすを訂正する
誤り位置処理回路で、ＲＯＭ（３）の第１領域の情報を
一時的に格納する第ルジスタ（５）、ＲＯＭ（３）の第
２領域の情報を一時的に格納するｍ２レジスタ（６）、
ＲＯＭ （３Ｊの第３領域の清報を一時的に格納する累
３レジスタ（７）、第ルジスタ（５）の内容が特定値１
１１１′か否かを検出する第１特定堰検出部（８）、第
２レジスタ（６）の内容が特定値−１ｌｌ’ か否かを
検出する第２特定値検出部（９）、第３レジスタ（７）
の内容が零か否かを検出する零検出部１Ｇ％パリティチ
ェック部（１１１及び制御部Ｕとエフ構成さルている。 σ３ａ遅延回路、Ｃ１４１ｒｃ倒えば排他的論理和回路
よＶ構成されるｍｏｄｚの加算器、（１５１は７号出力
端子である。 次に、動作について説明するが、それに先立つてＲＯＭ
（３）への誤り立置情報の格納方法について第２因を参
照して説明する。尚、信号例としては。 従来技術で説明した衛星放送における送出パケットのヘ
ッダ部を用いるものとする。ま九、誤り位置はｉ、ｊ、
ｋ（但し、ｌ≦ｊ≦ｋ）とする。 巾 ｙＪＥ１領域Ａ（３ビット） ！≦ｎのとき、Ａ＝＝１に対応する３ビットの２進数 １≧ｎ＋１のとき、Ａ−７−”１ｉｌｙ”（１１）第２
領域Ｂ（３ビット〕 ｊ−１≦（ｎ−１）のとき、Ｂ＝ｊ−１に対応する３ビ
ットの２進数 ｊ−１≧ｎのとき、Ｂ−５ 但し、ｉ＝１．ｊ−２で且つｋ＞ｎ＋１のとき、Ｂ寓７
＝ ’Ｉｌｌ” （ｉｉｉｔ第３領域Ｃ（２ビット〕 ｋ−ｊ≦２のとき、Ｃ，に−ｊ ｋ−ｊ≧３のとき、ＣＨ２ Ｂ−７のとき、 ｃ−ｊ−を 尚、２ビット誤りのときＫは、Ｃ＝Ｑ、また１ビット誤
りのときには、Ｂ−０，ＣミＯとなる。 次に、斯るＲＯＭを用いた誤り訂正動作について第３図
を参照して説明する。 信号入力端子［１１エク入力さｎた信号列は、先ずシン
ドローム算出回路（２１において生成多項式Ｇ□Ｑで除
算されてシンドロームが算出され、斯るシンドロームは
アドレスとしてＲＯＭ （３Ｊに供給される。 ＲＯＭ （３）に斯るアドレスに対応し几誤り位置情報
を出力し、斯る誤り位置情報は領域毎にレジスタ＋５７
＋６バ７）に−時的に格納される。 制御部（Ｌ）は、先ず第３領域Ｃの情報が零か否か、即
ち零検出部（１（Ｉの出力がＨレベルか否かを判定する
（ステップｌ〕。 斯る判定の結果、零検出部ａ１の出力がＨレベルであれ
ば１次いで第２領域Ｂの情報が零か否かが判定され（ス
テップ２）、その結果、零であれば第１頭域ＡＯｆｆ報
に基づいて誤り立置を検出し。 遅延回路（１３で所定時間遅延された信号列の当該ビッ
ト位置が加算器α４に供給されるタイミングで、訂正用
信号を出力し、以って誤りを訂正する（ステップ３）。 尚、第１饋域Ａの情報が零又ｔｘｎ＋１以上のとき即ち
、第１特定値検出部（８）出力がＨレベルのときには、
情報ビットに誤りがないため、誤り訂正は行わない。 また、ステップ２’ＫｊＰいて、第２領域Ｂの情報が零
以外と判定されｔ場合には、久いでｆＪｌ領域ＡＯ＋１
１報がｎ＋１以上か否かが判定され（ステップ４）、ｎ
＋１以上のとき、訂正処理を行わず、またｎ＋１未満の
とき、第１領域Ａの情報から第１の誤り位置を、第１領
域Ａ及び第２領域Ｂの情報から第２の誤り位置を検出し
、前述と同様に所定のタイミングで訂正用信号を加算器
ｔｍｔｃｍ力する（ステップ５］。 また、ステップ１において、第３領域Ｃの情報が零以外
のときには、パリティチェック部συの出力を判定しく
ステップ６〕、例えば偶数ｇ４りと判定さｎたときには
、制御部１１７Ｊは訂正不能信号＠を後段四路（（２）
示せず〕に出力し、また奇数誤りと判定されたときには
、ステップ７に進み、３次訂正を行う。 具体的には、第１領域Ａの情報に基づいて第１の誤り位
置を、第１領域Ａ及び第２領域Ｂの情報に基づいて第２
の誤り位置を、第、１領域Ａ乃至第３領域Ｃの情報に基
づいて第３の誤り位置を夫々検出し、前述と同様に所定
のタイミングで訂正用信号を加算器α瘤に出力する。 但し、第２領域Ｂの情報が特定値’ｉｌｌ’のとき、即
ち第２特定値検出部（９）の出力がＨレベルのときには
、第１領域Ａと第３ｇＡ域Ｃの情＠に基づいて誤り位置
を検出する。 尚、上記実施例ではパリティチェック処理をも行う場合
につＡて説明したが、必ずしも行う必要はなく、削除し
ても良いことは云う葦でもない。 （ト］発明の効果 本発明に依れば、各シンドロームに対する誤り位置情報
を１ワードで格納することが可能となり、記憶装置の効
率的な利用が出来る。 ま九、信号列にパリティチェック用のビットを付加し、
誤り位置処理回路でパリティ処理を行うようにすれば１
例えば３次誤りか４仄誤りかの判定が可能となり、訂正
能力の向上並びに誤訂正の確率低減を計ることが出来る
。
第１（２）框本発明の一実施例を示すブロック（２）、
第２図はＲＯＭの格納方法を説明するための内。 、！３１５Ｎは本発明の要部動作を説明するためのフロ
ーチャー）、！４１ａは衛星放送のデジタルデータ伝送
における送出パケットのヘッダ部のビット構成を示す因
である。 （２３・・・シンドローム算出回路、（３）・・・ＲＯ
Ｍ（記憶装置） 、 ［４Ｊ・・・誤り位置処理回路、
（８）・・・第１特定値検出部、（９）・・・第２特定
値検出部、 （ＩＧ・・・零検出部、（Ｉｌｌ・・・パ
リティチェック部、σか・・制御部。
第２図はＲＯＭの格納方法を説明するための内。 、！３１５Ｎは本発明の要部動作を説明するためのフロ
ーチャー）、！４１ａは衛星放送のデジタルデータ伝送
における送出パケットのヘッダ部のビット構成を示す因
である。 （２３・・・シンドローム算出回路、（３）・・・ＲＯ
Ｍ（記憶装置） 、 ［４Ｊ・・・誤り位置処理回路、
（８）・・・第１特定値検出部、（９）・・・第２特定
値検出部、 （ＩＧ・・・零検出部、（Ｉｌｌ・・・パ
リティチェック部、σか・・制御部。
Claims (3)
- （１）すくなくともビット長ｎの情報ビットに生成多項
式Ｇ（ｘ）（次数：Ｋ）に基づく誤り訂正ビットを付加
した符号よりなる信号列を前記生成多項式Ｇ（ｘ）で除
した剰余項であるシンドロームを算出するシンドローム
算出回路と、このシンドローム算出回路からのシンドロ
ーム値に各々対応して誤り位置情報が格納された記憶装
置と、この記憶装置からの出力信号に応じて信号列の誤
りを訂正する誤り位置処理回路とを具備した誤り訂正回
路であって、前記記憶装置は、ｍ，ｍ，ｍ−１ビット（
ｍは２ｍ≧ｎを満たす最小値）の３領域を有すると共に
第１領域には第１の誤り位置情報若しくは第１の誤り位
置が情報ビットか否かを区別する情報を、第２領域には
第１の誤り位置と第２の誤り位置との差情報を、第３領
域には第２の誤り位置と第３の誤り位置との差情報を夫
々格納するようになされていることを特徴とする誤り訂
正回路。 - （２）信号列は更にパリテイチェック用のビットが付加
されており、誤り位置処理回路はパリテイチエツク用ビ
ットを含めた信号列に基づいてパリテイ処理を行うこと
を特徴とする請求項１記載の誤り訂正回路。 - （３）誤り位置処理回路が、記憶装置の第３領域の情報
が零か否かを検出する零検出部と、第１領域の情報が特
定値か否かを検出する第１特定値検出部と、第２領域の
情報が特定値か否かを検出する第２特定値検出部と、信
号列のパリテイチエツクを行なうパリテイチェック部と
、制御部とより構成されていることを特徴とする請求項
２記載の誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3798688A JPH01212924A (ja) | 1988-02-19 | 1988-02-19 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3798688A JPH01212924A (ja) | 1988-02-19 | 1988-02-19 | 誤り訂正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01212924A true JPH01212924A (ja) | 1989-08-25 |
Family
ID=12512894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3798688A Pending JPH01212924A (ja) | 1988-02-19 | 1988-02-19 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01212924A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260320A (ja) * | 1985-09-10 | 1987-03-17 | Toshiba Corp | 誤り訂正回路 |
| JPS62233932A (ja) * | 1986-04-03 | 1987-10-14 | Kenwood Corp | Ｂｃｈ符号の復号回路 |
-
1988
- 1988-02-19 JP JP3798688A patent/JPH01212924A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260320A (ja) * | 1985-09-10 | 1987-03-17 | Toshiba Corp | 誤り訂正回路 |
| JPS62233932A (ja) * | 1986-04-03 | 1987-10-14 | Kenwood Corp | Ｂｃｈ符号の復号回路 |
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