JPH08181679A - 疑似乱数雑音発生装置 - Google Patents
疑似乱数雑音発生装置Info
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- JPH08181679A JPH08181679A JP6323001A JP32300194A JPH08181679A JP H08181679 A JPH08181679 A JP H08181679A JP 6323001 A JP6323001 A JP 6323001A JP 32300194 A JP32300194 A JP 32300194A JP H08181679 A JPH08181679 A JP H08181679A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
- H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7073—Synchronisation aspects
- H04B1/7075—Synchronisation aspects with code phase acquisition
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/04—Masking or blinding
- H04L2209/046—Masking or blinding of operations, operands or results of the operations
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Read Only Memory (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】
【目的】 系列をシフトさせるためにマスクを用いずに
直接所望のオフセット値を使用する。 【構成】 自走式Nビットバイナリカウンタの積算値と
ラッチされたオフセット値とによりアドレスされる2の
冪乗長の疑似乱数雑音系列を擁するROMルックアップ
テーブルを用いることにより、出力される疑似乱数雑音
系列のオフセット調整は、ラッチされたオフセット値を
所望値に直接変更することによりなされる。かくして、
マスク計算は一切不要となる。 【効果】 演算速度を高速化することができる。回路規
模を縮小することができる。
直接所望のオフセット値を使用する。 【構成】 自走式Nビットバイナリカウンタの積算値と
ラッチされたオフセット値とによりアドレスされる2の
冪乗長の疑似乱数雑音系列を擁するROMルックアップ
テーブルを用いることにより、出力される疑似乱数雑音
系列のオフセット調整は、ラッチされたオフセット値を
所望値に直接変更することによりなされる。かくして、
マスク計算は一切不要となる。 【効果】 演算速度を高速化することができる。回路規
模を縮小することができる。
Description
【0001】
【産業上の利用分野】本発明はスペクトラム拡散通信シ
ステムに利用する。本発明は移動通信方式に利用するに
適する。本発明は、スペクトラム拡散通信システムの送
信装置または受信装置に必要な疑似乱数雑音(PN)発
生装置に利用するに適する。本発明は、きわめて長い周
期で循環することにより実質的に乱数状態になっている
疑似乱数雑音(PN)に、その周期性を乱すオフセット
制御を行うための技術に関する。
ステムに利用する。本発明は移動通信方式に利用するに
適する。本発明は、スペクトラム拡散通信システムの送
信装置または受信装置に必要な疑似乱数雑音(PN)発
生装置に利用するに適する。本発明は、きわめて長い周
期で循環することにより実質的に乱数状態になっている
疑似乱数雑音(PN)に、その周期性を乱すオフセット
制御を行うための技術に関する。
【従来の技術】疑似乱数雑音すなわち疑似乱数雑音の発
生装置は、スペクトラム拡散通信方式において、帯域拡
散および帯域逆拡散用に用いられる。例えば、Qual
commのIS95(北米のCDMAディジタルセル
ラ)システムは、車載端末受信機内での同期および拡散
/逆拡散を促進するため2の冪乗長の疑似乱数雑音系列
を必要とする。米国特許第5,228,054 号公報に開示され
ている「高速オフセット調整可能な2の冪乗長疑似乱数
雑音系列発生装置」には、2の冪乗長の疑似乱数雑音系
列をシフトさせるためのプログラマブル・マスクを使用
した上で、出力シフトを伴う2の冪乗長疑似乱数雑音系
列を発生する方法が記載されている。
生装置は、スペクトラム拡散通信方式において、帯域拡
散および帯域逆拡散用に用いられる。例えば、Qual
commのIS95(北米のCDMAディジタルセル
ラ)システムは、車載端末受信機内での同期および拡散
/逆拡散を促進するため2の冪乗長の疑似乱数雑音系列
を必要とする。米国特許第5,228,054 号公報に開示され
ている「高速オフセット調整可能な2の冪乗長疑似乱数
雑音系列発生装置」には、2の冪乗長の疑似乱数雑音系
列をシフトさせるためのプログラマブル・マスクを使用
した上で、出力シフトを伴う2の冪乗長疑似乱数雑音系
列を発生する方法が記載されている。
【0002】このマスクに基づく疑似乱数雑音発生装置
は、(系列長が2のN乗−1)の最長線形疑似乱数雑音
発生回路と、プログラムされた点で系列中に余分な零を
挿入して系列長を2のN乗に増大させる系列伸長回路
と、系列の開始点を決定するマスクシフト回路とから構
成される。疑似乱数雑音発生装置は、二つの出力を有す
る。第一の出力は、2のN乗長に零シフトされた疑似乱
数雑音系列である。第二の出力は、2のN乗長の同じ疑
似乱数雑音系列がマスクシフトされたものである。
は、(系列長が2のN乗−1)の最長線形疑似乱数雑音
発生回路と、プログラムされた点で系列中に余分な零を
挿入して系列長を2のN乗に増大させる系列伸長回路
と、系列の開始点を決定するマスクシフト回路とから構
成される。疑似乱数雑音発生装置は、二つの出力を有す
る。第一の出力は、2のN乗長に零シフトされた疑似乱
数雑音系列である。第二の出力は、2のN乗長の同じ疑
似乱数雑音系列がマスクシフトされたものである。
【0003】この従来例を図2を参照して説明する。図
2は従来例装置のブロック構成図である。従来例装置
は、NビットLSSR(線形系列シフトレジスタ)1、
ビット挿入回路12、マスク回路13、訂正回路14に
より構成される。システムクロック(図示せず)に同期
してNビットLSSR11、ビット挿入回路12、訂正
回路14は動作する。Nビットマスクバス10は、シフ
トされた系列出力の量を決定するのに用いられ、原子系
列出力からシフトされる。Nビットオフセットバス20
は、訂正回路14を制御するのに用いられる。疑似乱数
雑音発生装置の出力は、NビットLSSR11内の最終
ビット(右シフトLSSRの最右端ビットで帰還用に用
いられる)である原始出力と、原始出力から位相シフト
された系列を形成するシフト出力とを含む。原始出力系
列とシフト出力系列は、ともに長さが2のN乗である。
2は従来例装置のブロック構成図である。従来例装置
は、NビットLSSR(線形系列シフトレジスタ)1、
ビット挿入回路12、マスク回路13、訂正回路14に
より構成される。システムクロック(図示せず)に同期
してNビットLSSR11、ビット挿入回路12、訂正
回路14は動作する。Nビットマスクバス10は、シフ
トされた系列出力の量を決定するのに用いられ、原子系
列出力からシフトされる。Nビットオフセットバス20
は、訂正回路14を制御するのに用いられる。疑似乱数
雑音発生装置の出力は、NビットLSSR11内の最終
ビット(右シフトLSSRの最右端ビットで帰還用に用
いられる)である原始出力と、原始出力から位相シフト
された系列を形成するシフト出力とを含む。原始出力系
列とシフト出力系列は、ともに長さが2のN乗である。
【0004】図2では、NビットLSSR11のNビッ
ト状態出力は、ビット挿入回路12とマスク回路13の
入力に結合される。ビット挿入回路12の出力(シーケ
ンス・イネーブル信号)は、NビットLSSR11のイ
ネーブル(EN)入力に結合される。マスク回路13の
入力は、Nビットの状態出力信号とNビットマスクバス
10からのマスク信号である。マスク回路13のシフト
出力30は、訂正回路14への一方の入力であり、他方
の入力はNビットオフセットバス20からのオフセット
信号である。訂正回路14の出力は、シフト出力信号で
ある。
ト状態出力は、ビット挿入回路12とマスク回路13の
入力に結合される。ビット挿入回路12の出力(シーケ
ンス・イネーブル信号)は、NビットLSSR11のイ
ネーブル(EN)入力に結合される。マスク回路13の
入力は、Nビットの状態出力信号とNビットマスクバス
10からのマスク信号である。マスク回路13のシフト
出力30は、訂正回路14への一方の入力であり、他方
の入力はNビットオフセットバス20からのオフセット
信号である。訂正回路14の出力は、シフト出力信号で
ある。
【0005】系列は、系列内で1列になったN−1個の
“0”を含む無反転符号に“0”を付加することにより
伸長される。この伸長により、“0”と“1”が同数含
まれる系列を生むことになる。よりはっきり言えば、N
個の“1”からなる無反転符号を含む系列が、今やN個
の“0”からなる無反転符号もまた含むことになる。
“0”を含む無反転符号に“0”を付加することにより
伸長される。この伸長により、“0”と“1”が同数含
まれる系列を生むことになる。よりはっきり言えば、N
個の“1”からなる無反転符号を含む系列が、今やN個
の“0”からなる無反転符号もまた含むことになる。
【0006】図2によれば、状態出力バス40のある所
定値に対し、ビット挿入回路12は、システムクロック
の1周期にわたってシーケンス・イネーブル信号をロウ
に引っ張ることにより、NビットLSSR11をシフト
禁止状態にさせる。かくして、原始出力は2のN乗−1
の長さから2のN乗の長さの疑似乱数雑音系列に伸長さ
れる。
定値に対し、ビット挿入回路12は、システムクロック
の1周期にわたってシーケンス・イネーブル信号をロウ
に引っ張ることにより、NビットLSSR11をシフト
禁止状態にさせる。かくして、原始出力は2のN乗−1
の長さから2のN乗の長さの疑似乱数雑音系列に伸長さ
れる。
【0007】状態出力信号は、マスク信号のマスク値に
基づくオフセットにより、マスク回路13内でマスクシ
フトされる。このマスク回路13は、2のN乗−1の長
さの最長疑似乱数雑音系列に対して正確に作用するが、
伸長された2のN乗長の疑似乱数雑音系列に対しては後
段に訂正回路14が必要である。それゆえ、マスク回路
13によりのシフトされた疑似乱数雑音系列は、シフト
出力30として訂正回路14に入力される。訂正回路1
4の他方の入力は、訂正タイミングを制御するNビット
のオフセット信号である。訂正回路14の出力は、2の
N乗長の原始出力系列をそっくりシフトさせたシフト出
力信号である。原始出力に対するシフトビットの値は、
オフセット値に等しい。
基づくオフセットにより、マスク回路13内でマスクシ
フトされる。このマスク回路13は、2のN乗−1の長
さの最長疑似乱数雑音系列に対して正確に作用するが、
伸長された2のN乗長の疑似乱数雑音系列に対しては後
段に訂正回路14が必要である。それゆえ、マスク回路
13によりのシフトされた疑似乱数雑音系列は、シフト
出力30として訂正回路14に入力される。訂正回路1
4の他方の入力は、訂正タイミングを制御するNビット
のオフセット信号である。訂正回路14の出力は、2の
N乗長の原始出力系列をそっくりシフトさせたシフト出
力信号である。原始出力に対するシフトビットの値は、
オフセット値に等しい。
【0008】その他の従来例を図3を参照して説明す
る。図3はその他の従来例装置のブロック構成図であ
る。この従来例は、特開平3−11819号公報および
特開平3−11820号公報に開示されているものであ
る。所定長の疑似乱数雑音(PN)系列を表すビット信
号がそのアドレスにランダムな順序で記録された大型な
メモリ63と、このメモリ63のアドレス入力に周期的
なアドレス信号を与えるデータシフト回路61およびア
ドレスラッチ回路62とを備え、実質的に疑似乱数雑音
を発生させている。
る。図3はその他の従来例装置のブロック構成図であ
る。この従来例は、特開平3−11819号公報および
特開平3−11820号公報に開示されているものであ
る。所定長の疑似乱数雑音(PN)系列を表すビット信
号がそのアドレスにランダムな順序で記録された大型な
メモリ63と、このメモリ63のアドレス入力に周期的
なアドレス信号を与えるデータシフト回路61およびア
ドレスラッチ回路62とを備え、実質的に疑似乱数雑音
を発生させている。
【0009】
【発明が解決しようとする課題】図2に示した従来例装
置によれば、例えば、長さが2のN乗の疑似乱数雑音系
列が要求され、また、2のN乗のいかなる点においても
系列が開始できることが必要であるとき、与えられた2
のN乗の系列発生装置のあらゆる可能なオフセットの実
現に寄与するためには、2のN乗のマスクが要求され
る。
置によれば、例えば、長さが2のN乗の疑似乱数雑音系
列が要求され、また、2のN乗のいかなる点においても
系列が開始できることが必要であるとき、与えられた2
のN乗の系列発生装置のあらゆる可能なオフセットの実
現に寄与するためには、2のN乗のマスクが要求され
る。
【0010】疑似乱数雑音系列のオフセットの変化を促
すためにマスク変化が要求される都度、CPUはマスク
を計算する必要がある。このことは、CPUの大きな負
担となる。
すためにマスク変化が要求される都度、CPUはマスク
を計算する必要がある。このことは、CPUの大きな負
担となる。
【0011】また、図3に示した従来例装置によれば、
メモリ63に書込まれているデータは変化することはな
く一定であり、順次読み出されるその出力は周期的に循
環している。したがって、一見すると乱数状態になって
いるかに見えるが、得られる出力は本質的には周期性を
持ったデータの繰り返しである。
メモリ63に書込まれているデータは変化することはな
く一定であり、順次読み出されるその出力は周期的に循
環している。したがって、一見すると乱数状態になって
いるかに見えるが、得られる出力は本質的には周期性を
持ったデータの繰り返しである。
【0012】本発明は、このような背景に行われたもの
であり、系列をシフトさせるためにマスクを用いずに直
接所望のオフセット値を使用するプログラム可能なオフ
セットを伴った2の冪乗長の改良された疑似乱数雑音発
生装置を提供することを目的とする。本発明は、演算速
度を高速化することができる疑似乱数雑音発生装置を提
供することを目的とする。本発明は、回路規模を縮小す
ることができる疑似乱数雑音発生装置を提供することを
目的とする。
であり、系列をシフトさせるためにマスクを用いずに直
接所望のオフセット値を使用するプログラム可能なオフ
セットを伴った2の冪乗長の改良された疑似乱数雑音発
生装置を提供することを目的とする。本発明は、演算速
度を高速化することができる疑似乱数雑音発生装置を提
供することを目的とする。本発明は、回路規模を縮小す
ることができる疑似乱数雑音発生装置を提供することを
目的とする。
【0013】
【課題を解決するための手段】本発明は、所定長の疑似
乱数雑音(PN)系列を表すビット信号がそのアドレス
にランダムな順序で記録された大型メモリと、このメモ
リのアドレス入力に周期的なアドレス信号を与えるアド
レス発生回路とを備え、実質的に疑似乱数雑音を発生さ
せる疑似乱数雑音発生装置である。
乱数雑音(PN)系列を表すビット信号がそのアドレス
にランダムな順序で記録された大型メモリと、このメモ
リのアドレス入力に周期的なアドレス信号を与えるアド
レス発生回路とを備え、実質的に疑似乱数雑音を発生さ
せる疑似乱数雑音発生装置である。
【0014】ここで、本発明の特徴とするところは、前
記アドレス入力にオフセット値を加算する手段を設けた
ところにある。
記アドレス入力にオフセット値を加算する手段を設けた
ところにある。
【0015】これにより、メモリから出力される疑似乱
数雑音の周期性を乱すオフセット制御を簡単な構成によ
り行うことができる。
数雑音の周期性を乱すオフセット制御を簡単な構成によ
り行うことができる。
【0016】前記メモリはそのアドレス入力がNビット
のROMであることが望ましい。
のROMであることが望ましい。
【0017】前記オフセット値を加算する手段は、オフ
セット信号を入力としNビットのオフセット値を一時蓄
積するレジスタと、このレジスタ出力を前記周期的なア
ドレス信号に加算する加算回路とを含むことが望まし
い。
セット信号を入力としNビットのオフセット値を一時蓄
積するレジスタと、このレジスタ出力を前記周期的なア
ドレス信号に加算する加算回路とを含むことが望まし
い。
【0018】前記アドレス発生回路はNビットのバイナ
リカウンタであることが望ましい。
リカウンタであることが望ましい。
【0019】
【作用】オフセット値自身が疑似乱数雑音系列のオフセ
ット内で要求される変化に直接影響を及ぼす。疑似乱数
雑音発生装置は、オフセット値をもってプログラムされ
る。このことで、与えられたオフセット値に対するマス
ク値をCPUが計算する必要が取り除かれる。自走式N
ビットバイナリカウンタの積算値とラッチされたオフセ
ット値とによりアドレスされる2の冪乗長の疑似乱数雑
音系列を擁するROMルックアップテーブルを用いるこ
とにより、出力される疑似乱数雑音系列のオフセット調
整は、ラッチされたオフセット値を所望値に直接変更す
ることによりなされる。かくして、マスク計算は一切不
要となる。
ット内で要求される変化に直接影響を及ぼす。疑似乱数
雑音発生装置は、オフセット値をもってプログラムされ
る。このことで、与えられたオフセット値に対するマス
ク値をCPUが計算する必要が取り除かれる。自走式N
ビットバイナリカウンタの積算値とラッチされたオフセ
ット値とによりアドレスされる2の冪乗長の疑似乱数雑
音系列を擁するROMルックアップテーブルを用いるこ
とにより、出力される疑似乱数雑音系列のオフセット調
整は、ラッチされたオフセット値を所望値に直接変更す
ることによりなされる。かくして、マスク計算は一切不
要となる。
【0020】
【実施例】本発明実施例の構成を図1を参照して説明す
る。図1は本発明実施例装置のブロック構成図である。
る。図1は本発明実施例装置のブロック構成図である。
【0021】本発明は、所定長の疑似乱数雑音(PN)
系列を表すビット信号がそのアドレスにランダムな順序
で記録された大型メモリとしてのそのアドレス入力がN
ビットのROMルックアップテーブル4と、このROM
ルックアップテーブル4のアドレス入力に周期的なアド
レス信号を与えるアドレス発生回路としてのNビットバ
イナリカウンタ3とを備え、実質的に疑似乱数雑音を発
生させる疑似乱数雑音発生装置であり、前記アドレス入
力にオフセット値を加算する手段としてのオフセット信
号を入力としNビットのオフセット値を一時蓄積するレ
ジスタ1と、このレジスタ1の出力を前記周期的なアド
レス信号に加算する加算器2とを設けたことを特徴とす
る疑似乱数雑音発生装置である。
系列を表すビット信号がそのアドレスにランダムな順序
で記録された大型メモリとしてのそのアドレス入力がN
ビットのROMルックアップテーブル4と、このROM
ルックアップテーブル4のアドレス入力に周期的なアド
レス信号を与えるアドレス発生回路としてのNビットバ
イナリカウンタ3とを備え、実質的に疑似乱数雑音を発
生させる疑似乱数雑音発生装置であり、前記アドレス入
力にオフセット値を加算する手段としてのオフセット信
号を入力としNビットのオフセット値を一時蓄積するレ
ジスタ1と、このレジスタ1の出力を前記周期的なアド
レス信号に加算する加算器2とを設けたことを特徴とす
る疑似乱数雑音発生装置である。
【0022】次に、本発明実施例の動作を説明する。本
発明実施例装置への外部入力としては、Nビットバイナ
リカウンタ3をクロック動作させるシステムクロック信
号50と、CPUのような外部装置からNビットオフセ
ットバス20を介して入力される疑似乱数雑音系列のオ
フセット値をプログラムできるようにするオフセット信
号とを含んでいる。Nビットオフセットバス20はNビ
ット幅である。疑似乱数雑音発生装置の出力は、オフセ
ットがプログラム可能な2のN乗長の疑似乱数雑音系列
である1ビットシフト出力信号である。図1では、オフ
セット信号は、レジスタ1のN個の入力に結合されてい
る。レジスタ1のN個の出力は、加算器2のA入力に結
合されている。入力システムクロック信号は、自走式の
Nビットバイナリカウンタ3のクロック入力に結合され
ている。Nビットバイナリカウンタ3のNビット出力
は、加算器2のB入力に結合されている。加算器2のN
ビット出力(オーバーフロー出力は廃棄される)は、R
OMルックアップテーブル4のアドレス入力に結合され
ている。ROMルックアップテーブル4のデータ出力は
シフト出力信号である。
発明実施例装置への外部入力としては、Nビットバイナ
リカウンタ3をクロック動作させるシステムクロック信
号50と、CPUのような外部装置からNビットオフセ
ットバス20を介して入力される疑似乱数雑音系列のオ
フセット値をプログラムできるようにするオフセット信
号とを含んでいる。Nビットオフセットバス20はNビ
ット幅である。疑似乱数雑音発生装置の出力は、オフセ
ットがプログラム可能な2のN乗長の疑似乱数雑音系列
である1ビットシフト出力信号である。図1では、オフ
セット信号は、レジスタ1のN個の入力に結合されてい
る。レジスタ1のN個の出力は、加算器2のA入力に結
合されている。入力システムクロック信号は、自走式の
Nビットバイナリカウンタ3のクロック入力に結合され
ている。Nビットバイナリカウンタ3のNビット出力
は、加算器2のB入力に結合されている。加算器2のN
ビット出力(オーバーフロー出力は廃棄される)は、R
OMルックアップテーブル4のアドレス入力に結合され
ている。ROMルックアップテーブル4のデータ出力は
シフト出力信号である。
【0023】図1では、オフセット値は、CPUのよう
な外部装置により決定され、オフセット零に対する2の
N乗疑似乱数雑音系列のオフセットを変化させる目的で
レジスタ1に書込まれる。レジスタ1の出力は、加算器
2内でNビットバイナリカウンタ3の出力に加算され、
加算器2の出力に信号を生成するが、この加算器2は、
レジスタ1の出力の一定値に向け、システムクロック信
号の各立ち上がりエッジによりカウンタ3がクロック動
作する都度歩進する。例示した実施例では、ROMルッ
クアップテーブル4はアドレス値が増加する順に格納さ
れた所望の2の冪乗長の疑似乱数雑音系列を含む2のN
乗×1ビットのROMである。かくして、疑似乱数雑音
系列の最初のビットはアドレス「0…000」に格納さ
れ、そして第二ビットがアドレス「0…001」に格納
され、以下同様である。ROMアドレス入力がシステム
クロック信号の各立ち上がりエッジで歩進すると、疑似
乱数雑音系列の次のビットがROMデータ出力から出力
され、それがシフト出力信号となる。
な外部装置により決定され、オフセット零に対する2の
N乗疑似乱数雑音系列のオフセットを変化させる目的で
レジスタ1に書込まれる。レジスタ1の出力は、加算器
2内でNビットバイナリカウンタ3の出力に加算され、
加算器2の出力に信号を生成するが、この加算器2は、
レジスタ1の出力の一定値に向け、システムクロック信
号の各立ち上がりエッジによりカウンタ3がクロック動
作する都度歩進する。例示した実施例では、ROMルッ
クアップテーブル4はアドレス値が増加する順に格納さ
れた所望の2の冪乗長の疑似乱数雑音系列を含む2のN
乗×1ビットのROMである。かくして、疑似乱数雑音
系列の最初のビットはアドレス「0…000」に格納さ
れ、そして第二ビットがアドレス「0…001」に格納
され、以下同様である。ROMアドレス入力がシステム
クロック信号の各立ち上がりエッジで歩進すると、疑似
乱数雑音系列の次のビットがROMデータ出力から出力
され、それがシフト出力信号となる。
【0024】疑似乱数雑音系列の零オフセットは、レジ
スタ1に格納されたNビットオフセット値が全て零とな
ったときに生成されるシフト出力信号であると考えるこ
とができる。オフセットの新値がそこでレジスタ1に書
込まれると、その値はNビットバイナリカウンタ3の出
力に加算され、その積算値がROMルックアップテーブ
ル4のアドレス入力に送られ、かくしてアドレス入力値
に飛び越しを生じさせ、かつシフト出力信号にオフセッ
トすなわち位相シフトを招く。オフセット信号の値は、
零オフセット疑似乱数雑音系列に対する疑似乱数雑音系
列シフト出力信号に生じたオフセットとビットが等し
い。続くXビットの正の位相シフトに対しては、旧値よ
りも大きい新オフセット値Xがレジスタ1に書込まれね
ばならない筈である。かくして、本発明実施例装置で
は、シフト出力信号内に位相シフトを引き起こす目的で
オフセット値に基づくマスク値を計算する必要がなくな
る。
スタ1に格納されたNビットオフセット値が全て零とな
ったときに生成されるシフト出力信号であると考えるこ
とができる。オフセットの新値がそこでレジスタ1に書
込まれると、その値はNビットバイナリカウンタ3の出
力に加算され、その積算値がROMルックアップテーブ
ル4のアドレス入力に送られ、かくしてアドレス入力値
に飛び越しを生じさせ、かつシフト出力信号にオフセッ
トすなわち位相シフトを招く。オフセット信号の値は、
零オフセット疑似乱数雑音系列に対する疑似乱数雑音系
列シフト出力信号に生じたオフセットとビットが等し
い。続くXビットの正の位相シフトに対しては、旧値よ
りも大きい新オフセット値Xがレジスタ1に書込まれね
ばならない筈である。かくして、本発明実施例装置で
は、シフト出力信号内に位相シフトを引き起こす目的で
オフセット値に基づくマスク値を計算する必要がなくな
る。
【0025】ここで従来例技術を振り返ると、CPUの
ような外部装置によるオフセット値からのマスク値の計
算が要求される。QualcommのCDMA(IS9
5)システムでは、そうした更新はしばしば要求され
る。オフセット値からのマスク値計算は、頻繁なオフセ
ット変化が要求される(IS95では事実そうである)
ケースにとって、CPUによる多量の処理が要求され、
そうした計算がCPUの処理動作全体にかなりの部分を
占めることになる。かくして、マスクの計算は、CPU
に対して負担を課すことになる。本発明によれば、2の
冪乗長の疑似乱数雑音系列の出力に所望の位相シフトを
実行する目的で、オフセット値からマスク値を計算する
必要がない。その代わりに、本発明は、新オフセット値
が内部レジスタに書き込まれたときに、出力中にそのま
ま位相シフトを取り込む。これにより、この問題は解決
される。また、本発明によれば、マスク計算時間がもは
や不要となるため、位相シフトの実行に遅延を生ずるこ
とはない。
ような外部装置によるオフセット値からのマスク値の計
算が要求される。QualcommのCDMA(IS9
5)システムでは、そうした更新はしばしば要求され
る。オフセット値からのマスク値計算は、頻繁なオフセ
ット変化が要求される(IS95では事実そうである)
ケースにとって、CPUによる多量の処理が要求され、
そうした計算がCPUの処理動作全体にかなりの部分を
占めることになる。かくして、マスクの計算は、CPU
に対して負担を課すことになる。本発明によれば、2の
冪乗長の疑似乱数雑音系列の出力に所望の位相シフトを
実行する目的で、オフセット値からマスク値を計算する
必要がない。その代わりに、本発明は、新オフセット値
が内部レジスタに書き込まれたときに、出力中にそのま
ま位相シフトを取り込む。これにより、この問題は解決
される。また、本発明によれば、マスク計算時間がもは
や不要となるため、位相シフトの実行に遅延を生ずるこ
とはない。
【0026】
【発明の効果】以上説明したように、本発明によれば、
系列をシフトさせるためにマスクを用いずに直接所望の
オフセット値を使用するプログラム可能なオフセットを
伴った2の冪乗長の改良された疑似乱数雑音発生装置を
実現することができる。これにより、演算時間の高速
化、回路規模の縮小が図れる。
系列をシフトさせるためにマスクを用いずに直接所望の
オフセット値を使用するプログラム可能なオフセットを
伴った2の冪乗長の改良された疑似乱数雑音発生装置を
実現することができる。これにより、演算時間の高速
化、回路規模の縮小が図れる。
【図1】本発明実施例装置のブロック構成図。
【図2】従来例装置のブロック構成図。
【図3】その他の従来例装置のブロック構成図。
1 レジスタ 2 加算器 3 Nビットバイナリカウンタ 4 ROMルックアップテーブル 10 Nビットマスクバス 11 NビットLSSR 12 ビット挿入回路 13 マスク回路 14 訂正回路 20 Nビットオフセットバス 30 シフト出力 40 状態出力バス 50 システムクロック信号 61 データシフト回路 62 アドレスラッチ回路 63 メモリ 64 パターン出力線 65 アドレス 66 データ 67 データ設定線
Claims (4)
- 【請求項1】 所定長の疑似乱数雑音(PN)系列を表
すビット信号がそのアドレスにランダムな順序で記録さ
れた大型メモリと、このメモリのアドレス入力に周期的
なアドレス信号を与えるアドレス発生回路とを備え、実
質的に疑似乱数雑音を発生させる疑似乱数雑音発生装置
において、 前記アドレス入力にオフセット値を加算する手段を設け
たことを特徴とする疑似乱数雑音発生装置。 - 【請求項2】 前記メモリはそのアドレス入力がNビッ
トのROMである請求項1記載の疑似乱数雑音発生装
置。 - 【請求項3】 前記オフセット値を加算する手段は、オ
フセット信号を入力としNビットのオフセット値を一時
蓄積するレジスタと、このレジスタ出力を前記周期的な
アドレス信号に加算する加算回路とを含む請求項2記載
の疑似乱数雑音発生装置。 - 【請求項4】 前記アドレス発生回路はNビットのバイ
ナリカウンタである請求項3記載の疑似乱数雑音発生装
置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6323001A JPH08181679A (ja) | 1994-12-26 | 1994-12-26 | 疑似乱数雑音発生装置 |
CA002165595A CA2165595A1 (en) | 1994-12-26 | 1995-12-19 | Device and method for generating pesudorandom noise sequence |
AU40639/95A AU699160B2 (en) | 1994-12-26 | 1995-12-21 | Device and method for generating pseudorandom noise sequence |
KR1019950055611A KR0175416B1 (ko) | 1994-12-26 | 1995-12-23 | 의사난수 잡음 발생 장치 및 방법 |
EP95120612A EP0720327A2 (en) | 1994-12-26 | 1995-12-27 | Device and method for generating pseudorandom noise sequence |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6323001A JPH08181679A (ja) | 1994-12-26 | 1994-12-26 | 疑似乱数雑音発生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08181679A true JPH08181679A (ja) | 1996-07-12 |
Family
ID=18150037
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6323001A Pending JPH08181679A (ja) | 1994-12-26 | 1994-12-26 | 疑似乱数雑音発生装置 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0720327A2 (ja) |
JP (1) | JPH08181679A (ja) |
KR (1) | KR0175416B1 (ja) |
AU (1) | AU699160B2 (ja) |
CA (1) | CA2165595A1 (ja) |
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US7403617B2 (en) | 1998-01-08 | 2008-07-22 | Samsung Electronics Co., Ltd. | System and method for copy protection for digital signals |
US8300832B2 (en) | 1998-01-08 | 2012-10-30 | Samsung Electronics Co., Ltd. | System and method for copy protection for digital signals |
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FR2810477B1 (fr) * | 2000-06-14 | 2002-07-26 | Commissariat Energie Atomique | Generateur de jeux repetitifs de sequences d'etalement |
GB2379140B (en) * | 2001-08-22 | 2004-11-10 | Ubinetics Ltd | Code generation |
EP1522073A1 (en) * | 2002-07-08 | 2005-04-13 | Koninklijke Philips Electronics N.V. | Information carrier provided with a transitional region between the clamping area and the information area |
US7190791B2 (en) | 2002-11-20 | 2007-03-13 | Stephen Laurence Boren | Method of encryption using multi-key process to create a variable-length key |
KR100853391B1 (ko) * | 2007-10-19 | 2008-08-21 | 주식회사 솔탑 | Ccsds pn 고속처리 방법 |
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JPH02277329A (ja) * | 1989-04-18 | 1990-11-13 | Fujitsu Ltd | スペクトラム拡散用ランダム符号の同期回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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DE3888421T2 (de) * | 1987-07-31 | 1994-08-04 | Advantest Corp | Gerät zur Erzeugung eines Pseudo-Zufallsmusters. |
US4876659A (en) * | 1988-05-02 | 1989-10-24 | The Johns Hopkins University | Pseudo-Random code generator for use with a global positioning system |
-
1994
- 1994-12-26 JP JP6323001A patent/JPH08181679A/ja active Pending
-
1995
- 1995-12-19 CA CA002165595A patent/CA2165595A1/en not_active Abandoned
- 1995-12-21 AU AU40639/95A patent/AU699160B2/en not_active Ceased
- 1995-12-23 KR KR1019950055611A patent/KR0175416B1/ko not_active IP Right Cessation
- 1995-12-27 EP EP95120612A patent/EP0720327A2/en not_active Withdrawn
Patent Citations (2)
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US7403617B2 (en) | 1998-01-08 | 2008-07-22 | Samsung Electronics Co., Ltd. | System and method for copy protection for digital signals |
US7548619B2 (en) | 1998-01-08 | 2009-06-16 | Samsung Electronics Co., Ltd. | System and method for copy protection for digital signals |
US7778418B1 (en) | 1998-01-08 | 2010-08-17 | Samsung Electronics Co., Ltd. | System and method for copy protection for digital signals |
US8300832B2 (en) | 1998-01-08 | 2012-10-30 | Samsung Electronics Co., Ltd. | System and method for copy protection for digital signals |
US8565426B2 (en) | 1998-01-08 | 2013-10-22 | Samsung Electronics Co., Ltd. | System and method for copy protection for digital signals |
JP2003524324A (ja) * | 2000-01-10 | 2003-08-12 | クゥアルコム・インコーポレイテッド | 無線通信チャネルを試験するための方法及び装置 |
KR20030049803A (ko) * | 2001-12-17 | 2003-06-25 | (주) 윌텍정보통신 | 부가성 백색잡음 발생 장치 |
Also Published As
Publication number | Publication date |
---|---|
EP0720327A2 (en) | 1996-07-03 |
AU699160B2 (en) | 1998-11-26 |
AU4063995A (en) | 1996-07-18 |
KR0175416B1 (ko) | 1999-04-01 |
CA2165595A1 (en) | 1996-06-27 |
KR960027615A (ko) | 1996-07-22 |
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