JP2003163580A - 符号発生器 - Google Patents
符号発生器Info
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- JP2003163580A JP2003163580A JP2001358391A JP2001358391A JP2003163580A JP 2003163580 A JP2003163580 A JP 2003163580A JP 2001358391 A JP2001358391 A JP 2001358391A JP 2001358391 A JP2001358391 A JP 2001358391A JP 2003163580 A JP2003163580 A JP 2003163580A
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Abstract
(57)【要約】
【課題】 ＰＮ系列のような周期をもった符号系列にお
いて、待ち時間が短く、かつ初期値格納用のＲＯＭなど
を必要とせずに任意のオフセットで符号を発生させる。 【解決手段】 符号発生器は、符号生成器１０及び初期
値生成器２０からなる。符号生成器１０は、所定の初期
値がセットされてシフト動作を行うシフトレジスタ１１
及びこのシフトレジスタ１１の所定段の出力を排他的論
理和してシフトレジスタ１１の入力段にフィードバック
する加算器１２を備え、シフトレジスタ１１のシフト動
作に伴って周期性のある擬似乱数符号を生成する。初期
値生成器２０は、符号生成器１０と同様のシフトレジス
タ２１及び加算器２２を備え、シフト動作によって符号
生成器１０にセットされる所定の初期値を生成する。
いて、待ち時間が短く、かつ初期値格納用のＲＯＭなど
を必要とせずに任意のオフセットで符号を発生させる。 【解決手段】 符号発生器は、符号生成器１０及び初期
値生成器２０からなる。符号生成器１０は、所定の初期
値がセットされてシフト動作を行うシフトレジスタ１１
及びこのシフトレジスタ１１の所定段の出力を排他的論
理和してシフトレジスタ１１の入力段にフィードバック
する加算器１２を備え、シフトレジスタ１１のシフト動
作に伴って周期性のある擬似乱数符号を生成する。初期
値生成器２０は、符号生成器１０と同様のシフトレジス
タ２１及び加算器２２を備え、シフト動作によって符号
生成器１０にセットされる所定の初期値を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＭ系列、Ｇ
ＯＬＤ系列等の周期性のある擬似乱数を生成する符号発
生器に関し、特にＣＤＭＡ受信機のスクランブルコード
発生器等に適した符号発生器に関する。
ＯＬＤ系列等の周期性のある擬似乱数を生成する符号発
生器に関し、特にＣＤＭＡ受信機のスクランブルコード
発生器等に適した符号発生器に関する。
【０００２】
【従来の技術】従来よりスペクトル拡散通信やＣＤＭＡ
に用いられる拡散符号系列としてＰＮ（Pseudo Noise）
系列が知られている。ＰＮ系列の符号は、自己相関が小
さい（雑音に近い）、周期性がある（復調が容易）、な
どの特徴をもち、ＧＰＳなどのスペクトル拡散を用いた
通信分野においてよく用いられている。ＰＮ符号は、周
期を長くできる上に雑音に近いため、拡散符号として用
いられる他に、情報の秘匿性を保持するためのスクラン
ブリングの系列としても用いられる。ＰＮ系列には、代
表的なものとしてＭ系列(maximal-length sequences)や
ＧＯＬＤ系列などがある。
に用いられる拡散符号系列としてＰＮ（Pseudo Noise）
系列が知られている。ＰＮ系列の符号は、自己相関が小
さい（雑音に近い）、周期性がある（復調が容易）、な
どの特徴をもち、ＧＰＳなどのスペクトル拡散を用いた
通信分野においてよく用いられている。ＰＮ符号は、周
期を長くできる上に雑音に近いため、拡散符号として用
いられる他に、情報の秘匿性を保持するためのスクラン
ブリングの系列としても用いられる。ＰＮ系列には、代
表的なものとしてＭ系列(maximal-length sequences)や
ＧＯＬＤ系列などがある。
【０００３】Ｍ系列は、所定長のシフトレジスタとフィ
ードバックによって生成される符号系列のうち、その周
期が最長になる系列であり、図８に示すように、シフト
レジスタ１０１と排他的論理和をとる加算器１０２とか
ら構成される。加算器１０２は、シフトレジスタ１０１
のレジスタ１０１0〜１０１6のうちの所定段、例えば１
０１0，１０１4の出力を排他的論理和してレジスタ１０
１6にフィードバックする。レジスタ１０１0から符号が
取り出される。
ードバックによって生成される符号系列のうち、その周
期が最長になる系列であり、図８に示すように、シフト
レジスタ１０１と排他的論理和をとる加算器１０２とか
ら構成される。加算器１０２は、シフトレジスタ１０１
のレジスタ１０１0〜１０１6のうちの所定段、例えば１
０１0，１０１4の出力を排他的論理和してレジスタ１０
１6にフィードバックする。レジスタ１０１0から符号が
取り出される。
【０００４】また、図９に示すように、ＰＮ系列同士ど
うしを組み合わせて、ＧＯＬＤ符号のような新たな擬似
乱数的な符号を生成して用いられる場合もある。この符
号発生器は、ＩおよびＱのそれぞれに対して、１８段の
レジスタ１１１0〜１１１17及び１１２0〜１１２17から
なるシフトレジスタ１１１および１１２と、フィードバ
ック用に用いられる排他的論理和をとる加算器１１３お
よび１１４と、出力用に用いられる排他的論理和をとる
加算器１１５および１１６と、Ｉ側０番目のレジスタ１
１１0の値とＱ側０番目のレジスタ１１２0の値との排他
的論理和をとってＩデータを出力する加算器１１７と、
加算器１１５の出力と加算器１１６の出力との排他的論
理和をとってＱデータを出力する加算器１１８とから構
成されている。
うしを組み合わせて、ＧＯＬＤ符号のような新たな擬似
乱数的な符号を生成して用いられる場合もある。この符
号発生器は、ＩおよびＱのそれぞれに対して、１８段の
レジスタ１１１0〜１１１17及び１１２0〜１１２17から
なるシフトレジスタ１１１および１１２と、フィードバ
ック用に用いられる排他的論理和をとる加算器１１３お
よび１１４と、出力用に用いられる排他的論理和をとる
加算器１１５および１１６と、Ｉ側０番目のレジスタ１
１１0の値とＱ側０番目のレジスタ１１２0の値との排他
的論理和をとってＩデータを出力する加算器１１７と、
加算器１１５の出力と加算器１１６の出力との排他的論
理和をとってＱデータを出力する加算器１１８とから構
成されている。
【０００５】ＰＮ系列においては、シフトレジスタの段
数Ｌに対して２L−１の周期を持つ。この２L−１の系列
の先頭は、シフトレジスタの初期値によって決定され
る。Ｌの値が増加すると周期は非常に大きくなるため、
ＰＮ系列は１周期全てを用いる以外に、部分的に用いる
場合がある。例えばＩＳ−９５や、３ＧＰＰ（3rd Gene
ration Partnership Poject）規格においては、ＰＮ系
列やその組み合わせ符号（ＧＯＬＤ符号）を、部分的に
用いている。３ＧＰＰ規格では、図９に示すように、２
18−１周期の符号の１部分（３８４００のチップ分）だ
けを用いてスクランブリング符号を作成している。
数Ｌに対して２L−１の周期を持つ。この２L−１の系列
の先頭は、シフトレジスタの初期値によって決定され
る。Ｌの値が増加すると周期は非常に大きくなるため、
ＰＮ系列は１周期全てを用いる以外に、部分的に用いる
場合がある。例えばＩＳ−９５や、３ＧＰＰ（3rd Gene
ration Partnership Poject）規格においては、ＰＮ系
列やその組み合わせ符号（ＧＯＬＤ符号）を、部分的に
用いている。３ＧＰＰ規格では、図９に示すように、２
18−１周期の符号の１部分（３８４００のチップ分）だ
けを用いてスクランブリング符号を作成している。
【０００６】一方、ＣＤＭＡの受信機においては、送信
側で用いた拡散符号やスクランブル用の符号を受信側で
も作成する必要がある。作成された符号に対しては、送
信側と同じタイミング（オフセット）で逆拡散がなされ
る。そのため、該当するタイミング（オフセット）まで
逆拡散をするのを待つことになる。この待ち時間が許さ
れない場合（例えば、市街地でビルの陰から出入りする
ときには、電波状況が変わる場合、すなわち、パスタイ
ミングが変更された場合）には、ＰＮ系列はシフトレジ
スタの初期値を変えることで任意のオフセットで符号を
発生できることを利用し、そのオフセットに相当する初
期値を設定しなおす。この場合、２Lの初期値をＲＯＭ
などに格納しておく、あるいはＣＰＵなどで計算により
算出することが必要となる。
側で用いた拡散符号やスクランブル用の符号を受信側で
も作成する必要がある。作成された符号に対しては、送
信側と同じタイミング（オフセット）で逆拡散がなされ
る。そのため、該当するタイミング（オフセット）まで
逆拡散をするのを待つことになる。この待ち時間が許さ
れない場合（例えば、市街地でビルの陰から出入りする
ときには、電波状況が変わる場合、すなわち、パスタイ
ミングが変更された場合）には、ＰＮ系列はシフトレジ
スタの初期値を変えることで任意のオフセットで符号を
発生できることを利用し、そのオフセットに相当する初
期値を設定しなおす。この場合、２Lの初期値をＲＯＭ
などに格納しておく、あるいはＣＰＵなどで計算により
算出することが必要となる。
【０００７】例えば３ＧＰＰ規格の下りリンクスクラン
ブリング符号においては、符号番号が定義されている。
符号番号Ｎが与えられると、図９のＩ側のシフトレジス
タがＮ回シフトし、加算器を通してＮ回のフィードバッ
ク演算が行われる。これにより、符号番号Ｎに対応した
初期値が生成される。この状態では、符号番号Ｎに対応
した符号が０番目から発生されることになる。０番目で
はなく、Ｍ番目から符号を発生させたい場合には、Ｉ側
およびＱ側のシフトレジスタを０番目の状態からＭ回シ
フトして作成するか、計算によりシフトレジスタの初期
値を算出するか、あるいはＭ番目に対応したシフトレジ
スタの値をＲＯＭなどに格納しておく必要がある。上記
の場合には、待ち時間が必要となったり、Ｌに対してＲ
ＯＭのサイズが指数関数的に大きくなってしまうといっ
た欠点がある。
ブリング符号においては、符号番号が定義されている。
符号番号Ｎが与えられると、図９のＩ側のシフトレジス
タがＮ回シフトし、加算器を通してＮ回のフィードバッ
ク演算が行われる。これにより、符号番号Ｎに対応した
初期値が生成される。この状態では、符号番号Ｎに対応
した符号が０番目から発生されることになる。０番目で
はなく、Ｍ番目から符号を発生させたい場合には、Ｉ側
およびＱ側のシフトレジスタを０番目の状態からＭ回シ
フトして作成するか、計算によりシフトレジスタの初期
値を算出するか、あるいはＭ番目に対応したシフトレジ
スタの値をＲＯＭなどに格納しておく必要がある。上記
の場合には、待ち時間が必要となったり、Ｌに対してＲ
ＯＭのサイズが指数関数的に大きくなってしまうといっ
た欠点がある。
【０００８】
【発明が解決しようとする課題】このように、従来の符
号発生器では、任意のオフセットで長周期の符号を発生
させるためには、そのタイミングまで待つか、計算によ
り初期値を算出するか、あるいはそのオフセットに応じ
た初期値をシフトレジスタに設定しなければならなかっ
た。
号発生器では、任意のオフセットで長周期の符号を発生
させるためには、そのタイミングまで待つか、計算によ
り初期値を算出するか、あるいはそのオフセットに応じ
た初期値をシフトレジスタに設定しなければならなかっ
た。
【０００９】本発明は、このような問題点を解決するた
めになされたもので、例えばＰＮ系列のような周期をも
った符号系列において、待ち時間が短く、回路規模的に
簡易で、なおかつ初期値格納用のＲＯＭなどを必要とせ
ずに任意のオフセットで符号を発生することが可能な符
号発生器を提供することを目的とする。
めになされたもので、例えばＰＮ系列のような周期をも
った符号系列において、待ち時間が短く、回路規模的に
簡易で、なおかつ初期値格納用のＲＯＭなどを必要とせ
ずに任意のオフセットで符号を発生することが可能な符
号発生器を提供することを目的とする。
【００１０】
【発明を解決するための手段】本発明は、所定の初期値
がセットされてシフト動作を行うシフトレジスタ及びこ
のシフトレジスタの所定段の出力を排他的論理和して前
記シフトレジスタの入力段にフィードバックする加算器
を備え、前記シフトレジスタのシフト動作に伴って周期
性のある擬似乱数符号を生成する符号生成器と、この符
号生成器と同様のシフトレジスタ及び加算器を備え、シ
フト動作によって前記符号生成器にセットされる所定の
初期値を生成する初期値生成器とを備えたことを特徴と
する。
がセットされてシフト動作を行うシフトレジスタ及びこ
のシフトレジスタの所定段の出力を排他的論理和して前
記シフトレジスタの入力段にフィードバックする加算器
を備え、前記シフトレジスタのシフト動作に伴って周期
性のある擬似乱数符号を生成する符号生成器と、この符
号生成器と同様のシフトレジスタ及び加算器を備え、シ
フト動作によって前記符号生成器にセットされる所定の
初期値を生成する初期値生成器とを備えたことを特徴と
する。
【００１１】本発明によれば、符号生成器と同様のシフ
トレジスタ及び加算器からなる初期値生成器でのシフト
動作によって符号生成器の初期値が生成されるので、符
号生成器のシフトレジスタの段数が大きくなっても、初
期値を格納するＲＯＭを持たないため、回路規模が増加
しない。また、初期値生成器は符号生成器の動作には拘
束されずに初期値を生成することができるので、符号生
成器の内部でオフセットを持たせるよりも、高速で所望
のオフセットを持った初期値を生成することができる。
トレジスタ及び加算器からなる初期値生成器でのシフト
動作によって符号生成器の初期値が生成されるので、符
号生成器のシフトレジスタの段数が大きくなっても、初
期値を格納するＲＯＭを持たないため、回路規模が増加
しない。また、初期値生成器は符号生成器の動作には拘
束されずに初期値を生成することができるので、符号生
成器の内部でオフセットを持たせるよりも、高速で所望
のオフセットを持った初期値を生成することができる。
【００１２】本発明の一実施形態においては、前記初期
値生成器のシフトレジスタが、双方向にシフト動作が可
能なものであり、前記初期値生成器の加算器が、前記シ
フトレジスタのシフト動作の方向に応じて入力の一部及
び出力先を切り替え、前記初期値生成器は、前記シフト
レジスタのシフトの方向を判定する方向判定器を更に備
える。このように構成することにより、オフセット量に
応じて最短のシフト回数が得られる方向にシフト動作を
させて初期値を生成することができ、より高速に初期値
を生成することができる。
値生成器のシフトレジスタが、双方向にシフト動作が可
能なものであり、前記初期値生成器の加算器が、前記シ
フトレジスタのシフト動作の方向に応じて入力の一部及
び出力先を切り替え、前記初期値生成器は、前記シフト
レジスタのシフトの方向を判定する方向判定器を更に備
える。このように構成することにより、オフセット量に
応じて最短のシフト回数が得られる方向にシフト動作を
させて初期値を生成することができ、より高速に初期値
を生成することができる。
【００１３】また、本発明の他の一つの実施形態におい
ては、前記初期値生成器が、シフトレジスタ及び加算器
からなる巡回回路を複数備え、各巡回回路がそれぞれ別
々に前記所定の初期値を生成する。例えば、前記初期値
生成器は、シフトレジスタ及び加算器からなる巡回回路
を２つ備え、一方の巡回回路は、シフトレジスタのシフ
トの方向が、前記符号生成器のシフト方向と同じであ
り、他方の巡回回路は、シフトレジスタのシフトの方向
が、前記符号生成器のシフト方向と逆である。このよう
な構成によれば、最小のシフト動作で所望の初期値が得
られる巡回回路を選択することにより、高速に初期値を
決定することができる。
ては、前記初期値生成器が、シフトレジスタ及び加算器
からなる巡回回路を複数備え、各巡回回路がそれぞれ別
々に前記所定の初期値を生成する。例えば、前記初期値
生成器は、シフトレジスタ及び加算器からなる巡回回路
を２つ備え、一方の巡回回路は、シフトレジスタのシフ
トの方向が、前記符号生成器のシフト方向と同じであ
り、他方の巡回回路は、シフトレジスタのシフトの方向
が、前記符号生成器のシフト方向と逆である。このよう
な構成によれば、最小のシフト動作で所望の初期値が得
られる巡回回路を選択することにより、高速に初期値を
決定することができる。
【００１４】なお、前記周期性のある擬似乱数符号は、
例えばＭ系列の符号又はＧＯＬＤ系列の符号である。ま
た、前記初期値生成器の動作クロックは、前記符号生成
器の動作クロックよりも高速であることが望ましい。こ
のように設定することで、初期値を更に高速で生成する
ことができる。
例えばＭ系列の符号又はＧＯＬＤ系列の符号である。ま
た、前記初期値生成器の動作クロックは、前記符号生成
器の動作クロックよりも高速であることが望ましい。こ
のように設定することで、初期値を更に高速で生成する
ことができる。
【００１５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について説明する。 （第一の実施の形態）図１は、本発明の第一の実施形態
に係る符号発生器の構成を示すブロック図である。この
符号発生器は、符号生成器１０と、初期値生成器２０と
から構成されている。
の実施の形態について説明する。 （第一の実施の形態）図１は、本発明の第一の実施形態
に係る符号発生器の構成を示すブロック図である。この
符号発生器は、符号生成器１０と、初期値生成器２０と
から構成されている。
【００１６】符号生成器１０は、縦続接続された７段の
レジスタ１１0，１１2，…，１１6からなるシフトレジ
スタ１１と、このシフトレジスタ１１の所定段の出力を
排他的論理和する加算器１２とを備えている。加算器１
２は、シフトレジスタ１１の上位から３段目のレジスタ
１１4の出力と、最下位のレジスタ１１0の出力とを排他
的論理和して、その結果を最上位のレジスタ１１6にフ
ィードバックする。この符号生成器１０は、クロック信
号ＣＫ１に同期してシフトレジスタ１１の内容を巡回さ
せ、最下位のレジスタ１１0から目的とする擬似乱数符
号を出力する。
レジスタ１１0，１１2，…，１１6からなるシフトレジ
スタ１１と、このシフトレジスタ１１の所定段の出力を
排他的論理和する加算器１２とを備えている。加算器１
２は、シフトレジスタ１１の上位から３段目のレジスタ
１１4の出力と、最下位のレジスタ１１0の出力とを排他
的論理和して、その結果を最上位のレジスタ１１6にフ
ィードバックする。この符号生成器１０は、クロック信
号ＣＫ１に同期してシフトレジスタ１１の内容を巡回さ
せ、最下位のレジスタ１１0から目的とする擬似乱数符
号を出力する。
【００１７】一方、初期値生成器２０は、符号生成器１
０と同様に構成され、縦続接続された７段のレジスタ２
１0，２１2，…，２１6からなるシフトレジスタ２１
と、このシフトレジスタ２１の所定段の出力を排他的論
理和する加算器２２とを備えている。加算器２２は、シ
フトレジスタ２１の上位から３段目のレジスタ２１4の
出力と、最下位のレジスタ２１0の出力とを排他的論理
和して、その結果を最上位のレジスタ２１6にフィード
バックする。この初期値生成器２０は、クロック信号Ｃ
Ｋ２に同期してシフトレジスタ２１の内容を巡回させ
る。クロック信号ＣＫ２は、クロック信号ＣＫ１よりも
高速のクロックであり、これにより、初期値生成部２０
は、符号生成器１０の動作に関わりなく内部に任意のオ
フセット状態を速やかに生成することができる。
０と同様に構成され、縦続接続された７段のレジスタ２
１0，２１2，…，２１6からなるシフトレジスタ２１
と、このシフトレジスタ２１の所定段の出力を排他的論
理和する加算器２２とを備えている。加算器２２は、シ
フトレジスタ２１の上位から３段目のレジスタ２１4の
出力と、最下位のレジスタ２１0の出力とを排他的論理
和して、その結果を最上位のレジスタ２１6にフィード
バックする。この初期値生成器２０は、クロック信号Ｃ
Ｋ２に同期してシフトレジスタ２１の内容を巡回させ
る。クロック信号ＣＫ２は、クロック信号ＣＫ１よりも
高速のクロックであり、これにより、初期値生成部２０
は、符号生成器１０の動作に関わりなく内部に任意のオ
フセット状態を速やかに生成することができる。
【００１８】ここで、送信側において、シフトレジスタ
１１の初期値が[1,1,1,1,1,1,1]に対応したＰＮ系列が
送信された場合、受信側ではそれに対応した系列を作成
する必要がある。この時、シフトレジスタ１１の初期値
を[1,1,1,1,1,1,1]に設定すれば、同じ系列を作成する
ことができる。しかし、この系列の周期は１２７（＝２
7−１）であるため、逆拡散を行う場合には系列の先頭
がくるまで待つ必要がある。この待ち時間が許されない
場合には、予めそのオフセットに応じた初期値をＲＯＭ
などに格納しておく必要がある。
１１の初期値が[1,1,1,1,1,1,1]に対応したＰＮ系列が
送信された場合、受信側ではそれに対応した系列を作成
する必要がある。この時、シフトレジスタ１１の初期値
を[1,1,1,1,1,1,1]に設定すれば、同じ系列を作成する
ことができる。しかし、この系列の周期は１２７（＝２
7−１）であるため、逆拡散を行う場合には系列の先頭
がくるまで待つ必要がある。この待ち時間が許されない
場合には、予めそのオフセットに応じた初期値をＲＯＭ
などに格納しておく必要がある。
【００１９】本実施形態の符号発生器においては、初期
値生成器２０のシフトレジスタ２１に初期値として、例
えば[1,1,1,1,1,1,1]のようなデータが設定され、以
後、シフトレジスタ２１は、高速なクロックＣＫ２で、
必要なオフセット（タイミング）の初期値が得られるま
で内部のデータをシフトさせる。その後、初期値生成器
２０のシフトレジスタ２１の中身が符号生成器１０のシ
フトレジスタ１１に一括転送され、符号発生器は送信側
で送られてきた符号と同じオフセットで逆拡散を行うこ
とが可能となる。例えばオフセットが６０（初期値[1,
1,1,1,1,1,1]から生成される系列における６０番目）の
タイミングで発生させる場合は、初期値生成器２０が高
速に６０回シフトレジスタ２１のシフトを行い、これに
より、高速に初期値が生成されることになる。
値生成器２０のシフトレジスタ２１に初期値として、例
えば[1,1,1,1,1,1,1]のようなデータが設定され、以
後、シフトレジスタ２１は、高速なクロックＣＫ２で、
必要なオフセット（タイミング）の初期値が得られるま
で内部のデータをシフトさせる。その後、初期値生成器
２０のシフトレジスタ２１の中身が符号生成器１０のシ
フトレジスタ１１に一括転送され、符号発生器は送信側
で送られてきた符号と同じオフセットで逆拡散を行うこ
とが可能となる。例えばオフセットが６０（初期値[1,
1,1,1,1,1,1]から生成される系列における６０番目）の
タイミングで発生させる場合は、初期値生成器２０が高
速に６０回シフトレジスタ２１のシフトを行い、これに
より、高速に初期値が生成されることになる。
【００２０】（第二の実施の形態）図２は、本発明の第
二の実施形態に係る符号発生器の構成を示すブロック図
である。この符号発生器は、３ＧＰＰ規格に記載されて
いる下りリンクのスクランブリング符号を発生させるも
のである。３ＧＰＰ規格においては、スクランブリング
符号は２つのＰＮ系列を組み合わせた形で生成されてい
る。
二の実施形態に係る符号発生器の構成を示すブロック図
である。この符号発生器は、３ＧＰＰ規格に記載されて
いる下りリンクのスクランブリング符号を発生させるも
のである。３ＧＰＰ規格においては、スクランブリング
符号は２つのＰＮ系列を組み合わせた形で生成されてい
る。
【００２１】図２の符号発生器は、それぞれ２つのＰＮ
系列を組み合わせた符号生成器３０と初期値生成器４０
とから構成されている。符号生成器３０は、２18−１周
期の系列のうち、部分的に３８４００個の符号だけを取
り出して使用している。そのため、周期は３８４００と
なっている。
系列を組み合わせた符号生成器３０と初期値生成器４０
とから構成されている。符号生成器３０は、２18−１周
期の系列のうち、部分的に３８４００個の符号だけを取
り出して使用している。そのため、周期は３８４００と
なっている。
【００２２】符号生成器３０は、ＩおよびＱのそれぞれ
に対して、１８段のレジスタ３１0〜３１17及び３２0〜
３２17からなるシフトレジスタ３１および３２と、フィ
ードバック用に用いられる排他的論理和をとる加算器３
３および３４と、出力用に用いられる排他的論理和をと
る加算器３５および３６と、Ｉ側０番目のレジスタ３１
0の値とＱ側０番目のレジスタ３２0の値との排他的論理
和をとってＩデータを出力する加算器３７と、加算器３
５の出力と加算器３６の出力との排他的論理和をとって
Ｑデータを出力する加算器３８とから構成されている。
に対して、１８段のレジスタ３１0〜３１17及び３２0〜
３２17からなるシフトレジスタ３１および３２と、フィ
ードバック用に用いられる排他的論理和をとる加算器３
３および３４と、出力用に用いられる排他的論理和をと
る加算器３５および３６と、Ｉ側０番目のレジスタ３１
0の値とＱ側０番目のレジスタ３２0の値との排他的論理
和をとってＩデータを出力する加算器３７と、加算器３
５の出力と加算器３６の出力との排他的論理和をとって
Ｑデータを出力する加算器３８とから構成されている。
【００２３】一方、初期値生成器４０は、符号生成器３
０の出力用の加算器３５〜３８を除いた構成と同様の構
成となっており、ＩおよびＱのそれぞれに対して、１８
段のレジスタ４１0〜４１17及び４２0〜４２17からなる
シフトレジスタ４１および４２と、フィードバック用に
用いられる排他的論理和をとる加算器４３および４４と
から構成されている。ここで、シフトレジスタ４１の初
期値は、０番目のレジスタ４１0のみ“１”であり、他
は全て“０”である。また、シフトレジスタ４２の初期
値は、全てのレジスタ４２0〜４２17で“１”とする。
０の出力用の加算器３５〜３８を除いた構成と同様の構
成となっており、ＩおよびＱのそれぞれに対して、１８
段のレジスタ４１0〜４１17及び４２0〜４２17からなる
シフトレジスタ４１および４２と、フィードバック用に
用いられる排他的論理和をとる加算器４３および４４と
から構成されている。ここで、シフトレジスタ４１の初
期値は、０番目のレジスタ４１0のみ“１”であり、他
は全て“０”である。また、シフトレジスタ４２の初期
値は、全てのレジスタ４２0〜４２17で“１”とする。
【００２４】スクランブリング符号番号Ｎが与えられる
と、初期値生成器４０のＩ側のシフトレジスタ４１がＮ
回シフトし、加算器４３を通してＮ回のフィードバック
演算が行われる。これにより、符号番号Ｎに対応した初
期値が生成される。このままであると、初期値生成器４
０は番号Ｎに対応した符号を０番目から３８３９９番目
まで順に発生させるが、もしＭ番目から発生させようと
する場合には、Ｉ側のシフトレジスタ４１およびＱ側の
シフトレジスタ４２がともにＭ回シフトを行う。この時
のシフトレジスタ４１，４２に保持された各１８ビット
のデータが、符号生成器３０のシフトレジスタ３１，３
２にそれぞれコピーされ、符号番号Ｎ、オフセットＭの
符号を発生させることができる。
と、初期値生成器４０のＩ側のシフトレジスタ４１がＮ
回シフトし、加算器４３を通してＮ回のフィードバック
演算が行われる。これにより、符号番号Ｎに対応した初
期値が生成される。このままであると、初期値生成器４
０は番号Ｎに対応した符号を０番目から３８３９９番目
まで順に発生させるが、もしＭ番目から発生させようと
する場合には、Ｉ側のシフトレジスタ４１およびＱ側の
シフトレジスタ４２がともにＭ回シフトを行う。この時
のシフトレジスタ４１，４２に保持された各１８ビット
のデータが、符号生成器３０のシフトレジスタ３１，３
２にそれぞれコピーされ、符号番号Ｎ、オフセットＭの
符号を発生させることができる。
【００２５】（第三の実施の形態）図３は、本発明の第
三の実施形態に係る符号発生器を表すブロック図であ
る。なお、図３において、図１と同一部分には同一符号
を付し、重複する部分の詳しい説明は割愛する。本実施
形態の符号発生器は、符号生成器１０および初期値生成
器５０から構成される。
三の実施形態に係る符号発生器を表すブロック図であ
る。なお、図３において、図１と同一部分には同一符号
を付し、重複する部分の詳しい説明は割愛する。本実施
形態の符号発生器は、符号生成器１０および初期値生成
器５０から構成される。
【００２６】初期値生成器５０は、符号生成器１０と同
様に、従属接続された７段のレジスタ５１0，５１2，
…，５１6からなるシフトレジスタ５１と、このシフト
レジスタ５１の所定段の出力を排他的論理和する加算器
５２とを備える。但し、この初期値生成器５０では、シ
フトレジスタ５１が両方向にシフト可能であり、加算器
５２が、シフトレジスタ５１のシフト方向に応じてレジ
スタ５１0，５１4の出力を排他的論理和してレジスタ５
１6に出力する順方向シフトモードと、レジスタ５１3，
５１6の出力を排他的論理和してレジスタ５１0に出力す
る逆方向シフトモードとを備えている。そして、このモ
ードを切り替えるのがシフトの方向ＤＩＲを決める方向
判定器５３である。
様に、従属接続された７段のレジスタ５１0，５１2，
…，５１6からなるシフトレジスタ５１と、このシフト
レジスタ５１の所定段の出力を排他的論理和する加算器
５２とを備える。但し、この初期値生成器５０では、シ
フトレジスタ５１が両方向にシフト可能であり、加算器
５２が、シフトレジスタ５１のシフト方向に応じてレジ
スタ５１0，５１4の出力を排他的論理和してレジスタ５
１6に出力する順方向シフトモードと、レジスタ５１3，
５１6の出力を排他的論理和してレジスタ５１0に出力す
る逆方向シフトモードとを備えている。そして、このモ
ードを切り替えるのがシフトの方向ＤＩＲを決める方向
判定器５３である。
【００２７】加算器５２は、具体的には図４に示すよう
に、２入力の排他的論理和ゲート５２1と、その一方の
入力をシフト方向ＤＩＲによって切り替えるスイッチ５
２2と、その出力をシフト方向ＤＩＲによって切り替え
るスイッチ５２3とを備えて構成される。スイッチ５
２2，５２3が端子ａに接続されているときには、排他的
論理和ゲート５２1は、Ａ，Ｂからの入力を排他的論理
和して、その演算結果をＣに出力するが、スイッチ５２
2，５２3が端子ｂに接続されているときには、排他的論
理和ゲート５２1は、Ｂ，Ｃからの入力を排他的論理和
して、その演算結果をＡに出力する。
に、２入力の排他的論理和ゲート５２1と、その一方の
入力をシフト方向ＤＩＲによって切り替えるスイッチ５
２2と、その出力をシフト方向ＤＩＲによって切り替え
るスイッチ５２3とを備えて構成される。スイッチ５
２2，５２3が端子ａに接続されているときには、排他的
論理和ゲート５２1は、Ａ，Ｂからの入力を排他的論理
和して、その演算結果をＣに出力するが、スイッチ５２
2，５２3が端子ｂに接続されているときには、排他的論
理和ゲート５２1は、Ｂ，Ｃからの入力を排他的論理和
して、その演算結果をＡに出力する。
【００２８】本実施形態の符号発生器においては、初期
値生成器５０のシフトレジスタ５１の初期値が[1,1,1,
1,1,1,1]に設定され、そこから高速なクロックＣＫ２で
動作して、必要なオフセットまでシフトレジスタ５１の
シフトが行われる。その際、レジスタ５１のシフトの方
向は、符号生成器１０のシフトレジスタ１１のシフト方
向と同じ（順方向）もしくは逆（逆方向）のいずれも可
能であるが、どちら方向にシフトしたら必要なオフセッ
トが早く求められるかが方向判定器５３で判定される。
例えばオフセットが６０（初期値[1,1,1,1,1,1,1]から
生成される系列における６０番目）のタイミングで発生
させる場合は、周期１２７に対して順方向のシフトの方
が速いと方向判定器５３にて判定され、初期値生成器５
０がシフトレジスタ５１を順方向に高速に６０回シフト
させて初期値が生成される。また、オフセットが１００
の場合は、周期１２７に対して逆方向のシフトの方が速
いと方向判定器５３にて判定され、初期値生成器５０が
シフトレジスタ５１を逆方向に高速に２７回シフトさせ
て初期値が生成される。
値生成器５０のシフトレジスタ５１の初期値が[1,1,1,
1,1,1,1]に設定され、そこから高速なクロックＣＫ２で
動作して、必要なオフセットまでシフトレジスタ５１の
シフトが行われる。その際、レジスタ５１のシフトの方
向は、符号生成器１０のシフトレジスタ１１のシフト方
向と同じ（順方向）もしくは逆（逆方向）のいずれも可
能であるが、どちら方向にシフトしたら必要なオフセッ
トが早く求められるかが方向判定器５３で判定される。
例えばオフセットが６０（初期値[1,1,1,1,1,1,1]から
生成される系列における６０番目）のタイミングで発生
させる場合は、周期１２７に対して順方向のシフトの方
が速いと方向判定器５３にて判定され、初期値生成器５
０がシフトレジスタ５１を順方向に高速に６０回シフト
させて初期値が生成される。また、オフセットが１００
の場合は、周期１２７に対して逆方向のシフトの方が速
いと方向判定器５３にて判定され、初期値生成器５０が
シフトレジスタ５１を逆方向に高速に２７回シフトさせ
て初期値が生成される。
【００２９】順方向にシフトする場合は、シフトレジス
タ５１の０番と４番のレジスタ５１ 0，５１4の値が加算
器５２によって加算され、その加算結果が６番のレジス
タ５１6にフィードバックされる。また、逆方向にシフ
トする場合は、シフトレジスタ５１の６番と３番のレジ
スタ５１6，５１3の値が加算器５２によって加算され、
その加算結果が０番のレジスタ５１0にフィードバック
される。その後、初期値生成器５０のシフトレジスタ５
１の中身が符号生成器１０のシフトレジスタ１１にコピ
ーされ、符号発生器は送信側で送られてきた符号と同じ
オフセットで逆拡散を行うことが可能となる。
タ５１の０番と４番のレジスタ５１ 0，５１4の値が加算
器５２によって加算され、その加算結果が６番のレジス
タ５１6にフィードバックされる。また、逆方向にシフ
トする場合は、シフトレジスタ５１の６番と３番のレジ
スタ５１6，５１3の値が加算器５２によって加算され、
その加算結果が０番のレジスタ５１0にフィードバック
される。その後、初期値生成器５０のシフトレジスタ５
１の中身が符号生成器１０のシフトレジスタ１１にコピ
ーされ、符号発生器は送信側で送られてきた符号と同じ
オフセットで逆拡散を行うことが可能となる。
【００３０】（第四の実施の形態）図５は、本発明の第
四の実施形態に係る符号発生器を表すブロック図であ
る。なお、図５において、図２と同一部分には同一符号
を付し、重複する部分の詳しい説明は割愛する。本実施
形態の符号発生器は、符号生成器３０及び初期値生成器
６０から構成される。
四の実施形態に係る符号発生器を表すブロック図であ
る。なお、図５において、図２と同一部分には同一符号
を付し、重複する部分の詳しい説明は割愛する。本実施
形態の符号発生器は、符号生成器３０及び初期値生成器
６０から構成される。
【００３１】初期値生成器６０は、図２の初期値生成器
４０とほぼ同様の構成となっている。即ち、ＩおよびＱ
のそれぞれに対して、１８段のレジスタ６１0〜６１17
及び６２0〜６２17からなるシフトレジスタ６１および
６２と、フィードバック用に用いられる排他的論理和を
とる加算器６３および６４とから構成されている。但
し、この初期値生成器６０では、図３の初期値生成器５
０と同様に、シフトレジスタ６１，６２がそれぞれ両方
向にシフト可能である。順方向モードでは、加算器６３
が、シフトレジスタ６１のレジスタ６１0，６１7の出力
を排他的論理和してレジスタ６１17に出力し、加算器６
４が、シフトレジスタ６２のレジスタ６２ 0，６２5，６
２7，６２10の出力を排他的論理和してレジスタ６２17
に出力する。また、逆方向モードでは、加算器６３が、
シフトレジスタ６１のレジスタ６１ 6，６１17の出力を
排他的論理和してレジスタ６１0に出力し、加算器６４
が、シフトレジスタ６２のレジスタ６２4，６２6，６２
9，６２17の出力を排他的論理和してレジスタ６２0に出
力する。そして、このモードを切り替えるのがシフトの
方向ＤＩＲを決める方向判定器６５である。
４０とほぼ同様の構成となっている。即ち、ＩおよびＱ
のそれぞれに対して、１８段のレジスタ６１0〜６１17
及び６２0〜６２17からなるシフトレジスタ６１および
６２と、フィードバック用に用いられる排他的論理和を
とる加算器６３および６４とから構成されている。但
し、この初期値生成器６０では、図３の初期値生成器５
０と同様に、シフトレジスタ６１，６２がそれぞれ両方
向にシフト可能である。順方向モードでは、加算器６３
が、シフトレジスタ６１のレジスタ６１0，６１7の出力
を排他的論理和してレジスタ６１17に出力し、加算器６
４が、シフトレジスタ６２のレジスタ６２ 0，６２5，６
２7，６２10の出力を排他的論理和してレジスタ６２17
に出力する。また、逆方向モードでは、加算器６３が、
シフトレジスタ６１のレジスタ６１ 6，６１17の出力を
排他的論理和してレジスタ６１0に出力し、加算器６４
が、シフトレジスタ６２のレジスタ６２4，６２6，６２
9，６２17の出力を排他的論理和してレジスタ６２0に出
力する。そして、このモードを切り替えるのがシフトの
方向ＤＩＲを決める方向判定器６５である。
【００３２】この実施形態では、シフトレジスタ６１の
０番目のレジスタ６１0のみ“１”、他は全て“０”で
ある状態から１９２００回（１／２周期）シフト動作を
させた状態をシフトレジスタ６１の初期値とする。ま
た、シフトレジスタ６２の全てのレジスタ６２0〜６２
17に“１”がセットされた状態から１９２００回（１／
２周期）シフトした状態をシフトレジスタ６２の初期値
とする。
０番目のレジスタ６１0のみ“１”、他は全て“０”で
ある状態から１９２００回（１／２周期）シフト動作を
させた状態をシフトレジスタ６１の初期値とする。ま
た、シフトレジスタ６２の全てのレジスタ６２0〜６２
17に“１”がセットされた状態から１９２００回（１／
２周期）シフトした状態をシフトレジスタ６２の初期値
とする。
【００３３】スクランブリング符号番号Ｎが与えられる
と、初期値生成器６０のＩ側のシフトレジスタ６１がＮ
回シフトし、加算器６３を通してＮ回のフィードバック
演算が行われる。これにより、符号番号Ｎに対応したオ
フセット１９２００の初期値が生成される。仮にオフセ
ットＭの符号を発生させる場合には、まず方向判定器６
５より、Ｍが１９２００以上であれば順方向のシフト、
１９２００より小さい値であれば逆方向のシフトと判断
され、Ｉ側のシフトレジスタ６１およびＱ側のシフトレ
ジスタ６２がともにシフト動作を行う。ここで、順方向
にシフトする場合には、Ｉ側、Ｑ側ともに０番目のレジ
スタ６１0，６２0の値が加算器６３および６４に入力さ
れ、それぞれ１７番目のレジスタ６１17，６２17にフィ
ードバックされる。逆方向にシフトする場合には、Ｉ側
Ｑ側ともに１７番目のレジスタ６１17，６２17の値が加
算器６３および６４に入力され、０番目のレジスタ６１
0，６２0にフィードバックされる。この時のシフトレジ
スタのＨ−１ＩおよびＨ−１Ｑが、符号生成器Ｇのシフ
トレジスタＧ−１ＩおよびＧ−１Ｑにそれぞれコピーさ
れ、符号番号Ｎ、オフセットＭの符号を発生させること
ができる。
と、初期値生成器６０のＩ側のシフトレジスタ６１がＮ
回シフトし、加算器６３を通してＮ回のフィードバック
演算が行われる。これにより、符号番号Ｎに対応したオ
フセット１９２００の初期値が生成される。仮にオフセ
ットＭの符号を発生させる場合には、まず方向判定器６
５より、Ｍが１９２００以上であれば順方向のシフト、
１９２００より小さい値であれば逆方向のシフトと判断
され、Ｉ側のシフトレジスタ６１およびＱ側のシフトレ
ジスタ６２がともにシフト動作を行う。ここで、順方向
にシフトする場合には、Ｉ側、Ｑ側ともに０番目のレジ
スタ６１0，６２0の値が加算器６３および６４に入力さ
れ、それぞれ１７番目のレジスタ６１17，６２17にフィ
ードバックされる。逆方向にシフトする場合には、Ｉ側
Ｑ側ともに１７番目のレジスタ６１17，６２17の値が加
算器６３および６４に入力され、０番目のレジスタ６１
0，６２0にフィードバックされる。この時のシフトレジ
スタのＨ−１ＩおよびＨ−１Ｑが、符号生成器Ｇのシフ
トレジスタＧ−１ＩおよびＧ−１Ｑにそれぞれコピーさ
れ、符号番号Ｎ、オフセットＭの符号を発生させること
ができる。
【００３４】次に、現在符号番号Ｎを使用しており、パ
スタイミングが変更された場合には、番号はそのままで
オフセットのみが変更される。この場合、初期値生成器
６０のシフトレジスタ６１は、符号番号Ｎ＋１９２００
分シフトした状態で待機しており、シフトレジスタ６２
は、１９２００分シフトした状態で待機している。オフ
セットが変更になった場合、方向判定器６５により順方
向か逆方向かが判定され、必要な分のシフトがなされ
る。
スタイミングが変更された場合には、番号はそのままで
オフセットのみが変更される。この場合、初期値生成器
６０のシフトレジスタ６１は、符号番号Ｎ＋１９２００
分シフトした状態で待機しており、シフトレジスタ６２
は、１９２００分シフトした状態で待機している。オフ
セットが変更になった場合、方向判定器６５により順方
向か逆方向かが判定され、必要な分のシフトがなされ
る。
【００３５】（第五の実施の形態）図６は、本発明の第
五の実施形態に係る符号発生器の構成を示すブロック図
である。なお、図６において、図３と同一部分には同一
符号を付し、重複する部分の詳しい説明は割愛する。本
実施形態の符号発生器は、符号生成器１０および初期値
生成器７０から構成される。
五の実施形態に係る符号発生器の構成を示すブロック図
である。なお、図６において、図３と同一部分には同一
符号を付し、重複する部分の詳しい説明は割愛する。本
実施形態の符号発生器は、符号生成器１０および初期値
生成器７０から構成される。
【００３６】初期値生成器７０は、２つの巡回回路７
１，７２と方向判定器５３とから構成される。巡回回路
７１は、従属接続された７段のレジスタ７３0，７３2，
…，７３6からなるシフトレジスタ７３と、このシフト
レジスタ７３の所定段の出力を排他的論理和する加算器
７４とからなる。巡回回路７２も、これと同様に、従属
接続された７段のレジスタ７５0，７５2，…，７５6か
らなるシフトレジスタ７５と、このシフトレジスタ７５
の所定段の出力を排他的論理和する加算器７６とからな
る。但し、シフトレジスタ７３とシフトレジスタ７５と
は、互いに逆方向にシフト動作する。加算器７４は、レ
ジスタ７３0，７３4の出力を排他的論理和してレジスタ
７３6に出力し、加算器７６は、レジスタ７５3，７５6
の出力を排他的論理和してレジスタ７３0に出力する。
１，７２と方向判定器５３とから構成される。巡回回路
７１は、従属接続された７段のレジスタ７３0，７３2，
…，７３6からなるシフトレジスタ７３と、このシフト
レジスタ７３の所定段の出力を排他的論理和する加算器
７４とからなる。巡回回路７２も、これと同様に、従属
接続された７段のレジスタ７５0，７５2，…，７５6か
らなるシフトレジスタ７５と、このシフトレジスタ７５
の所定段の出力を排他的論理和する加算器７６とからな
る。但し、シフトレジスタ７３とシフトレジスタ７５と
は、互いに逆方向にシフト動作する。加算器７４は、レ
ジスタ７３0，７３4の出力を排他的論理和してレジスタ
７３6に出力し、加算器７６は、レジスタ７５3，７５6
の出力を排他的論理和してレジスタ７３0に出力する。
【００３７】方向判定器５３は、巡回回路７１，７２の
いずれか一方を選択的にアクティブにする。例えばオフ
セットが６０（初期値[1,1,1,1,1,1,1]から生成される
系列における６０番目）のタイミングで発生させる場合
は、周期１２７に対して順方向のシフトの方が速いと方
向判定器５３にて判断され、初期値生成器７０が高速に
６０回レジスタのシフトを行い、初期値が生成されるこ
とになる。また、オフセットが１００の場合は、シフト
は逆方向に２７回となる。
いずれか一方を選択的にアクティブにする。例えばオフ
セットが６０（初期値[1,1,1,1,1,1,1]から生成される
系列における６０番目）のタイミングで発生させる場合
は、周期１２７に対して順方向のシフトの方が速いと方
向判定器５３にて判断され、初期値生成器７０が高速に
６０回レジスタのシフトを行い、初期値が生成されるこ
とになる。また、オフセットが１００の場合は、シフト
は逆方向に２７回となる。
【００３８】（第六の実施の形態）図７は、本発明の第
六の実施形態に係る符号発生器を表すブロック図であ
る。なお、図７において、図５と同一部分には同一符号
を付し、重複する部分の詳しい説明は割愛する。本実施
形態の符号発生器は、符号生成器１０および初期値生成
器８０から構成される。
六の実施形態に係る符号発生器を表すブロック図であ
る。なお、図７において、図５と同一部分には同一符号
を付し、重複する部分の詳しい説明は割愛する。本実施
形態の符号発生器は、符号生成器１０および初期値生成
器８０から構成される。
【００３９】初期値生成器８０は、２つの巡回回路８
１，８２と方向判別器６５とから構成される。巡回回路
８１は、図２の初期値生成器４０と同様に、ＩおよびＱ
のそれぞれに対して、１８段のレジスタ８３0〜８３17
及び８４0〜８４17からなるシフトレジスタ８３および
８４と、フィードバック用に用いられる排他的論理和を
とる加算器８５および８６とから構成されている。巡回
回路８２も、これとほぼ同様に、ＩおよびＱのそれぞれ
に対して、１８段のレジスタ８７0〜８７17及び８８0〜
８８17からなるシフトレジスタ８７および８８と、フィ
ードバック用に用いられる排他的論理和をとる加算器８
９および９０とから構成されている。
１，８２と方向判別器６５とから構成される。巡回回路
８１は、図２の初期値生成器４０と同様に、ＩおよびＱ
のそれぞれに対して、１８段のレジスタ８３0〜８３17
及び８４0〜８４17からなるシフトレジスタ８３および
８４と、フィードバック用に用いられる排他的論理和を
とる加算器８５および８６とから構成されている。巡回
回路８２も、これとほぼ同様に、ＩおよびＱのそれぞれ
に対して、１８段のレジスタ８７0〜８７17及び８８0〜
８８17からなるシフトレジスタ８７および８８と、フィ
ードバック用に用いられる排他的論理和をとる加算器８
９および９０とから構成されている。
【００４０】但し、シフトレジスタ８３，８４とシフト
レジスタ８７，８８とは、互いに逆方向にシフト動作す
る。加算器８５は、レジスタ８３0，８３7の出力を排他
的論理和してレジスタ８３17に出力し、加算器８６は、
レジスタ８４0，８４5，８４ 7，８４10を排他的論理和
してレジスタ８４17に出力する。また、加算器８９は、
レジスタ８７6，８７17の出力を排他的論理和してレジ
スタ８７0に出力し、加算器９０は、レジスタ８８4，８
８6，８８9，８８17を排他的論理和してレジスタ８４0
に出力する。
レジスタ８７，８８とは、互いに逆方向にシフト動作す
る。加算器８５は、レジスタ８３0，８３7の出力を排他
的論理和してレジスタ８３17に出力し、加算器８６は、
レジスタ８４0，８４5，８４ 7，８４10を排他的論理和
してレジスタ８４17に出力する。また、加算器８９は、
レジスタ８７6，８７17の出力を排他的論理和してレジ
スタ８７0に出力し、加算器９０は、レジスタ８８4，８
８6，８８9，８８17を排他的論理和してレジスタ８４0
に出力する。
【００４１】ここで、シフトレジスタ８３および８７
は、０番目のレジスタのみ“１”、他は全て“０”の状
態から１９２００回（１／２周期）シフトした状態を初
期値とする。また、シフトレジスタ８４および８８は、
全てのレジスタが“１”である状態から１９２００回
（１／２周期）シフトした状態を初期値とする。
は、０番目のレジスタのみ“１”、他は全て“０”の状
態から１９２００回（１／２周期）シフトした状態を初
期値とする。また、シフトレジスタ８４および８８は、
全てのレジスタが“１”である状態から１９２００回
（１／２周期）シフトした状態を初期値とする。
【００４２】スクランブリング符号番号Ｎが与えられる
と、初期値生成器８０のＩ側のシフトレジスタ８３がＮ
回シフトし、加算器８５を通してＮ回のフィードバック
演算が行われる。その時のシフトレジスタ８３の中身
が、シフトレジスタ８７にコピーされる。これにより、
符号番号に対応したオフセット１９２００の初期値が生
成される。仮にオフセットＭの符号を発生させる場合に
は、まず方向判定器６５により、Ｍが１９２００以上で
あれば順方向のシフトと判断され、Ｉ側のシフトレジス
タ８３およびＱ側のシフトレジスタ８４がともにシフト
を行う。逆に１９２００より小さい値であれば逆方向の
シフトと判断され、Ｉ側のシフトレジスタ８７およびＱ
側のシフトレジスタ８８がともにシフトを行う。シフト
が終わると、順方向もしくは逆方向に対応して、シフト
レジスタの８３および８４もしくは８７および８８が、
符号生成器３０のシフトレジスタ３１および３２にそれ
ぞれコピーされ、符号番号Ｎ、オフセットＭの符号を発
生させることができる。
と、初期値生成器８０のＩ側のシフトレジスタ８３がＮ
回シフトし、加算器８５を通してＮ回のフィードバック
演算が行われる。その時のシフトレジスタ８３の中身
が、シフトレジスタ８７にコピーされる。これにより、
符号番号に対応したオフセット１９２００の初期値が生
成される。仮にオフセットＭの符号を発生させる場合に
は、まず方向判定器６５により、Ｍが１９２００以上で
あれば順方向のシフトと判断され、Ｉ側のシフトレジス
タ８３およびＱ側のシフトレジスタ８４がともにシフト
を行う。逆に１９２００より小さい値であれば逆方向の
シフトと判断され、Ｉ側のシフトレジスタ８７およびＱ
側のシフトレジスタ８８がともにシフトを行う。シフト
が終わると、順方向もしくは逆方向に対応して、シフト
レジスタの８３および８４もしくは８７および８８が、
符号生成器３０のシフトレジスタ３１および３２にそれ
ぞれコピーされ、符号番号Ｎ、オフセットＭの符号を発
生させることができる。
【００４３】次に、現在符号番号Ｎを使用しており、パ
スタイミングが変更された場合には、番号はそのままで
オフセットのみが変更される。この場合、初期値生成器
８０のシフトレジスタ８３および８７は、符号番号Ｎ＋
１９２００分シフトした状態で待機しており、シフトレ
ジスタ８４および８８は、１９２００分シフトした状態
で待機している。オフセットが変更になった場合、方向
判定器６５により順方向か逆方向かが判定され、必要な
分のシフトがなされる。
スタイミングが変更された場合には、番号はそのままで
オフセットのみが変更される。この場合、初期値生成器
８０のシフトレジスタ８３および８７は、符号番号Ｎ＋
１９２００分シフトした状態で待機しており、シフトレ
ジスタ８４および８８は、１９２００分シフトした状態
で待機している。オフセットが変更になった場合、方向
判定器６５により順方向か逆方向かが判定され、必要な
分のシフトがなされる。
【００４４】なお、第五、第六の実施形態では、初期値
発生器を構成する巡回回路をそれぞれ２組ずつ設けた
が、更に３つ以上の巡回回路を設け、それぞれを独立に
動作させることにより、更に高速に初期値を生成するこ
とが可能になる。
発生器を構成する巡回回路をそれぞれ２組ずつ設けた
が、更に３つ以上の巡回回路を設け、それぞれを独立に
動作させることにより、更に高速に初期値を生成するこ
とが可能になる。
【００４５】
【発明の効果】以上述べたように、本発明によれば、符
号生成器と同様のシフトレジスタ及び加算器からなる初
期値生成器でのシフト動作によって符号生成器の初期値
が生成されるので、符号生成器のシフトレジスタの段数
が大きくなっても、初期値を格納するＲＯＭを持たない
ため、回路規模が増加しない。また、初期値生成器は符
号生成器の動作には拘束されずに初期値を生成すること
ができるので、符号生成器の内部でオフセットを持たせ
るよりも、高速で所望のオフセットを持った初期値を生
成することができる。
号生成器と同様のシフトレジスタ及び加算器からなる初
期値生成器でのシフト動作によって符号生成器の初期値
が生成されるので、符号生成器のシフトレジスタの段数
が大きくなっても、初期値を格納するＲＯＭを持たない
ため、回路規模が増加しない。また、初期値生成器は符
号生成器の動作には拘束されずに初期値を生成すること
ができるので、符号生成器の内部でオフセットを持たせ
るよりも、高速で所望のオフセットを持った初期値を生
成することができる。
【図１】 本発明の第一の実施形態に係る符号発生器を
示すブロック図である。
示すブロック図である。
【図２】 本発明の第二の実施形態に係る符号発生器を
示すブロック図である。
示すブロック図である。
【図３】 本発明の第三の実施形態に係る符号発生器を
示すブロック図である。
示すブロック図である。
【図４】 同符号発生器における初期値生成器に使用さ
れている加算器の具体的構成例を示すブロック図であ
る。
れている加算器の具体的構成例を示すブロック図であ
る。
【図５】 本発明の第四の実施形態に係る符号発生器を
示すブロック図である。
示すブロック図である。
【図６】 本発明の第五の実施形態に係る符号発生器を
示すブロック図である。
示すブロック図である。
【図７】 本発明の第六の実施形態に係る符号発生器を
示すブロック図である。
示すブロック図である。
【図８】 一般的なＰＮ符号を発生させる従来の符号発
生器を示すブロック図である。
生器を示すブロック図である。
【図９】 ３ＧＰＰ規格の下りリンクスクランブリング
符号を発生させる従来の符号発生器を示すブロック図で
ある。
符号を発生させる従来の符号発生器を示すブロック図で
ある。
１０，３０ 符号生成器
２０，４０，５０，６０，７０，８０ 初期値生成器
１１，２１，３１，３２，４１，４２，５１，６１，６
２，７１，７２，８３，８４，８７，８８，１０１，１
１１，１１２ シフトレジスタ １２，２２，３３〜３８，４３，４４，５２，６３，６
４，７４，７６，８５，８６，８９，９０，１０２，１
１３〜１１８ 加算器
２，７１，７２，８３，８４，８７，８８，１０１，１
１１，１１２ シフトレジスタ １２，２２，３３〜３８，４３，４４，５２，６３，６
４，７４，７６，８５，８６，８９，９０，１０２，１
１３〜１１８ 加算器
Claims (7)
- 【請求項1】 所定の初期値がセットされてシフト動作
を行うシフトレジスタ及びこのシフトレジスタの所定段
の出力を排他的論理和して前記シフトレジスタの入力段
にフィードバックする加算器を備え、前記シフトレジス
タのシフト動作に伴って周期性のある擬似乱数符号を生
成する符号生成器と、 この符号生成器と同様のシフトレジスタ及び加算器を備
え、シフト動作によって前記符号生成器にセットされる
所定の初期値を生成する初期値生成器とを備えたことを
特徴とする符号発生器。 - 【請求項２】 前記初期値生成器のシフトレジスタは、
双方向にシフト動作が可能であり、 前記初期値生成器の加算器は、前記シフトレジスタのシ
フト動作の方向に応じて入力の一部及び出力先が切り替
わるものであり、 前記初期値生成器は、前記シフトレジスタのシフトの方
向を判定する方向判定器を更に具備したものであること
を特徴とする請求項１記載の符号発生器。 - 【請求項３】 前記初期値生成器は、シフトレジスタ及
び加算器からなる巡回回路を複数備え、各巡回回路がそ
れぞれ別々に前記所定の初期値を生成するものであるこ
とを特徴とする請求項１又は２記載の符号発生器。 - 【請求項４】 前記初期値生成器は、シフトレジスタ及
び加算器からなる巡回回路を２つ備え、 一方の巡回回路は、シフトレジスタのシフトの方向が、
前記符号生成器のシフト方向と同じであり、 他方の巡回回路は、シフトレジスタのシフトの方向が、
前記符号生成器のシフト方向と逆であることを特徴とす
る請求項３記載の符号発生器。 - 【請求項５】 前記周期性のある擬似乱数符号は、Ｍ系
列の符号であることを特徴とする請求項１〜４のいずれ
か１項記載の符号発生器。 - 【請求項６】 前記周期性のある擬似乱数符号は、ＧＯ
ＬＤ系列の符号であることを特徴とする請求項１〜４の
いずれか１項記載の符号発生器。 - 【請求項７】 前記初期値生成器の動作クロックは、前
記符号生成器の動作クロックよりも高速であることを特
徴とする請求項１〜６のいずれか１項記載の符号発生
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358391A JP3782720B2 (ja) | 2001-11-22 | 2001-11-22 | 符号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358391A JP3782720B2 (ja) | 2001-11-22 | 2001-11-22 | 符号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003163580A true JP2003163580A (ja) | 2003-06-06 |
| JP3782720B2 JP3782720B2 (ja) | 2006-06-07 |
Family
ID=19169577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001358391A Expired - Fee Related JP3782720B2 (ja) | 2001-11-22 | 2001-11-22 | 符号発生器 |
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| Country | Link |
|---|---|
| JP (1) | JP3782720B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011501146A (ja) * | 2007-10-16 | 2011-01-06 | クゥアルコム・インコーポレイテッド | 多相符号ジェネレータおよびｇｎｓｓ受信機 |
| JP2011130408A (ja) * | 2009-12-15 | 2011-06-30 | Korea Electronics Telecommun | 効率的なスクランブルまたはデスクランブル方法およびシステム |
| US8397122B2 (en) | 2008-03-19 | 2013-03-12 | Electronics And Telecommunications Research Institute | Method and apparatus for unequal error protection of video signal over wideband high frequency wireless system |
-
2001
- 2001-11-22 JP JP2001358391A patent/JP3782720B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011501146A (ja) * | 2007-10-16 | 2011-01-06 | クゥアルコム・インコーポレイテッド | 多相符号ジェネレータおよびｇｎｓｓ受信機 |
| US9255994B2 (en) | 2007-10-16 | 2016-02-09 | Qualcomm Incorporated | Multiphase code generator and GNSS receiver |
| US8397122B2 (en) | 2008-03-19 | 2013-03-12 | Electronics And Telecommunications Research Institute | Method and apparatus for unequal error protection of video signal over wideband high frequency wireless system |
| JP2011130408A (ja) * | 2009-12-15 | 2011-06-30 | Korea Electronics Telecommun | 効率的なスクランブルまたはデスクランブル方法およびシステム |
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|---|---|
| JP3782720B2 (ja) | 2006-06-07 |
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