KR20010091164A

KR20010091164A - 의사잡음 코드 발생 장치

Info

Publication number: KR20010091164A
Application number: KR1020000012549A
Authority: KR
Inventors: 김종헌
Original assignee: 서평원; 엘지정보통신주식회사
Priority date: 2000-03-13
Filing date: 2000-03-13
Publication date: 2001-10-23
Also published as: KR100504465B1

Abstract

본 발명은 통신 시스템에 관한 것으로, 특히 코드분할 다중접속 방식(Code Division Multiple Access ; 이하, CDMA 라 약칭함) 통신 시스템에서 사용되는 의사잡음(Pseudo Noise ; 이하, PN 이하 약칭함) 코드열을 발생시키는 PN 코드 발생 장치에 관한 것이다.

이에 대해 본 발명에서는, 칩 속도(chip rate)와 같은 클럭(clock)을 이용하면서 "0" 비트 출력을 삽입시킴으로써, 2ⁿ비트 길이를 갖는 PN 코드 발생 장치를 제공하며, 또한 한 클럭(1 clock) 이내에 한 PN 칩(1 PN chip) 만큼 전진(advance) 시키거나, 지연(retard) 시킬 수 있는 PN 코드 발생 장치를 제공한다.

Description

의사잡음 코드 발생 장치{Apparatus for generation PN codes}

본 발명은 통신 시스템에 관한 것으로, 특히 CDMA 통신 시스템에서 사용되는 PN 코드열을 발생시키는 PN 코드 발생 장치에 관한 것이다.

일반적으로 CDMA 통신 시스템에서 PN 코드 발생기는 사용자 식별, 시간 및위상 동기, 그리고 복조 등에 없어서는 안될 중요한 요소이다.

현재 CDMA 통신 시스템의 국제 표준인 IS-95에서는, (2⁴²-1) 비트 길이의 긴 PN 코드 발생기(long PN code generator)와 2¹⁵비트 길이의 짧은 PN 코드 발생기(short PN code generator)를 권고하고 있다. 여기서 짧은 PN 코드 발생기는 동위상(In-phase ; 이하, I 라 약칭함) 채널 및 직교위상(Quadrature-phase ; 이하, Q 라 약칭함) 채널에 대해 각각 2¹⁵비트 길이의 짧은 PN 코드열을 발생시킨다.

그런데 일반적인 PN 코드 발생기는 (2ⁿ-1) 길이를 가진다. 따라서 상기한 IS-95 표준의 긴 PN 코드 발생기는 그 일반적인 PN 코드 발생기라 할 수 있다. 그러나 짧은 PN 코드 발생기는 그 일반적인 PN 코드 발생기에 "0" 비트 출력을 삽입하여 2ⁿ비트 길이를 발생토록 변형된 것이다.

도 1은 종래 기술에 따른 PN 코드 발생 장치의 구성을 나타낸 블록도로써, 4단의 선형 시퀀스 쉬프트 레지스터(Linear Sequence Shift Register ; 이하, LSSR 이라 약칭함)(1,2,3,4)가 사용되는 경우를 나타낸 것이다.

도 1의 장치 설명에 앞서, 시스템 클럭(system clock)으로는 PN 칩 속도(PN chip rate)의 N배 클럭이 사용된다. 즉 시스템 클럭은 "chip rate ×N"이다. 그 시스템 클럭에 따른 클럭 인에이블(clock enable)을 통해 도 1의 LSSR(1,2,3,4)에 인가되는 클럭 수가 조절되며, 그에 따라 도시된 PN 코드 발생 장치가 정상적으로 동작하고 또한 한 PN 칩(1 PN chip) 전진(advance)이나 한 PN 칩 지연(retard)이 수행된다.

도 1에서 생성다항식에 의한 배타적 논리합 게이트(EOR : Exclusive OR gate)(5)와 4단의 LSSR(1,2,3,4)로 구성된 PN 코드 발생 장치가 정상 동작의 경우, 클럭 인에이블(clock enable)을 N개의 시스템 클럭마다 한 개의 시스템 클럭 만큼씩 인에이블 시킨다. 이에 따라 결국 한 PN 칩(1 PN chip) 시간동안에 1개의 시스템 클럭이 LSSR(1,2,3,4)에 인가된다. 결국 도시된 PN 코드 발생 장치가 자신의 PN 칩 속도보다 N배 빠른 시스템 클럭을 사용할 경우에는, 자신의 PN 칩 속도보다 N배 빠르게 동작한다.

그러나 PN 코드 발생 장치의 정상 동작에 의해 PN 코드열을 발생시킨 후, 이 발생된 PN 코드열은 코드 포착(Code Acquisition)이나 코드 추적(Code Tracking)에 사용되기 위해 고의적으로 한 PN 칩만큼 지연(retard)되거나 한 PN 칩만큼 전진(advance)된다.

다음 한 PN 칩 지연(retard)은 LSSR(1,2,3,4)의 상태가 한 PN 칩 시간동안 반복되는 것으로써, 클럭 인에이블을 조절하여 한 PN 칩 시간, 즉 N개의 시스템 클럭 동안 0개의 시스템 클럭이 LSSR(1,2,3,4)에 인가된다.

다음 한 PN 칩 전진(advance)은 LSSR(1,2,3,4)의 상태가 정상적인 다음 상태를 건너뛰어 그 다음 상태로 천이하는 것으로써, 클럭 인에이블을 조절하여 한 PN 칩 시간, 즉 N개의 시스템 클럭 동안 2개의 시스템 클럭이 LSSR(1,2,3,4)에 인가된다. 따라서 이러한 기존의 PN 코드 발생 기법은 한 PN 칩 전진을 위해 PN 칩 속도보다 2배 이상의 시스템 클럭을 사용해야 한다는 문제가 있다.

본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로, 특히 칩 속도(chip rate)와 같은 클럭(clock)을 이용하면서 "0" 비트 출력을 삽입시킴으로써, 2ⁿ비트 길이를 갖는 PN 코드 발생 장치를 제공하는데 있다.

본 발명의 또다른 목적은 한 클럭(1 clock) 이내에 한 PN 칩(1 PN chip) 만큼 전진(advance) 시키거나, 지연(retard) 시킬 수 있는 PN 코드 발생 장치를 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 PN 코드 발생 장치의 특징은, n비트 길이 쉬프트 레지스터들의 정상적인 다음 상태를 구하기 위한 제1회로와, 한 PN 칩(1 PN chip) 전진을 위한 상기 쉬프트 레지스터들의 다음 상태를 구하기 위한 제2회로와, 한 PN 칩(1 PN chip) 지연을 위한 상기 쉬프트 레지스터들의 다음 상태를 구하기 위한 제3회로와, 상기 각 쉬프트 레지스터들의 입력단에 위치하는 다수의 먹스(MUX)를 포함하여 구성된다.

또한, 상기 PN 코드 발생 장치에는, 상기 쉬프트 레지스터의 현재 로드상태와 다음 로드상태를 비교하기 위한 복수 개의 비교기와, 상기 쉬프트 레지스터의 현재 로드상태와 다음 로드상태를 비교한 출력과, 상기 한 PN 칩(1 PN chip) 전진(advance) 명령 및 한 PN 칩 지연(retard) 명령으로부터 상기 각 쉬프트 레지스터의 로드명령을 출력하기 위한 회로와, 상기 한 PN 칩 전진되거나, 한 PN 칩 지연된 입력으로부터 상기 먹스(MUX)를 제어하는 디코더가 더 구비된다.

도 1은 종래 기술에 따른 PN 코드 발생 장치의 구성을 나타낸 블록도.

도 2는 본 발명에 따른 PN 코드 발생 장치의 전체 구성을 나타낸 블록도.

도 3은 본 발명에 따른 PN 코드 발생을 위해 현재 레지스터의 로드상태와 다음 로드상태를 비교하기 위한 비교기의 구성을 나타낸 도면.

도 4는 도 3의 비교기의 각 출력과 표 1에 나타낸 인덱스들로부터 레지스터로의 로드 명령을 출력하기 위한 장치 구성을 나타낸 도면.

도 5는 본 발명에 따른 PN 코드 발생을 위해 도 2에 나타낸 먹스(MUX)를 제어하기 위한 디코더를 나타낸 도면.

*도면의 주요부분에 대한 부호의 설명*

10∼13 : 먹스(MUX) 20∼23 : 선형 시퀀스 쉬프트 레지스터(LSSR)

이하, 본 발명에 따른 PN 코드 발생 장치에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.

도 2는 본 발명에 따른 PN 코드 발생 장치의 전체 구성을 나타낸 블록도로써, 4단의 LSSR(20,21,22,23)가 사용되는 경우를 나타낸 것이다.

도 2를 참조하면, 본 발명의 PN 코드 발생 장치는 생성다항식에 의한 배타적 논리합 게이트(EOR)(미도시)와, 4개의 먹스(MUX)(10,11,12,13)와, 상기 먹스(MUX)(10,11,12,13)의 출력을 임시 저장하는 4단의 LSSR(20,21,22,23)로 구성된다.

상기 구성에 따라 PN 코드열을 발생시키기 위한 동작은 다음과 같다.

그 동작 설명에 앞서서 본 발명에서 사용되는 n차 생성다항식 g(X)가 다음 식 1이라 하고, 그 생성다항식의 벡터 표현이 식 2라 한다.

g(X) = g_nXⁿ+ g_n-1X^n-1+ ‥‥ + g₁X¹+ 1

상기한 식 1 및 식 2에서 g_i(i는 정수)는 다음 식 3과 같다.

이후 각 LSSR(20,21,22,23)의 현재 상태를이라 할 때, 그 상태를 다음 식 4와 같은 벡터 형태로 나타낼 수 있다.

상기한 식 4에서 r_i,m(i는 정수)는 다음 식 5와 같다.

이후 각 LSSR(20,21,22,23)의 정상적인 다음 상태를이라 할 때, 다음 상태은 다음 식 6에 보인 바와 같이 LSSR(20,21,22,23)의 현재 상태LSSR(20,21,22,23)의 최상위비트(MSB : Most Significant Bit)인 r_n.m, 그리고 식 2의 생성다항식에 의해 구해진다.

상기한 식 6에서 r_i,m+1(i는 정수)는 다음 식 7과 같다.

다음 한 PN 칩 전진(advance)을 위한 LSSR(20,21,22,23)의 다음 상태는, 정상 동작의 LSSR(20,21,22,23)의 다다음 상태이며, 이는 다음 식 8과 같이 LSSR(20,21,22,23)의 현재 상태과 식 2에 나타낸 n차 생성다항식로 나타낼 수 있다.

상기한 식 8에서 r_i,m+2(i는 정수)는 다음 식 9와 같다.

상기한 식 8의 r_i,m+2(i는 정수)을 식 9와 같이 나타낼 수 있는 이유를 다음 식 10 및 식 11에 나타내었다.

다음 한 PN 칩 지연(retard)을 위한 LSSR(20,21,22,23)의 다음 상태는, 정상 동작의 LSSR(20,21,22,23)의 현재 상태이다.

특히 n비트 쉬프트 레지스터로 구성된 PN 코드 발생 장치의 경우에, 그 특성상 연속하여 "0" 비트가 출력되는 최대 길이는 (n-1)이다. 그런데 알려진 바에 의하면 "0" 비트 출력의 삽입은 (n-1) 길이의 "0" 비트 출력 뒤에 덧붙이도록 되어 있다. 이를 현재 n비트 쉬프트 레지스터의 로드상태(load state)인 에서 고려했을 때, 그 로드상태가 "0....00010"인 상태를 한번 더 반복시키는 것과 동일한 결과가 된다. 여기서 n비트 쉬프트 레지스터의 로드상태에서 오른쪽이 최상위비트(MSB)라 한다.

다음 표 1은 생성다항식이 다음 식 12일 때의 PN 코드 발생 예를 나타낸 것으로, 본 발명에서 제안된 도 2의 PN 코드 발생 장치의 상태를 나타낸 것이다.

입력	현재	다음	출력
A	R	레지스터 로드상태(PN_State)	C0	C1	D0	레지스터 로드상태(PN_State)	CO	C1	D0	MC
0	0	....
0	0	1000	1	0	0	0100	0	1	0	1
0	0	0100	0	1	0	0010	0	0	1	1
0	0	0010	0	0	1	0010	0	0	0	0
0	0	0010	0	0	0	0001	0	0	0	1
0	0	0001	0	0	0	1001	0	0	0	1
0	0	....				....				....
1	0	....				....				....
1	0	1000	1	0	0	0010	0	0	1	2
1	0	0100	0	1	0	0010	0	0	0	1
1	0	0010	0	0	1	0001	0	0	0	1
1	0	0010	0	0	0	1001	0	0	0	2
1	0	0001	0	0	0	1101	0	0	0	2
1	0	....				....				....
0	1	....				....				....
0	1	1000	1	0	0	1000	1	0	0	0
0	1	0100	0	1	0	0100	0	1	0	0
0	1	0010	0	0	1	0010	0	0	1	0
0	1	0010	0	0	0	0010	0	0	0	0
0	1	0001	0	0	0	0001	0	0	0	0
0	1	....				....				....

상기한 표 1에서 인덱스 'A'는 한 PN 칩(1 PN chip) 전진(advance) 명령을 나타내고, 인덱스 'R'은 한 PN 칩 지연(retard) 명령을 나타낸다. 또한 인덱스 'C0'와 'C1'은 도 3에 나타낸 비교기(30,40)의 각 출력을 나타내며, 인덱스 'MC'는 먹스 제어 입력(MUX Control input)을 나타낸다.

도 2에 도시된 본 발명에 따른 PN 코드 발생 장치는 생성다항식으로 다음의 식 12를 사용한 경우이다.

g(X) = X⁴+ X³+ 1

도 2의 PN 코드 발생 장치는 LSSR(20,21,22,23)의 정상적인 다음 상태를 구하기 위한 회로와, 한 PN 칩(1 PN chip) 전진을 위한 LSSR(20,21,22,23)의 다음 상태를 구하기 위한 회로와, 한 PN 칩(1 PN chip) 지연을 위한 LSSR(20,21,22,23)의 다음 상태를 구하기 위한 회로와, 각 LSSR(20,21,22,23)의 입력단에 위치하는 먹스(MUX)(10,11,12,13)로 이루어진다.

추가로 본 발명에서는 도 3에 도시된 바와 같이, PN 코드 발생을 위해 현재 레지스터의 로드상태와 다음 로드상태를 비교하기 위한 비교기(30,40)가 사용되며, 도 3의 비교기의 각 출력과 표 1에 나타낸 인덱스들(A,R)로부터 LSSR(20,21,22,23)의 로드 명령을 출력하기 위한 도 4의 회로가 사용된다.

마지막으로 본 발명에서는 한 PN 칩 전진되거나, 한 PN 칩 지연된 입력으로부터 먹스(MUX)(10,11,12,13)를 제어하기 위한 도 5의 디코더(70)가 더 사용된다.

이에 따라 본 발명에서는 한 PN 칩 전진되거나 한 PN 칩 지연된 입력으로부터 먹스(MUX)(10,11,12,13)를 제어하기 때문에, PN 코드 발생의 정상 동작을 포함하여 한 PN 칩 전진 및 한 PN 칩 지연을 한 클럭(1 clock) 이내에 처리할 수 있다. 특히 I채널 및 Q채널에 대해 발생되는 짧은 PN 코드에 "0" 비트 출력 삽입을 구현할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 PN 코드 발생 장치를 사용함으로써, 다음과 같은 효과가 있다.

본 발명의 PN 코드 발생 장치는, PN 칩 속도(chip rate) 보다 높은 시스템 클럭으로 PN 코드 발생을 운용하면서도, 한 클럭(1 clock) 이내에 한 PN 칩(1 PNchip) 만큼 전진(advance) 시키거나, 지연(retard)을 수행할 수 있으며, 특히 2^N주기를 가지는 PN 코드 발생 장치에서도 한 클력 이내에 1PN 칩만큼 전진시키거나 지연을 수행할 수 있다. 따라서 CDMA 통신 시스템의 수신기가 PN 코드 포착에 이를 사용할 경우, 그에 따른 성능을 향상시킬 수 있다.

또한, 그 수신기가 PN 코드 추적에 이를 사용할 경우, 그 코드 추적을 시스템 클럭으로 수행할 수 있기 때문에, 자원 공유를 통한 병렬 처리 및 수신기 각 핑거(finger)의 수용 용량을 확대시킬 수 있다.

Claims

n비트 길이 쉬프트 레지스터들의 정상적인 다음 상태를 구하기 위한 제1회로와;

한 PN 칩(1 PN chip) 전진을 위한 상기 쉬프트 레지스터들의 다음 상태를 구하기 위한 제2회로와;

한 PN 칩(1 PN chip) 지연을 위한 상기 쉬프트 레지스터들의 다음 상태를 구하기 위한 제3회로와;

상기 각 쉬프트 레지스터들의 입력단에 위치하는 다수의 먹스(MUX)를 포함하여 구성되는 것을 특징으로 하는 PN 코드 발생 장치.
제 1 항에 있어서, 상기 쉬프트 레지스터의 현재 로드상태와 다음 로드상태를 비교하기 위한 복수 개의 비교기가 더 구비되는 것을 특징으로 하는 PN 코드 발생 장치.
제 1 항에 있어서, 상기 쉬프트 레지스터의 현재 로드상태와 다음 로드상태를 비교한 출력과, 상기 한 PN 칩(1 PN chip) 전진(advance) 명령 및 한 PN 칩 지연(retard) 명령으로부터 상기 각 쉬프트 레지스터의 로드명령을 출력하기 위한 회로가 더 구비되는 것을 특징으로 하는 PN 코드 발생 장치.
제 1 항에 있어서, 상기 한 PN 칩 전진되거나, 한 PN 칩 지연된 입력으로부터 상기 먹스(MUX)를 제어하는 디코더가 더 구비되는 것을 특징으로 하는 PN 코드 발생 장치.