KR100212486B1

KR100212486B1 - 저속병렬상관기

Info

Publication number: KR100212486B1
Application number: KR1019960064132A
Authority: KR
Inventors: 하경민; 이재호; 김종민
Original assignee: 정선종; 한국전자통신연구원
Priority date: 1996-12-11
Filing date: 1996-12-11
Publication date: 1999-08-02
Also published as: KR19980045887A

Abstract

본 발명은 저속병렬상관기에 관한 것으로, 고 속의 단일 가산기와 데이터를 저장하기 위한 래치(Latch)를 이용하여 동시에 여러개의 상관 값을 계산할 수 있도록 한 저속병렬상관기에 관한 것이다.

Description

저속병렬상관기

본 발명은 저속병렬 상관기에 관한 것으로, 특히 CDMA 시스템의 초기 동기획득 장치에 사용되는 저속병렬상관기에 관한 것이다.

일반적으로 CDMA시스템의 기지국 초기 동기 장치는 빠른 시간내에 기지국에 도달하는 CDMA신호의 초기 동기를 찾아야 하기 때문에 하기 때문에 고속의 상관기가 필요하다. 이러한 고속상관기를 구현하는 방법으로 하나의 고속상관기를 이용하는 방법과 다수의 저속상관기를 병렬로 연결하여 고 속의 효과를 얻는 방법 등이 있는데, 상기 고속상관기를 이용하는 경우 고 속의 멀티 비트 가산기를 필요로 한다. 또한 고속단 일상관기의 EPLD구현에는 속도의 제한이 있으므로 일반적으로 여러개의 저속상관기를 병렬로 구현하여 사용하는 것이 더욱 유리하다. 그러나 이러한 저속병렬상관기는 각 상관기마다 멀티 비트 가산기가 필요하기 때문에 하드웨어적으로 복잡해지고 하드웨어가 차지하는 면적이 넓어진다.

따라서 본 발명은 고 속의 단일 멀티 비트 가산기와 데이터를 저장하기 위한 래치를 이용하므로써 상기한 단점을 해소할 수 있는 저속병렬상관기를 제공하는 데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 신호 입력수단과, PN 신호 발생수단과, 상기 신호 입력수단으로부터 입력된 신호를 K개의 동일한 신호로 만들며 상기 PN 신호 발생수단으로부터 발생된 PN 코드를 K번째까지 지연시키고 지연된 각각의 출력을 상기 신호 입력수단으로부터 출력된 신호와 같이 출력하는 입력신호 복사 및 PN 지연수단과, 상기 입력신호 복사 및 PN 지연수단으로부터 출력되는 신호를 입력받으며 제어신호에 따라 칩 속도로 입력된 신호와 PN 코드 쌍중 1쌍을 선택하여 출력하는 입력신호 다중화수단과, 누적 값 저장수단에 저장된 누적 값중 하나의 누적 값을 출력하는 누적 값 다중화수단과, 상기 누적 값 다중화수단으로부터 출력된 누적 값에 상기 입력신호 다중화수단으로부터 출력된 PN 코드에 따라 입력된 신호 값을 가산하거나 감산하는 가산기수단과, 상기 가산기수단으로부터 출력되는 신호를 입력받는 디멀티플랙서와, 상기 디멀티플랙서로부터 출력되는 신호를 입력받는 상관 값 저장수단으로 이루어지는 것을 특징으로 한다.

제1도는 본 발명이 적용된 CDMA시스템 초기 동기 획득 장치의 개념도.

제2도는 일반적인 직렬 방식의 상관기를 사용한 CDMA시스템 초기 동기 획득 장치의 구조도.

제3도는 데이터 저장용 래치 및 다중화기를 사용한 병렬상관기를 가지는 CDMA시스템 초기 동기 획득 장치의 구조도.

제4도는 데이터 저장용 래치 및 다중화기를 사용한 병렬상관기를 가지는 CDMA시스템 초기 동기 획득 장치의 상세도.

* 도면의 주요부분에 대한 부호의 설명

101 : 신호 데이터 입력수단 102 : 상관기수단

103 : PN 발생기수단 104 : 상관 값 저장수단

105 : 처리수단 210 : 상관기수단

211 : 입력 데이터 212 : 부호변환기

213 : 멀티플랙서 214 : 가산 및 저장수단

220 : 상관 값 저장수단 221 및 222 : 상관 값0 및 상관 값N

230 : PN 발생기수단 240 : 처리수단

310 : 신호 입력수단 320 : 상관기수단

321 : 입력신호 다중화수단 322 : 가산기수단

323 : 디멀티플랙서 324 : 입력신호 복사 및 PN 지연수단

325 : 누적 값 다중화수단 326 : 누적 값 저장수단

330 : PN 발생수단 340 : 상관 값 저장수단

350 : 처리수단 410 : 신호 입력수단

420 : 입력신호 복사 및 PN 지연수단 430 : PN 발생수단

440 : 입력신호 다중화수단 450 : 가산기수단

460 : 디멀티플랙서 470 : 누적 값 다중화수단

480 : 누적 갑 저장수단 490 : 상관 값 저장수단

본 발명은 고 속의 단일 가산기와 데이터를 저장하기 위한 래치를 이용한 다중화 기법으로 저속의 상관기를 병렬로 구성한 것과 유사한 효과를 얻을 수 있는 방법을 제시한다. 그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도는 본 발명이 적용된 CDMA 시스템 초기 동기 획득 장치의 개념도로서, 데이터 입력수단(101)으로부터 입력된 칩 속도의 J비트 데이터와 PN 발생수단(103)에서 발생된 1비트 PN 데이터가 상관기수단(102)으로 입력되면 상관 값이 산출된다. 그리고 산출된 하나의 PN 옵셋에 대한 상관 값이 상관 값 저장수단(104)으로 저장된다. 이러한 과정을 일정한 수의 PN 옵셋에 대하여 반복하여 실시한 다음 각각의 상관 값 데이터를 상관 값 저장수단(104)에 저장하고 처리수단(105)에 의해 읽혀진다. 상기 처리수단(105)은 상기 상관 값 저장수단(104)으로부터 읽어온 상관 값을 이용하여 신호의 초기 동기를 검출한다.

제2도는 일반적인 직렬 방식의 상관기를 사용한 CDMA 시스템 초기 동기 획득장치의 구조도로서, 상관기 수단(210)은 부호 변환기(212)에 의해 부호가 바뀐 J비트의 입력 데이터(211)가 하나의 단자(0)를 통해 입력되며 다른 하나의 단자(1)에는 상기 J비트의 입력 데이터(211)가 입력되는 멀티플랙서(MUX; 213)와, PN 발생기수단(230)에서 발생된 PN 데이터에 따라 두 개의 상기 입력 데이터를 선택적으로 가산 및 저장수단(214)으로 보내기 위한 멀티플랙서(213)로 구성된다. 이때 상기 PN 발생기수단(230)의 출력이 0이면 상기 입력 데이터의 부호가 변환된 데이터가 가산 및 저장수단(214)으로 보내지고 상기 PN 발생기수단(230)의 출력이 1이면 상기 입력 데이터가 그대로 상기 가산 및 저장수단(214)으로 보내진다. 여기서 상기 상관기수단(210)은 상기와 같은 가산을 적분 구간만큼 반복하여 하나의 PN 옵셋에 대한 최종상관 값을 구한다. 이와 같이 구해진 하나의 PN 옵셋에 대한 상관 값을 상관 값 저장수단(220)에 있는 하나의 메모리 예를들어 상관 값0 메모리(221)에 저장한다. 이러한 방법으로 N개의 PN 옵셋에 대한 상관 값을 모두 구하여 각 상관 값 메모리에 저장한다. 이후 상관 값 N메모리(222)에 값이 입력되어 모든 상관 값 메모리에 값이 모두 저장되면 처리수단(240)으로 N개의 모든 상관 값 데이터를 보낸다. 상기 처리수단(240)은 상기 상관 값 저장수단(220)으로부터 받은 상관 값을 이용하여 최대 PN 옵셋 값을 검출하는데, 이러한 일반적인 직렬 초기 동기획득 장치는 초기동기의 획득 시간이 매우 길다는 단점을 갖는다. 즉 칩 속도가 4,096Mcps이며 적분 구간이 512칩이고 윈도우 길이가 512인 경우 최대 동기획득 시간을 계산해보면 하기의 식(1)과 같다. 단 여기서 입력 데이터의 쉬프트 간격은 1칩으로 가정한다.

제3도는 데이터 저장용 래치 및 다중화기를 사용한 병렬상관기를 가지는 CDMA 시스템 초기 동기 획득 장치의 구조도로서, 신호 입력수단(310)으로부터 K비트의 칩 속도로 입력되는 신호와 PN 발생수단(330)으로부터 생성된 1비트의 칩 속도로 입력되는 PN 데이터가 상관기수단(320)으로 입력되는데, 여기서 상기 상관기 수단(320)의 내부 동작을 살펴보면 다음과 같다.

입력신호 복사 및 PN 지연수단(324)은 상기 K비트의 칩 속도로 입력되는 데이터를 동일한 비트의 K개 데이터로 복사한 후 입력 다중화수단(321)으로 출력한다. 또한 상기 입력신호 복사 및 PN 지연수단(324)은 상기 PN 발생수단(330)으로부터 1비트의 칩 속도로 입력된 PN 데이터를 (K-1)번 지연시키면서 각 지연 단계에서 생성된 출력을 이용하여 K개의 1비트 PN 신호를 생성한다. 그리고 생성된 각 신호를 상기 입력 다중화수단(321)으로 출력한다. 상기 입력 신호 다중화수단(321)에서는 상기 입력신호 복사 및 PN 지연수단(324)으로부터 출력된 상기 J비트 K개의 입력신호와 지연된 K개의 1비트 PN 신호를 다중화하여 하나의 J입력 신호와 하나의 PN코드를 생성시킨 후 생성된 신호를 칩 속도의 K배로 가산기수단(322)으로 출력한다. 이와 같이 상기 입력신호 다중화수단(321)에서는 칩 속도의 K개의 입력 신호와 PN 코드중 한 쌍을 칩 속도의 K배로 상기 가산기수단(322)으로 입력시키는 동작을 수행한다. 상기 가산기수단(322)은 상기 입력신호 다중화수단(321)으로부터 입력된 신호를 PN 코드에 따라 누적 값 다중화수단(325)에서 입력된 가산기 누적 값에 가산하거나 감산하고, 그 결과를 디멀티플랙서(DEMUX; 323)를 이용하여 다시 누적 값 저장수단(326)의 해당 저장공간에 저장한다. 이러한 방법으로 하나의 입력신호에 대하여 K개의 옵셋의 PN 코드와의 상관 값을 계산 할 수 있다. 이러한 방법으로 한 번의 적분 구간동안의 입력 데이터로 동시에 K개의 PN 옵셋에 대한 상관 값을 구하고, 그 결과를 상기 상관 값 저장수단(340)에 저장한다. 동일한 과정을 L번 반복하여 K x L개의 상관 값이 구해지면 처리수단(350)이 K x L개의 상관 값 데이터를 읽어낸다. 즉 각 PN 옵셋에 대한 상관 값 계산에 필요한 가산기를 각 PN 옵셋의 상관 값 계산 가지에 넣지 않고 하나의 가산기를 이용하여 동시에 K개의 PN 옵셋에 대한 상관 값을 계산하는 것이다. 또한 각 PN 옵셋의 상관 값 계산에서 각 입력 데이터를 가산한 결과를 가산기에서 누적 계산 하지 않고 각각의 누적 값 저장 영역을 가지고 있으므로 하나의 가산기로 다중화하여 사용할수 있는 것이다. 이러한 방식의 상관기를 이용하는 CDMA 시스템 초기 동기획득 장치의 동기획득 시간을 상기의 식(1)에 사용된 가정과 동일한 가정하에서 계산하면 하기의 식(2)와 같다.

상기 식(2)에서 보면 동기획득 시간은 K에 반비례한다는 것을 알 수 있다. 즉, 동시에 여러개의 PN 옵셋에 대한 상관 값을 구하는 가지가 많으면 많을수록 동기획득 시간은 감소된다는 것을 알수 있다. 이러한 점이 병렬상관기의 장점이다.

제4도는 데이터 저장용 래치 및 다중화기를 사용한 별렬상관기를 가지는 CDMA 시스템 초기 동기 획득 장치의 상세도로서, 입력신호 복사 및 PN 지연수단(420)은 신호 입력수단(410)으로부터 입력된 J비트 칩 속도의 신호를 K개의 동일한 신호로 만들어 입력신호 다중화수단(440)으로 출력한다. 그리고 PN 신호 발생수단(430)으로부터 발생된 1비트의 PN 코드를 K-1번까지 지연시키고 각각의 출력을 상기 신호 입력수단(410)으로부터 출력된 신호와 같이 입력신호 다중화수단(420)으로 출력한다. 이때 J비트 칩 속도의 신호 입력(421) 및 mK-1의 PN 코드(422)가 상기 입력신호 다중화수단(440)으로 동시에 입력되고 동일한 J비트 칩 속도의 신호 입력(423)이 옵셋(m-1)K인 PN 코드(424)와 동시에 입력신호 다중화수단(440)으로 입력된다. 상기 입력신호 다중화수단(440)은 칩 속도로 입력된 입력신호와 PN 코드 K개의 쌍중 1쌍을 제어신호에 따라 선택하여 칩 속도의 K배의 가산기수단(450)으로 출력한다. 누적 값 다중화수단(470)은 누적 값 저장수단(480)에 저장된 누적 값중 상기 입력신호 다중화수단(440)에서 사용된 입력신호 선택 제어신호에 의하여 선택된 하나의 누적 값이 상기 가산기수단(450)에 입력된다. 상기 가산기수단(450)은 상기 누적 값 다중화수단(470)으로부터 출력된 누적 값에 상기 입력신호 다중화수단(440)으로부터 출력된 PN 코드에 따라 입력된 신호 값을 가산하거나 감산한다. 상기 가산기수단(450)에서 가산 또는 감산된 결과는 다시 디멀티폴랙서(460)에 의해 누적 값 저장수단(480)으로 저장된다. 또한 상기 가산기수단(450)에서의 입력신호와 누적 값 사이의 계산 순서를 살펴보면 K번째 까지의 입력신호(423)는 옵셋(m-1)K의 PN 코드에 의하여 항상 누적 값 저장수단(480)에 있는 누적 값 저장기(m-1)K(481)의 값과 가감산된다. 이러한 과정은 K개의 가지 모두에서 동이하게 작용된다. 만약 적분 구간이 L개인 시스템의 경우 입력신호에 대한 상관 값을 구할 경우 L번째 입력신호에 대한 각 PN 옵셋의 가감산이 이루어진 후의 가산기수단(450)의 K개 각각의 출력은 누적 값 저장수단(480)의 누적 값 저장기로 다시 저장되지 않고 디멀티플랙서(460)에 의해 상기 상관 값 저장수단(490)으로 저장된다. 이때 상기 누적 값 저장수단(480)의 각 누적값 저장기들은 초기값으로 환원된다. 이러한 방법으로 L개의 입력신호를 이용하여 동시에 K개의 PN옵셋과의 상관 값을 구하는데, K개의 PN 옵셋에 대한 상관 값 계산 회로를 하나의 가산기수단(450) 및 다중화기 및 누적 값 저장수단(480)에 적용하여 구현할 수 있다.

상술한 바와 같이 본 발명에 의하면 고속의 단일 가산기와 데이터를 저장하기 위한 래치를 이용하여 동시에 여러 개의 PN 옵셋에 대한 상관 값이 구해지도록 하므로써 여러 개의 저속상관기를 병렬로 구성한 것과 같은 효과를 얻을 수 있으며, 따라서 용이하게 CDMA 시스템의 초기 동기 장치의 동기속도를 향상시킬 수 있는 저속병렬상관기를 구성 할 수 있다. 이러한 방법을 이용하는 경우 고 속의 가산기회로가 입력 데이터의 칩 속도보다 얼마나 빠른가에 의하여 하나의 가산기로 구현 가능한 병렬상관기의 수가 제한된다. 즉 가산기가 칩 속도보다 P배 빠르게 동작 한다면 하나의 가산기로 구현 가능한 병렬상관기의 수는 P개가 된다. 그러므로 이러한 구조는 멀티 비트 가산기의 구현에 따르는 하드웨어의 부담을 줄여서 효율적인 CDMA 시스템의 초기 동기획득 장치 구현이 가능 하도록 하며 하드웨어의 구조를 비교적 단순화시킬 수 있다. 따라서 동일한 형태의 상관기를 병렬로 구성하여 사용하면 적은 하드웨어적 부담으로 매우 빠른 CDMA 시스템 초기 동기획득 장치를 구현할 수 있는 효과가 있다.

Claims

PN신호 발생수단과, 상기 신호 입력수단으로부터 입력된 신호를 K개의 동일한 신호로 만들며 상기 PN 신호 발생수단으로부터 발생된 PN코드를 K번째까지 지연시키고 지연된 각각의 출력을 상기 신호 입력수단으로부터 출력된 신호와 같이 출력하는 입력신호 복사 및 PN 지연수단과, 상기 입력신호 복사 및 PN 지연수단으로부터 출력되는 신호를 입력받으며 제어신호에 따라 칩 속도로 입력된 신호와 PN 코드 쌍중 1쌍을 선택하여 출력하는 입력신호 다중화수단과, 누적 값 저장수단에 저장된 누적 값중 하나의 누적 값을 출력하는 누적 값 다중화수단과, 상기 누적 값 다중화수단으로부터 출력된 누적 값에 상기 입력신호 다중화수단으로부터 출력된 누적 값에 상기 입력신호 다중화수단으로부터 출력된 PN 코드에 따라 입력된 신호 값을 가산하거나 감산하는 가산기수단과, 상기 가산기수단으로부터 출력되는 신호를 입력받는 디멀티플랙서와, 상기 디멀티플랙서로부터 출력되는 신호를 입력받는 상관 값 저장수단으로 이루어지는 것을 특징으로 하는 저속병렬상관기.