KR100691925B1

KR100691925B1 - 유연한 ｃｄｍａ 결합기

Info

Publication number: KR100691925B1
Application number: KR1020017007660A
Authority: KR
Inventors: 쿠클라랄프-디에터; 도터바이히버른트
Original assignee: 텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date: 1998-12-18
Filing date: 1999-12-16
Publication date: 2007-03-08

Abstract

결합기(CMB)는 입력 데이터 세트로부터의 디지털 데이터 값을 보다 높은 처리 속도와 각각 결합하는 다수(K)의 부처리 유닛(S1, S2, Sk)을 포함한다. 단일 선택기(M3)는 각 부처리 유닛(SU₁,..., SU_k)으로부터의 가산 결과를 순환적으로 판독하는데 사용된다. 본 발명은 임의의 희망 입력으로부터 데이터를 특정 출력 상으로 유연하게 결합하도록 한다.

CDMA 결합기, 입력 수단, 멀티플렉서, 가산기, 선택기

Description

유연한 ＣＤＭＡ 결합기{FLEXIBLE CDMA COMBINER}

본 발명은 소정 수의 입력으로부터 소정 수의 출력으로 예를 들어, 소정 수의 채널로부터 디지털 통신 시스템의 소정 수의 캐리어 상으로 디지털 데이터 샘플을 결합하는 결합기에 관한 것이다.

전기통신 시스템에서, 상당히 많은 채널 예를 들어, 음성 또는 데이터 신호를 포함하는 사용자 채널은 동일한 전송 매체 가령, 동일한 무선 주파수 대역을 통하여 함께 전송될 수 있다. 사용자 채널의 데이터를 전송 매체 상으로 위치시키는 다수의 접속 방식이 공지되어 있다. 한 종류의 전송 방식이 다수의 상이한 사용자 채널을 예를 들어, 무선 주파수 대역으로 동시에 전송하는 것이며, 그 방식에서 그 채널들은 주파수 영역에서 뿐만 아니라 시간 영역에서 중첩된다. 이 종류의 널리 공지된 접속 방식이 CDMA(부호 분할 다중 접속) 방식이다.

비록, 본 발명이 CDMA 방식에 국한되지 않고 소정 수의 입력(예를 들어, 사용자 채널 또는 어떤 종류의 미리가산된 채널)으로부터의 다수의 디지털 데이터 샘플이 소정 수의 출력(예를 들어, 캐리어) 상으로 유연하게 결합되어야 하는 임의의 디지털 통신 시스템에서 사용될 수 있을지라도, 본 발명은 특히 유연한 CDMA 결합기에 관한 것이며, 여기서 디지털 데이터 샘플은 CDMA 무선 통신 시스템의 기지국에서 발생된 가중 칩에 의해 표현된다.

도 1은 CDMA 기지국 송수신기(BTS)에서 종래의 기저대역 CDMA 송신기의 전형적인 블럭도를 도시한 것이다. 다수의 사용자 채널(ch-1, ch-2,...ch-n) 상의 데이터는 채널 엔코더(1)로 입력된다. 채널 코딩 자체는 별도로 하고, 채널 엔코더(1)는 QPSK 변조, 사용자 데이터의 시간-정렬 등을 수행할 수 있다. 채널 엔코더(1)는 아마 복소-값의 출력 데이터 심벌 스트림(ODSS)을 출력하고, 그 ODSS는 확산기/ 전력 가중 유닛(2)으로 입력되며, 그 유닛은 개개의 채널들에 대한 확산 코드와 전력 가중치를 수신한다. 각각의 사용자 채널은 특정 확산 코드로 확산되며, 각각의 채널을 확산한 이후에 전력 가중되고 나서, 모든 채널(

)은 자신들이 결합되는 결합기(3)로 출력된다.

이 복소-값 채널의 실수 및 허수 부분과 관련될 수 있다는 것에 주의하라. 확산기/전력 가중 유닛(2)의 출력은 칩 속도(CLK)로 출력되는 가중 칩의 세트이다. 즉, 각 주기(t₀-t₁, t₁-t₂,...t_k-1-t_k)에서, 각 채널의 단일 가중 칩은 병렬로 출력된다. 각각의 가중 칩은 소정 수의 비트를 포함한다. 즉, 각 디지털 데이터 샘플은 전력 가중에 기인한 소정 비트 폭 (이하에 입력 비트 (in bit)로서 표시됨)을 갖는다.

CDMA 통신 시스템에서, (지리적인) 에어리어는 섹터라고 일컬어지는 몇 개의 영역으로 분할된다. 각각의 섹터에서, 하나 이상의 캐리어가 사용되며, 여기서 각 캐리어는 특정 주파수 대역을 나타낸다. 각 섹터 내에서 캐리어는 여러 수의 채널을 가질 수 있다. 다음의 서술에서, 용어 "섹터-캐리어"는 근본적으로 특정 캐리어 (주파수 대역)와 특정 섹터의 결합을 나타낸다. 결합기(3)의 임무는 모든 채널의 데이터를 결합하는 것이며, 이 데이터는 특정 섹터로 그리고 특정 캐리어 상으로 전송되어야 한다. 그러므로, 결합기(3)는 본질적으로 제공된 섹터-캐리어에 속하는 모든 채널의 불연속적인 순간 값을 가산하는 가산기이다. 도 1에 나타낸 바와 같이, m 개의 섹터-캐리어(sc-1, sc-2,...sc-m)가 존재할 수 있다.

통상적으로, CDMA 송신기에서, 각각의 이와 같은 섹터-캐리어에 대해 가산될 채널의 수는 하드웨어 구현에 의해 고정된다. 개별적인 (그러나 동일한) 결합기 하드웨어가 각각의 섹터-캐리어에 대해 사용되기 때문에, 이것은 기지국 송수신기(BTS)의 각 섹터-캐리어 상의 채널의 수와 동일하게 된다. 한편, 이 고정된 동일한 수의 채널과 반대로, CDMA 시스템의 네트워크 운영자는 실제 각 섹터-캐리어에서 상이한 부하에 직면한다. 그러므로, 네트워크 운영자는 각 섹터-캐리어에 대해 다양한 수의 사용자 채널을 배열하고자 한다. 예를 들어, 고속도로 상의 기지국 송수신기(BTS)는 이 고속도로를 커버하는 섹터 내에서 보다 많은 수의 사용자 채널을 필요로 하지만, (가령, 시골이나 산이 많은 에어리어를 커버하는) 다른 섹터는 단지 몇 개의 사용자 채널을 취급하기만 하면 된다. 더구나, 개개의 섹터에서의 부하가 또한 시간에 걸쳐, 예를 들어, 러쉬-아워, 휴가철 또는 무역 박람회 동안 변화될 수 있다.

그러므로, 섹터-캐리어당 고정된 수의 채널을 갖는 것은 네트워크 운영자가 채널들이 시간의 특정 포인트에서 실제로 필요로 되든 아니든 간에 항상 모든 섹터-캐리어에 대하여 가장 많은 수의 사용자 채널을 제공해야 한다는 것을 의미한다.

그러므로, 네트워크 운영자가 시스템의 부하 조건에 따라서 섹터-캐리어 당 이용가능한 채널의 수를 적당하게 하도록 하는 유연한 결합기를 네트워크 운영자에게 제공하는 것이 바람직하다. 유연한 결합기에 의하여, 네트워크 운영자는 어떤 전체 채널의 수를 처리하는 능력을 갖는 표준 기지국 송수신기(BTS)을 구입할 수 있으며, 기지국 송수신기(BTS)를 자원을 낭비하지 않고 섹터 및 캐리어에 걸쳐 실제 분포된 채널에 적응시킬 수 있다. 유연한 결합기는 또한 보다 적은 비용과 더불어 이익들을 공급자에게 제공하여 그 장치가 고객의 요구에 부합하게 하도록 한다.

종래 기술의 해결책

특정 섹터-캐리어 상으로 결합될 채널의 수가 고정되고 시간에 걸쳐 변화하지 않을때, 도 2-1에 도시되고 참조 번호(3-1)로 표시된 바와 같은 결합기가 사용될 수 있다. 이 결합기(3-1)에서, 채널(

)은 섹터-캐리어(sc-1) 상으로 고정적으로 결합되며 채널(

)은 섹터-캐리어(sc-m) 상으로 결합된다. 채널은 가산기(ADD1)에서 쌍으로 각각 가산되고, 중간의 플립-플롭(FF1)에 저장된 이후에, 각 출력은 가산기(ADD2)에 의해 가산되고 가산기(ADD2)의 출력은 부가적인 중간의 플립-플롭(FF2)에 저장된다. 이 형태의 회로가 m 개의 섹터-캐리어 각각에 대하여 제공되어야 한다. 섹터-캐리어당 4 개의 채널이 결합되는 도 2-1의 예에 대하여, n(전체 채널의 수)은 m*4 (m: 섹터-캐리어의 수)와 동일하다. 도 2-1의 결합기(3-1)는 채널이 섹터-캐리어 상에 고정적으로 결합되며, 더구나, 결합기(3-1)가 각각의 회로가 m-번 제공될 필요가 있기 때문에 대규모의 하드웨어를 필요로 한다는 단점을 갖는다.

도 2-2는 하드웨어 복잡성을 감소시키도록 하는 결합기(3-2)를 도시한 것이다. 이와 같은 결합기는 청구항 1의 전제부에 제시되고 본 출원과 동일한 출원자에 의해 제출된 EP 98 121 518.9 에 기술되어 있다. 본질적으로, 도 2-2의 결합기(3-2)는 m 개의 가산기(ADD5), m 개의 플립-플롭(FF5) 및 m 개의 플립-플롭(FF6)을 포함한다. 플립-플롭(FF5)의 출력은 각각 가산기(ADD5)의 입력에 접속되며, 가산기는 또한 m-번 제공되는 각 멀티플렉서(MUX)의 출력을 수신한다. 도 2-2에서, 도 2-1에서와 마찬가지로, 다시(

또는

과 같은) 4 채널이 각 섹터-캐리어 상으로 결합될 경우, 각 가산기(ADD5) 및 각 멀티플렉서(MUX)는 단일 칩 주기(1/CLK) 내에 네 개의 채널 각각의 하나의 가중 칩을 가산하기 위하여 4 배의 칩 속도로 동작되여야 한다. 그러므로, 도 2-2에서 제한 팩터는 가산기의 최대 동작 주파수이다.

예를 들어, 섹터-캐리어당 4 채널 대신에 8 채널을 결합하기 위하여, 가산기 (ADD5)가 두 배의 속도(즉, 8*CLK)로 동작할 수 있고, MUX가 4 입력 대신에 8 입력을 가질 수 있기 때문에, 도 2-2의 결합기(3-2)는 결합기(3-1)보다 많은 유연성을 제공하지만, 가산기(3-1)에서 부가적인 계층(hierarchical) 가산단이 필요로 된다. 그러나, 예를 들어,

이 단지 출력(sc-1)에 대해서만 사용될 수 있다는 유연성 문제가 동일하게 존재한다.

도 2-3은 유연성을 증가시킨 결합기(3-3)를 도시한 것이다. 도 2-3의 회로는 도 2-1에 도시된 회로를 변경한 것이다. 도 2-3에서, 결합기(3-3)는 각 가산기 (ADD3)의 각 입력에서 다수의 멀티플렉서(MUX)를 포함한다. 각 섹터-캐리어 가령, 섹터-캐리어(sc-1)에 대하여, 가산기(ADD3)와 플립-플롭(FF3)은 n/2-번 제공되며 멀티플렉서(MUX)는 n-번 제공된다. 제어 신호(sel)가 개개의 멀티플렉서(MUX)에 인가되어 n-채널중 소정의 채널을 단일 섹터-캐리어 상으로 가산하도록 한다. 어떤 채널이 하나의 섹터-캐리어에 대해 배열되지 않은 경우, 그 채널은 멀티플렉서로 인가된 신호 셀(sel)에 의해 0으로 설정된다. 결합기(3-3)가 임의의 입력 사용자 채널을 임의의 희망 섹터-캐리어로 결합하도록 하기 때문에, 도 2-3의 회로가 도 2-2의 회로보다 훨신 더 유연하지만, 이 회로를 실현하기 위해서 대규모 하드웨어가 필요로 된다.
GB 2 295 527 A는 Rake 결합기/역확산기 장치에 관한 것이다. 실수 및 허수 데이터 샘플은 시프트 레지스터 비트-폭으로부터 실수 및 허수 데이터 샘플을 위해 각각 제공된 한 세트의 레지스터로 병렬로 입력된다. 각 세트의 레지스터의 출력에서, 에드/서브 트리(add/sub tree)가 모든 레지스터에 대해 공통으로 제공된다. 두 스위치는 가산된/ 감산된 데이터 샘플을 정합 필터 동작을 수행하기 위하여 제공되는 누산기 수단으로 각각 공급한다. 그러므로, n 개의 레지스터 내에 저장된 n 개의 입력으로부터의 한 세트의 n 비트가 각 누산기에서 m 비트 위치 상으로 결합된다.

상술된 바와 같이, 도 2-1의 결합기(3-1)의 단점은 그 결합기(3-1)가 동일한 최대 수 예를 들어, 4 채널을 각 섹터-캐리어로 제공한다는 것이다. 더구나, 각 채널은 특정 섹터-캐리어로 고정되어 있다. 그러므로, 가령, 채널(

)의 어느 것도 sc-m을 제외한 섹터-캐리어로 공급할 수 없다. 그러므로, 도 2-1의 회로는 유연성을 제공하지 않으며 하드웨어는 비효율적으로 사용된다. 도 2-2의 결합기(3-2)는 멀티플렉서(MUX)를 제공하기 때문에 하드웨어를 보다 효율적으로 사용하지만, 그 결합기(3-2)는 동일한 수 예를 들면, 4 채널을 소정의 섹터-캐리어로 제공하며 그 채널들을 임의로 선택된 섹터-캐리어로 공급하지 못하기 때문에 여전히 유연성을 갖지 않는다. 결합기(3-3)는 유연성을 최대화하며 임의의 채널을 임의의 희망 섹터-캐리어로 결합하도록 하지만, 이와 같은 회로를 실현하기 위한 하드웨어가 너무 대규모이다. 즉, 일부의 가산기가 섹터들중 특정 섹터에서 필요로 되지 않을 수 있기 때문에 하드웨어가 낭비된다. CDMA 무선 통신 시스템에서 n에 대한 통상적인 수가 n=24라고 생각하면(더구나, 실제 수행시에, 결합기로의 24 개의 입력 채널 각각은 32 개의 미리가산된 채널, 즉

등에 의해 구성될 수 있으며, 여기서 "ch"는 특정 사용자 채널을 나타냄), 도 2-3의 회로(3-3)를 사용할때 채널 결합 시에 유연성을 실현하기 위해 상당히 높은 하드웨어 효율이 필요로 된다.

본 발명의 목적은 복잡한 하드웨어를 사용하지 않고 소정 수의 사용자 채널을 소정 수의 캐리어에 유연한 방식으로 결합할 수 있는 결합기를 제공하는 것이다.

상기 목적의 해결책

이러한 목적은 본 발명에 따라서 소정 수(n)의 입력으로부터 소정 수(m)의 출력 상으로 디지털 데이터 샘플을 결합하는 결합기에 의해 해결되며, 상기 디지털 데이터 샘플은 소정의 비트 폭을 가지며 각 입력으로부터 하나의 데이터 샘플로 각각 구성되어 있는 데이터 세트로서 상기 결합기에 병렬로 소정의 공통 샘플 속도 (CLK)로 도착하며, 상기 결합기는 도착하는 데이터 세트를 CLK/k의 클럭 속도로 다운샘플링하여 저장하는 입력 레지스터와 상기 입력 레지스터 내에 저장된 상기 데이터 세트를 수신하며 상기 m 개의 출력 각각에 대하여 상기 저장된 데이터 샘플중 소정의 샘플들을 가산함으로써 각각 형성된 가산된 데이터 샘플을 상기 CLK/k의 클럭 속도로 출력하는 멀티플렉스/가산 수단을 각각 포함하는 다수의 k 개의 부처리 유닛(subprocessing unit)(SU₁,SU₂,...,SU_i-1, SU_i,...,SU _k)과, 상기 부처리 유닛의 상기 멀티플렉스/가산 수단으로부터 상기 m 개의 가산된 데이터 샘플로 구성되어 있는 각 출력 데이터 세트를 상기 공통 데이터 속도(CLK)로 순환적으로 선택하는 선택기를 포함하며, 여기서 부처리 유닛(SU_i)의 입력 레지스터의 샘플링 위상은 부처리 유닛 (SU_i-1)의 입력 레지스터의 샘플링 위상에 대하여 1/CLK만큼 지연되며, 그 i는 2,...,k의 범위 내에 존재한다.

이와 같은 결합기는 두 종류의 유연성을 제공한다. 즉, 각 입력 채널은 각 출력에 도착할 수 있고 출력 상으로 결합될 입력 채널의 수는 전체 출력에서 변화될 수 있다. 본 발명의 근본 이념은 다수의 부처리 유닛을 제공하는 것이며, 데이터 샘플의 각 세트가 각 k-번째 칩 주기로 즉, CLK/k의 속도로 그 유닛 각각에 제공된다. 부처리 유닛에서, 선택 및 가산이 칩 속도 보다 높은 오버샘플링 속도로 수행된다. 각 부처리 유닛의 출력은 출력(섹터-캐리어)(1 내지 m)에 대하여 중간 다운샘플링된 결과이다. 선택기는 이러한 중간 결과를 판독하고 인터리빙하여 칩 속도(CLK)로 결과를 형성한다.

그러므로, 도 2-3에서와 같이 상당히 많은 멀티플렉서를 제공하는 대신에, 본 발명의 기본적인 개념은 부처리 유닛에서의 처리 속도를 증가시키지만 부처리 유닛을 k-회 제공하는 것이다. 그러므로, 유연성은 유지되며 하드웨어 복잡성은 최소화된다. 그러므로, 하드웨어 비용이 감소될 수 있다.

유용한 실시예

부처리 유닛 내의 각 가산기는 상기 멀티플렉서에 의해 선택된 상기 샘플을 상기 OS*CLK의 클럭 속도로 수용하는 제 1 가산기 레지스터와 상기 제 1 가산기 레지스터로부터의 출력 및 가산기 멀티플렉서로부터의 출력을 입력으로 수신하며 상기 가산된 샘플을 상기 OS*CLK의 클럭 속도로 수용하는 제 2 가산기 레지스터로 상기 입력의 가산된 샘플을 출력하는 가산 유닛을 포함할 수 있으며, 상기 가산 멀티플렉서는 도 2-2에 도시된 가산기와 유사하게, 상기 제 2 가산기 레지스터로부터의 출력 및 디지털 "0" 신호를 입력으로 수신한다.

본 발명의 보다 유용한 실시예는 종속 청구항에 기입되어 있다. 이하에서, 본 발명은 본 발명의 유용한 실시예에 관하여 서술될 것이다. 그러나, 본 서술에 공표된 바와 같은 내용들은 특히 바람직한 실시예에 국한되지 않으며, 그 바람직한 실시예는 현재 본 발명의 최선의 방법이 되도록 고려되고 있다는 것이 주의되어야 한다.

도 1은 기저대역 CDMA 송신기의 근본 블럭도.

도 2-1은 종래 기술에 따른 CDMA 결합기의 제 1 실시예를 도시한 도면.

도 2-2는 종래 기술에 따른 CDMA 결합기의 제 2 실시예를 도시한 도면.

도 2-3은 종래 기술에 따른 CDMA 결합기의 제 3 실시예를 도시한 도면.

도 3은 본 발명의 원리를 설명하는 근본 개략도.

도 4는 입력 수단(IM), 출력 수단(OM) 및 선택기(M3)와 함께 도 3에 도시된 부처리 유닛(Sk)의 실시예를 도시한 도면.

도 5는 보다 구체적인 회로 구성이 제어 논리(CL)와 함께 각 부처리 유닛 (S1,S2)에 대하여 도시되는 도 3의 결합기를 도시한 도면.

도 6은 RAKE 수신기의 기능적인 블럭도.

도 7은 본 발명에 따른 결합 기술을 사용한 RAKE 수신기의 기능적인 블럭도.도면에서 동일하거나 유사한 부분에는 동일한 참조 번호가 병기되어 있다는 것을 주의하여야 한다. 이하에, 본 발명의 원리가 도 3을 참조하여 기술될 것이다.

도 3은 본 발명의 원리에 따라 동작하는 결합기(CMB)의 근본 블럭도를 도시한 것이다. 도 3 및 다음의 도면은 CDMA 통신 시스템에 관한 것이며, 여기서 디지털 데이터 샘플은 도 1에서 도시된 바와 같이 확산기/전력 가중 유닛(2)으로부터 각각 가중 칩 출력이라는 것을 주의해야 한다. 그러나, 본 발명은 임의의 다른 응용(예를 들여, RAKE 수신기)에 적용할 수 있으며, 여기서 다수의 입력으로부터의 디지털 데이터 샘플은 매우 유연한 방식으로 다수의 출력 상으로 결합되어야 한다.

도 3에 도시된 바와 같이, 가중 칩(각 세트는 아래에 설명된 바와 같이, 소정의 비트 폭을 가짐)과 같은 디지털 데이터 샘플은 상기 결합기(CMB)에 병렬로 도착한다. 도 3에서, "가중 칩의 세트"는 예를 들어, t₀ 및 t₁ 사이에 도착하는 샘플을 나타낸다. 그러므로, 한 세트의 가중 칩은 정확하게 n 개의 가중 칩 즉, 채널당 하나의 칩으로 구성되어 있다. 도 1과 관련하여 설명된 바와 같이, 가중 칩의 데이터 세트는 소정의 공통 샘플 속도(칩 속도)(CLK)로 도착한다. CDMA 시스템에서 각각의 가중 칩은 소정 수의 비트로 구성되어 있다는 것을 이해해야 한다. 가중 칩의 세트는 특정 방식으로 부처리 유닛(SU1, SU2..., SUk)에 칩 속도로 인가된다. 전체적으로, k 개의 부처리 유닛(SU1, SU2..., SUk)이 존재하며 선택기(M3)는 모든 부처리 유닛에 대해 제공된다. 선택기(M3)의 오른편에 블럭("out")으로 표시된 바와 같이, 결합기(CMB)로부터의 출력("out")은 m 개의 섹터-캐리어에 대해 m 개의 가산된(결합된) 가중 칩이다. 선택기(M3)로부터의 출력은 또한 칩 속도와 동일한 속도를 갖는다.

도 3에서, 왼편의 블럭("in")에서 각각의 작은 사각형의 박스가 각 채널의 하나의 가중 칩에 대응하지만, 선택기(M3)의 오른편의 블럭("out")에서 작은 사각형 박스는 가산된 데이터 샘플, 즉 소정 수의 디지털 데이터 샘플에 대응하는데, 즉, 소정 수의 채널이 각 출력 클럭 주기(1/CLK)로 각 섹터-캐리어에 대해 가산되었다. 비록, 왼편 사각형 박스 및 오른편 사각형 박스에서 사용된 해칭(hatching)이 동일할지라도, 오른편의 박스는 가산된 가중 칩에 대응하지만, 왼편의 박스는 채널당 단일 가중 칩에 대응한다는 것을 이해하여야 한다.

부처리 유닛(SU1)의 오른편에 화살표로 표시된 바와 같이, 각 부처리 유닛은 m 개의 섹터-캐리어에 대하여 디지털 데이터 샘플의 조합을 계산한다. 즉, 도 2-1, 도 2-2 및 도 2-3에 도시된 종래 기술의 결합기와 대조적으로, 도 3의 본 발명의 결합기는 하드웨어(또는 심지어 하드웨어의 부품)가 특히 특정 섹터-캐리어로 전용되지 않는다. 그러나, 모든 섹터-캐리어에 대해 출력 값(가산된 디지털 데이터 샘플)을 계산하는 하드웨어 부처리 유닛이 존재한다. 하나의 이와 같은 부처리 유닛이 칩 속도로 모든 결과를 발생시킬 수 없기 때문에, 다운샘플링된 입력 시퀀스에 작용하는 k 개의 부처리 유닛이 사용되어 하나의 부처리 유닛 내에서 모든 섹터-캐리어에 대한 결과를 순차적으로 계산하기 위하여 보다 많은 시간이 절약되도록 한다. 한 세트의 가중 칩 즉, 소정의 사용자 채널로부터 수집된 한 세트의 디지털 데이터 샘플에 대하여 하나의 부처리 유닛 내에서 모든 m 개의 결과를 계산한 이후에, 선택기(M3)는 이 부처리 유닛에 대응하는 모든 결과를 스위칭하여 한 세트의 m 개의 값을 출력한다. 정확하게 하나의 칩 주기 뒤에 선택기(M3)는 다음 부처리 유닛 가령, 부처리 유닛(SU2)으로부터의 모든 결과를 판독한다. 선택기(M3)의 오른편의 블럭("out")에 도시된 바와 같이, 그 결과는 칩 주기(t_k-t_k+1)에서 부처리 유닛(SU1)이 자신의 결과 즉, 모든 m 개의 섹터-캐리어에 대한 가산된 가중 칩을 출력한다는 것이다. 이것은 다음 칩 주기에서 부처리 유닛(SU2)으로부터의 출력보다 앞서며, 이것은 부처리 유닛(SUk)이 t_2k-1로 시작하는 클럭 주기에서 자신의 결과를 출력할때까지 지속된다. 정확하게 부처리 유닛(SUk)으로부터 데이터를 판독하는 종단에서, 다음 세트의 가중 칩에 대한 선택 및 가산 공정을 완료하는 것이 부처리 유닛(SU1)이므로 t_2k로 시작하는 칩 주기에서 다시 부처리 유닛(SU1)이 판독된다.

그러므로, 상술된 바와 같이, 처리가 보다 높은 (즉, 오버샘플링) 속도로 동작해야 하는 k 개의 부처리 유닛으로 분할된다. 그러므로, 부처리 유닛은 특정 채널로 전용되지 않는다. 부처리 유닛(SU1, SU2...SUk)은 모든 m 개의 섹터-캐리어에 대하여 각각의 가중 칩을 결합하기 위해 각각 제공되며 선택기(M3)는 부처리 유닛의 순환적인 판독을 수행한다. 각 부처리 유닛이 전용되어 채널들을 칩 속도보다 k배 낮은 속도로 결합하도록 하며 이 감소된 속도로 모든 섹터-캐리어에 대하여 출력을 발생시키도록 한다고 할 수 있는데, 즉, 칩 주기(t_k-t_k+1,t_2k-t_2k+1등)에 대하여 SU1이며, t_k-t_k+1,t_2k-t_2k+1등으로 시작하는 칩 주기에 대하여 SU2이다.

선택기(M3)가 각 칩 주기에서 각 부처리 유닛(SU1, SU2...SUk)에 각각 접속하거나 각 부처리 유닛을 판독하기 위하여, 부처리 유닛은 보다 고속으로 동작하여 최악의 경우에 부처리 유닛이 k/CLK 주기당(즉, 1/CLK 주기당이 아님) 모두 n 개의 채널로부터의 가중 칩을 가산하는 m 개의 가산된 가중 칩 결과를 발생시킬 수 있도록 한다.

그러므로, n이 채널 수로 지정되고, k가 부처리 유닛 수로 지정된 경우, OS=n/k의 오버샘플링 속도(OS)가 각 부처리 유닛에서 가산 공정을 위해 사용되어야 한다. 이것이 각 부처리 유닛 위에 도시된 데이터 세트의 직사각형 블럭(b₁₁, b₁₂, b₂, b₃)으로 표시된다. 즉, 각 세트의 가중 칩은 k 의 칩 주기로 유지되어야 하는데, 즉, CLK가 입력에서 칩 속도로 지정된 경우, 부처리 유닛에서 새로운 데이터를 입력하고 유지하기 위한 클럭 속도는 CLK/k이다. 선택기(M3)가 k 개 부처리 유닛으로부터의 데이터를 순환적으로 판독하기 때문에, 부처리 유닛은 k의 칩 주기 내에서 n 개의 입력 칩 및 m 개의 섹터-캐리어에 대한 데이터 값을 결합하는 것(가산하는 것)을 종료해야 한다.

즉, 각 부처리 유닛이 (m 개의 결과를 계산하기 위하여) 많아야 n 개의 가중 칩을 CLK/k의 속도로 가산해야 하기 때문에, 그것의 가산기는 n*CLK/k, 즉, OS*CLK로 동작해야 한다. 즉, 결과의 수가 아니라 모든 결과를 위해 함께 필요로 되는 전체 가산의 수가 결정된다.

가령, 시간 주기(t₀-t_k) 내에서, 블럭(b₁₁) 내의 빈 사각형 박스의 모든 가중 칩에 대한 가산 및 유지가 수행된다. 단지 k의 칩 주기 뒤에, 다음 세트의 칩(수직적으로 해칭된 b₁₂)이 부처리 유닛(SU1)에서 수행될 필요가 있는데, 그 이유는 k-1 개의 다른 부처리 유닛이 t₁...t_k-1로 시작하는 칩 주기(좌...우 해칭된 사각형 박스)에서 칩의 가산을 맡았기 때문이다. 이 처리는 데이터가 부처리 유닛(SUk)에 의해 결합되는 칩 주기(t_k-1)까지 부처리 유닛(SU2) 등으로 인수된다. 그러므로, 각 블럭(b₁₁, b₁₂, b₂, b₃)은 입력 데이터가 클럭(CLK)의 k 개의 펄스 동안 유지되는지를 각각 나타낸다. 주기(t₀, t₁, t₂...t_k-1, t_k)에서 데이터 세트가 순차적으로 도착하기 때문에, 부처리 유닛(SU_i)에서의 처리의 시작은 사전 부처리 유닛(SU_i-1)과 관련하여 정확하게 한 칩 주기만큼 지연된다.

블럭(b_pipe)으로 표시된 바와 같이, 처리 유닛 내에서, 각 섹터-캐리어에 대한 결과는 순차적으로 발생된다. 즉, 우선, 제 1 섹터-캐리어(1)에 대한 가산된 가중 칩이 계산되며, 여기서 가산은 필요로 되는 채널에 대해 순차적으로 수행된다. 그 다음, 제 2 섹터-캐리어에 대한 가산된 가중 칩이 발생된다. 제 2 섹터-캐리어에 대한 처리가 제 1 섹터-캐리어에 대한 처리가 종료된 경우에만 시작되기 때문에, 섹터-캐리어당 처리는 블럭(b_pipe)으로 도시된 바와 같이 지연된다. 그러나, 모든 m 개의 결과가 다음 세트의 칩이 도착할때 준비되어 제 1 부처리 유닛(SU1)이 t_k에서 가중 칩의 초기에 대한 처리를 다시 시작할 수 있도록 한다. 그러므로, 그 해결책은 선택기(M3)에 의한 순환적인 판독과 함께 일종의 지연된 파이프라인 처리에 기초를 둔다. 이 절차가 처리 능력을 매우 효율적으로 사용하므로 하드웨어 비용을 감소시킨다.

각 부처리 유닛 내에서 섹터-캐리어에 대한 처리의 순서가 매우 유연하다는 것을 주의해야 한다. 단지 하나의 제한이 존재하는데, 그것은 각각의 가중 칩이 단지 하나의 섹터-캐리어 출력으로만 가산될 수 있다는 것이다.

더구나, 부처리 유닛(k)의 수는 자유롭게 선택될 수 있다. 물론, OS*CLK의 각 사이클에서, 한 채널은 오버샘플링 속도(OS)에 따라 처리될 수 있다. 가령, 오버샘플링 속도가 OS=8이고 채널 수가 n=24인 경우, k=n/OS=3 개의 부처리 유닛이 사용되어 내부적으로 OS*CLK=8*CLK의 처리 속도로 동작할 것이다.

그러므로, 입력 수단(IM)이 가중 칩의 세트(디지털 데이터 샘플의 세트)를 모든 부처리 유닛(SU1, SU2, SUk)에 칩 속도로 입력한다고 할 수 있다. k의 팩터로 다운샘플링한 이후에, 각 부처리 유닛은 m 개의 가산된 가중 칩의 세트를 OS*CLK의 처리 클럭을 사용하여 다운샘플링된 속도로 계산한다. 선택기(M3)는 부처리 유닛으로부터 가산된 가중 칩의 세트를 공통 칩 속도(CLK)로 순환적으로 판독한다. 출력 수단(OM)은 각 데이터 세트를 출력한다.

본 발명에 따른 도 3의 결합기(CMB)의 상기 기술로부터 이해할 수 있는 바와 같이, 임의의 수의 채널의 입력 가중 칩의 임의의 조합, 즉, 그렇게 할 필요성이 존재하는 경우 모든 n 개의 채널로부터 발생되는 가산된 가중 칩이 (칩 속도로) 각 섹터-캐리어에 제공될 수 있는 유연성이 존재한다. 반면, 보다 고속의 OS*CLK로 동작하는 단지 k 개의 부처리 유닛이 필요로 된다. 그러므로, 필요한 하드웨어 양이 매우 감소되지만, 어떤 다른 채널과 어떤 채널을 임의의 섹터-캐리어 상으로 결합하기 위한 유연성이 충분히 제공된다.

더구나, 다음의 장점이 본 발명에 따른 결합기에 의해 달성된다:

1. 다양한 수의 채널을 각 섹터-캐리어로 할당하기 위한 유연성이 달성된다. 이것은 예상 트래픽 상태(고속도로 ⇔ 산)에 적합하도록 이용가능한 채널의 수를 배열할 수 있는 네트워크 운영자에게 매우 많이 필요로 된다.

2. 서론에서 설명된 바와 같이, 운영자가 다양한 시간(예를 들어, 휴가철, 인접한 기지국의 보수, 무역 박람회,...)에 다양한 트래픽 부하를 취급하기 위해 필요로 되며, 일시적으로 보다 많은 채널을 섹터-캐리어로 가산하기 위한 유연성이 제공된다.

3. 채널의 임의 서브셋의 어떤 조합을 어떤 제공된 섹터-캐리어로 제공하여 그 채널이 예측되거나 예상된 트래픽 경도(gradient)에 기인하여 제공된 시간에 다 른 섹터-캐리어로부터 스위칭될 수 있도록 하는 유연성이 제공된다.

4. 구성요소 재사용이 매우 많아서 하드웨어 비용이 매우 적게 된다. 적어도 85%의 하드웨어가 도 2-3의 해결책과 비교하여 절약될 수 있다.

5. 고객을 위한 일반적인 하드웨어를 생성할 수 있다. 즉, 하드웨어는 고객 자신을 위해 자신에 요구에 맞추어질 수 있다. 이것은 생산시에 보다 적은 변형과 보다 적은 주문생산(customization)이 필요로 되기 때문에 제조자를 위한 비용을 감소시킨다.

이하에서, 도 3에 도시된 결합기(CMB)의 보다 특정한 블럭도가 도 4에서 도시되며 논의되지만, 도 4에 도시된 부처리 유닛(SUk)의 특정한 회로 구성은 도 5에 도시된다.

본 발명의 제 1 실시예

도 4에 도시된 결합기(CMB)는 소정 수(n)의 채널 예를 들어, 사용자 채널 (

)로부터 소정 수(m)의 출력 예를 들어, 디지털 무선 통신 시스템의 섹터-캐리어(sc-1, sc-2, ...,sc-m) 상으로 디지털 데이터 샘플을 결합한다. 그 채널들은 또한 미리가산된 채널일 수 있다. 가령, 실제 수행시에, 결합기로의 n=24 개의 입력 채널이 32 개의 미리가산된 채널 즉,

;

등에 의해 각각 구성될 수 있으며, 여기서 "ch"는 특정 사용자 채널을 나타낸다.

디지털 데이터 샘플은 소정의 비트 폭 입력 비트를 가지며 n 개의 데이터 샘플로 각각 구성되어 있는 데이터 세트로서 소정의 공통 데이터 샘플 속도(CLK)로 상기 결합기에 병렬로 도착한다. 즉, 시간("t_k")의 각 고정 포인트에서, n 개의 채널에 속하는 n 개의 데이터 샘플이 도착한다. 다수의 k 개의 부처리 유닛에 제공되며, 부처리 유닛(SUk)이 도 4에 도시되어 있다. 입력 수단(IM)은 상기 k 개의 부처리 유닛 각각에 상기 공통 데이터 속도(CLK)로 데이터 세트를 입력한다.

도 4에 도시된 바와 같이, 상기 부처리 유닛(SUk) 각각은 CLK/k의 클럭 속도로 데이터 세트를 저장하기 위한 입력 레지스터(R2_k)를 포함한다. 멀티플렉서(M1_k)가 제공되어 상기 m 개의 섹터-캐리어 각각에 대하여 상기 입력 레지스터에서 저장된 각 데이터 세트로부터 소정 수의 데이터 샘플을 OS*CLK의 클럭 속도로 순차적으로 선택하도록 하며, 여기서 OS는 오버샘플링 팩터이며 k=n/OS이다. 제어 유닛(CL) (도 5에 도시됨)으로부터 멀티플렉서(M1_k)는 결합될 채널을 표시하는 선택 신호 (slt_k)를 수신한다.

가산기(ADD_k)가 제공되어 상기 m 개의 섹터-캐리어 각각에 대하여, 상기 선택된 데이터 샘플을 각각의 가산된 데이터 샘플(가산된 가중 칩) 내로 상기 클럭 속도(OS*CLK)로 가산하도록 한다. 출력 레지스터(F1_k)가 제공되어 상기 m 개의 섹터 -캐리어에 대하여 상기 m 개의 가산된 데이터 샘플을 포함하는 출력 데이터 세트를 저장하도록 한다. 멀티플렉서(M1k), 가산기(ADDk) 및 출력 레지스터(F1k)는 도 4에 도시된 바와 같이, 소위 멀티플렉스/가산 수단(MAM)을 형성하며, 이 수단(MAM)은 이하에서 또한 데이터 샘플 가산 수단으로 일컬어진다.

도 3을 참조하여 일반적으로 이미 상술된 바와 같이, 선택기(M3)는 상기 부처리 유닛의 각 출력 레지스터로부터 상기 공통 데이터 속도(CLK)로 각 출력 데이 터 세트를 순환적으로 선택한다. 출력 수단(OM)은 선택된 데이터 세트를 상기 섹터-캐리어(SC-1,...SC-m) 상으로 상기 공통 데이터 속도(CLK)로 출력한다.

비록, 도 4에 도시되지 않았을지라도, 도 5와 관련하여 더 설명된 바와 같이, 물론 부처리 유닛(SUk)은 k-번 제공되지만, 입력 수단(IM), 선택기(M3) 및 출력 수단(OM)은 단지 한번 제공된다.

도 4에 도시된 바와 같이, n 개의 데이터 샘플로 구성되어 있는 각 데이터 세트는 입력 레지스터(R2k)에서 CLK/k의 클럭 속도로 유지된다. 멀티플렉서(MUX) 및 특히, 가산기가 OS*CLK(여기서, OS=n/k)의 클럭 속도로 동작하기 때문에, m 개의 섹터-캐리어에 대하여 모든 입력 가중 칩을 순차적으로 가산할 수 있다. 부처리 유닛 내에서의 타이밍은 최악의 경우의 시나리오에 따라 조절된다. 즉, 하나의 섹터-캐리어에 대하여, 가산된 가중 칩이 입력 레지스터(R2k) 내에 저장된 n 개의 채널로부터의 모든 n 개의 입력 가중 칩을 가산하는 것으로 구성될 수 있다. 즉, 최악의 경우의 시나리오는 모든

이 하나의 섹터 캐리어 상으로 가산되는 것이다. 그러므로, 모든 다른 섹터-캐리어는 값(0)을 제공한다(그리고 나서, 특정 입력 채널(

)은 하나 이상이 아니라 단지 하나의 결정된 섹터-캐리어(sc_j)로만 간다.

어떤 가산된 가중 칩이 단지 보다 적은 수의 입력 가중 칩을 가산하는 것으로 구성되어 있는 경우, 물론, 결과는 중간의 출력 레지스터(F1_k)에 초기에 저장될 수 있다. 그러나, 선택기(M3)가 단지 속도(CLK/k)로 출력 레지스터(F1_k)에 접속하여 출력 레지스터에서 초기 기억 값이 선택기(M3)의 필요한 판독 타이밍 내에 존재하도록 하기 때문에, 이것은 문제점이 있다.

더구나, 도 4에 도시된 바와 같이, 가산기(ADD_k)는 데이터 샘플의 가산이 제공된 섹터-캐리어에 대하여 종료될 때마다 제어 유닛(CL)(도 5에 도시됨)으로부터 리셋 신호(rst_k)를 수신해야 한다. 즉, (상술된 최악의 경우의 시나리오에서와 같이, 가령, 모든 m 개의 섹터-캐리어가 사용된 경우) k의 칩 주기 마다 가산기는 많아야 m-번 리셋된다. 출력 레지스터(F1_k)는 자신이 특정 데이터 세트를 저장하거나 판독하고자 할때 제어 논리(CL)로부터 저장 신호(str_k)를 수신한다.

입력 수단(IM)으로부터 입력된 데이터 값이 칩 주기 보다 긴 시간의 주기 동안 이용가능하게 유지되어야 하기 때문에, 입력 레지스터(R2k)가 필요로 된다. 그렇지 않은 경우, 멀티플렉서(MUX)는 섹터-캐리어 중 하나로 가산될 모든 n 개의 채널로부터 모든 가중 칩을 유연하게 선택할 수 없다. 멀티플렉서(MUX)가 칩 데이터의 선택을 수행하는 동안, 가산기(ADD_k)는 멀티플렉서(MUX)에 의해 순차적으로 선택된 모든 칩 데이터의 순차적인 가산을 수행한다. 상술된 바와 같이, 결과(가산된 칩 값 또는 가산된 디지털 데이터 샘플 값)가 모든 n 개의 칩중 일부가 가산되어 하나의 섹터-캐리어로 할당되는 경우에 대하여 초기에 이용가능할 수 있기 때문에, 출력 레지스터가 필요로 된다.

이하에서, 도 4에서 도시된 본 발명의 결합기의 블럭도의 보다 특정 회로 구성이 도 5와 관련하여 기술될 것이다.

부처리 유닛의 예

도 4와 관련하여 상술된 바와 같이, 입력 데이터 세트(CDMA 시스템에서 가중 칩의 세트)는 결합기(CMB)에 칩 속도(CLK)로 도착한다. 각 디지털 데이터 샘플(각각의 가중 칩)은 우선 도 5에서 레지스터(R1)로 구성되는 입력 수단(IM) 내에 저장된다. 도 5에 도시된 바와 같이, 그 저장은 칩 속도(CLK)로 이루어진다. 각 디지털 데이터 샘플은 일정 비트 폭 입력 비트를 가지며 입력 수단(R1)은 한 세트의 레지스터를 포함하고, 여기서 레지스터의 수는 n에 대응하는데, 즉, n 개의 입력 채널에 대하여, 비트 폭 입력_비트의 n 개의 워드가 (채널 입력_비트마다) 저장되어야 한다. n 개의 입력 채널이 가중 칩 또는 일반적인 디지털 데이터 샘플로 각각 입력되기 때문에, n 개의 레지스터(R1)가 존재한다.

상술된 바와 같이, 부처리 유닛(SU1, SU2,...SUk)에서 처리는 CLK와 관련하여 오버샘플링 팩터(OS)(가령, CLK = 4 MHz, OS = 8)에 의해 이루어진다. 그러므로, 부처리 유닛은 k = n/OS 회 제공된다. n=24이고 OS=8의 예를 고려하자: OS*CLK의 각 사이클에서, 한 채널이 처리될 수 있다. 한 부처리 유닛 내의 모든 채널을 처리하기 위하여, 속도(OS*CLK)의 24 사이클이 필요로 된다. 가중 칩의 새로운 세트가 속도(CLK)로 도착하기 때문에, 이것들은 다른 프로세싱 유닛에 저장되어야 한다. CLK의 n/OS 사이클에서, 모든 섹터-캐리어에 대한 결과가 하위구조 내에서 계산된다. 그러므로, 전체 k = 24/8 = 3 개수의 부처리 유닛이 하나의 부처리 유닛 내에서 모든 채널을 처리하기 위하여 필요로 된다.

그러므로, 레지스터(R1)의 내용은 칩 속도(CLK)로 변화된다. 상술된 바와 같이, 각 부처리 유닛(SU1, SU2...SUk) 내에서, 각각의 가중 칩은 칩 주기보다 길게 이용 가능해야 한다. 그러므로, 입력 값은 입력 레지스터(R2₁, R2₂, R2_k)에 속도 (CLK/k)로 제공되며, 여기서 또한 각 입력 레지스터(R2)는 소정의 비트 폭 입력 비트를 갖는다는 것이 이해되어야 한다. 그러나, 한 세트의 데이터 값이 도착할 때마다, 그 값들은 도 5에 도시된 바와 같이, 각 부처리 유닛(SU1, SU2)에 병렬로 인가되며, 단지 차이점은 다음 보다 높은 인덱스를 갖는 부처리 유닛이 자신의 처리를 칩 주기(1/CLK)의 지연으로 시작한다는 것이다. 그러므로, 부처리 유닛 (SU_i)의 입력 레지스터(R2_i)의 샘플링 위상이 부처리 유닛(SU_i-1)의 입력 레지스터 (R2_i-1)의 샘플링 위상에 대하여 1/CLK 만큼 지연된다. 플립-플롭으로 바람직하게 실현되는 레지스터(R2)는 CLK/k의 속도를 가지며, 여기서, 다음 인덱스를 갖는 부처리 유닛은 도 3에 표시된 바와 같이 한 클럭 사이클만큼 지연된다. 가령, 상술된 바와 같이 동일한 값이 사용된 경우, 각 레지스터 세트(R2₁, R2₂...)는 k=3 개의 부처리 유닛이 존재하기 때문에, CLK/3의 속도를 가져야 한다.

제 1 부처리 유닛의 멀티플렉서(M1₁)는 채널을 순서대로 스위칭시키며, 여기서, 채널(특히, 채널 각각의 단일 가중 칩)은 각 섹터-캐리어 대하여 순차적으로 가산되어야 한다. 제어 유닛(CL)으로부터의 선택 신호(slt_k)는 결합될 채널의 인덱스들을 각 멀티플렉서로 표시한다. 즉, slt_k는 얼마나 많은 채널이 가산될 것인지가 아니라, 어느 채널이 스위칭될 것인지를 표시한다.

즉, 멀티플렉서(M1₁) (및 또한 다른 멀티플렉서)는 제어 논리(CL)로부터 선택 신호(slt₁)를 수신하여 입력 레지스터(R2₁) 내에 저장된 이와 같은 값으로부터 데이터 값을 순차적으로 선택하도록 한다. 물론, 멀티플렉서는 또한 채널의 비트 폭을 증가시킨다. 가산기가 자신의 입력에서 고정된 비트 폭을 가져야 하며 결과가 하나의 섹터-캐리어로 전송되는 최악의 경우에 모든 채널이 서로 가산되기 때문에, 비트 폭은 출력 비트 = ／ld(n(2^{입력 비트}-1))＼로 증가될 수 있으며, 여기서 ／x＼ 는 x와 동일하거나 x보다 큰 최소 정수 값을 선택하는 상한(ceiling) 연산을 표시한다. 2의-보수로 표현된 가중 칩의 값이 음수인 경우, 멀티플렉서(M1₁)는 가장 유효 비트로 논리 1을 설정하고, 그러지 않은 경우, 0을 설정한다.

가령, 입력_비트=3이며

가 값(-2)을 가질때, 3 비트를 사용하는 2의 2의 보수는 010이다. 이것을 반전시키면 101이 되고 1을 가산하면 110 ↔-2가 제공된다. 출력_비트=5이며

가 -2의 값을 가질때, 5 비트를 사용하는 2의 2의 보수는 00010이며, 이것을 반전시키면 11101이 되고 1을 가산하면 11110 ↔-2가 제공된다. 즉, 레지스터(R2₁) 내에 저장되는 3 비트(110)를 5 비트로 확장하기 위하여, 비트 위치(4, 5)가 1로 채워져야 한다. 음수 값은 항상 가장 유효 비트(여기서 비트 3)에서 인식 가능하다. 이 값이 1(=음수)인 경우, 선행하는 비트 위치(4, 5)가 1로 설정된다는 것을 의미한다. 대안적으로 가장 중요한 비트가 0(=양수)인 경우, 선행하는 비트 위치(4, 5)는 0으로 설정된다.

도 5에 도시된 바와 같이, 멀티플렉서(M1₁)는 각 채널(

)로부터 각 입력 가중 칩 값을 병렬로 저장하는 각 레지스터에 접속되며 선택 신호(slt₁)에 따라서 단일 선택 가중 칩을 각각 출력한다.

도 4에 도시된 가산기(ADD_k)는 상기 멀티플렉서에 의해 선택된 상기 샘플을 상기 OS*CLK의 클럭 속도로 수용하는 제 1 가산기 레지스터(R31, R32...)와 상기 제 1 가산기 레지스터로부터의 입력과 가산기 멀티플렉서(MUX)(M2₁, M2₂...)로부터의 출력을 입력으로 수신하며 상기 가산된 샘플을 상기 OS*CLK의 클럭 속도로 수용하는 제 2 가산기 레지스터(R4₁, R4₂...)로 상기 입력의 가산된 샘플을 출력하는 가산 유닛(SUM1, SUM₂...)을 포함하며, 상기 가산기 멀티플렉서는 상기 제 2 가산기 레지스터(R41, R42...)로부터의 출력 및 디지털 "0" 신호를 입력으로 수신한다. 더구나, 가산기 멀티플렉서(MUX)는 제어 논리(CL)로부터 리셋 신호(rst_k)(rst₁, rst ₂...)를 수신한다. 본질적으로, M1₁, R3₁, SUM₁, R4₁, 및 M2₁의 결합은 본원에 참조되어 있는 상술된 유럽 특허 출원 EP 98 121 518.9에 공표된 결합 장치를 따른다.

도 5에 도시된 바와 같이, 각 멀티플렉서(M1) 이후의 레지스터(R3)는 OS*CLK의 오버샘플링 속도를 갖는다. 각 OS*CLK 사이클에서, 특정 채널의 다른 가중 칩이 저장되며, 여기서 채널 인덱스의 순서는 제어 논리에 의한 선택 신호((slt_k) (slt₁, slt₂...)에 의해 고정될 것이다. R3 이후의 회로는 근본적으로 값(0)을 가산기의 다른 입력 라인으로 스위칭할 가능성을 갖는 누산기(accumulator) 구조이다. 각 섹터-캐리어의 결과가 이제 스위칭된 가중 칩을 가산함으로써 각 부처리 유닛 내에서 순차적으로 계산된다. 새로운 결과가 섹터-캐리어에 대해 계산되고 있을때, 0 값이 M2의 도움으로 가산기의 제 2 입력 라인으로 스위칭된다. 이것은 이 섹터-캐리어어 대해 계산되어야 하는 제 1 채널이 0으로 가산된다는 것을 의미한다. 이것은 동일한 오버셈플링 속도(OS*CLK)로 구동되는 R4 내에 저장된다. 이제, 이 결과를 다시 결합하여 n-대-1 멀티플렉서(M1)에 의해 선택된 다음 채널(가중 칩)로 그것을 가산할 수 있다. 결과가 섹터-캐리어를 위해 얻어질때, 제어 논리는 인에이블 신호를 도 4에 도시된 부처리 출력 레지스터(F1₁)를 구성하는 플립-플롭(F1)중 하나로 제공한다. 그 이후에, 다른 섹터-캐리어를 위한 결과가 누산기 구조로 계산될 수 있다.

모든 결과가 한 부처리 유닛 내에서 모든 섹터-캐리어에 대하여 계산되고 상기 플립-플롭(F1) 내에 저장될때, 그 결과들은 멀티플렉서(M3)에 의해 다시 칩 속도로 동작하는 레지스터(R5)의 세트로 스위칭된다. 플립-플롭(F1)은 도 5에 도시된 가산기 출력 레지스터(F1_k)를 구성한다. 레지스터(R5)는 도 4에 도시된 출력 수단 (OM)에 대응한다.

도 3에 도시된 바와 같이, 다음 가중 칩의 세트(데이터 세트)가 제 2 부처리 유닛(SU₂)에 의해 동일한 방식으로(부처리 유닛(SU₂)은 부처리 유닛(SU₁)이 자신의 연산과 계산을 종료할 때까지 대기하지 않음) 병렬로 처리된다. 그러므로, 이 부처리 유닛에 대한 제어 신호는 근본적으로 동일하다. 다음 부처리 유닛에서 처리는 제 2 세트의 가중 칩이 제 1 세트 이후에 하나의 CLK 사이클로 저장되고 동일한 순서로 처리되어야 하기 때문에 한 CLK 사이클만큼 지연된다는 것을 주의하는 것이 중요하다(여기서 순서는 멀티플렉서(M1)가 가중 칩을 스위칭하는 시퀀스를 의미한다는 것이 주의되어야 한다). 섹터-캐리어에 대하여, 결합된 출력 값의 연속적인 스트림이 칩 속도로 제공되며, 여기서 각 출력 값은 도 3에 도시된 바와 같이, 동시에 도착하는 하나 이상의 입력 샘플의 조합으로 구성되어 있다.

플립-플롭의 모든 상기 예에서, "플립-플롭"은 일정 클럭 속도로 클렁킹되는 소자를 지정한다는 것이 이해되어야 한다. 인에이블 신호는 다음 활성 클럭 에지까지 플립-플롭의 입력을 저장시킨다.

즉, 도 5에서, 데이터 세트는 CLK/k의 클럭 속도에 대응하는 시간 기간 동안 입력 레지스터(R2) 내에 저장된다. 멀티플렉서(M1)는 제어 유닛(CL)의 선택 신호 (slt_k)에 따라서 칩(디지털 데이터 샘플)의 순차적인 선택을 수행한다. 레지스터 (R3), 가산기(SUM), 레지스터(R4) 및 멀티플렉서(M2)로 구성되어 있는 가산 구조가 동작하여 순차적으로 선택된 가중 칩 값을 단일 결합된(가산된) 가중 칩 값으로 가산하도록 하며, 이 단일 결합된 가중 칩 값은 그 후에 각 섹터-캐리어, 즉, 이 특정 섹터-캐리어를 위해 제공된 각 플립-플롭(F1₁)으로 제공된다. 가산 공정이 제공된 출력에 대해 시작될 때마다, 리셋 신호(rst₁)에 응답하여 가산기(M2₁)는 "0"을 스위칭하며 그 "0"은 그 후에 각 가산 유닛(SUM₁)으로 인가된다.

도 5의 결합기(CMB)의 회로는 레지스터(R1)가 각 입력 레지스터(R2₁, R2₂ 등)에 데이터 세트를 병렬로 인가하기 때문에 각 부처리 유닛에서 채널을 유연하게 결합하도록 한다. 레지스터(R3, SUM, R4) 및 멀티플렉서(M2)의 가산 구조는 공지된 원리, 즉, 관련 섹터-캐리어에 대하여 모든 칩 값을 순차적으로 가산하도록 하는 원리에 따라서 동작한다.

본 발명에 따른 결합기가 또한 복소-값의 입력으로 인가될 수 있다는 것이 강조되어야 한다. 이와 같은 적용에서, 도 3 내지 5에 따른 결합기는 두번(입력의 실수부에 대하여 한번 그리고 허수부에 대하여 한번) 실행될 수 있으며, 여기서 제어 신호(slt, rst, 및 str)은 두 결합기에 대하여 동일하다. 대안적으로, 두 배 만큼의 입력과 두 배 만큼의 출력을 갖는 결합기가 만들어질 수 있다. 이와 같은 수행이 도 6 및 7과 관련하여 아래에 기술되어 있다.

본 발명의 제 2 실시예

도 4, 5와 관련하여 설명된 바와 같이 CDMA 송신기에서 본 발명에 따른 결합기를 사용하는 것 이외에도, 상기 결합기는 또한 CDMA 수신기에 적용될 수 있으며, 특히 소위 RAKE 수신기(예를 들어, K.D. Kammeyer: "Nachrichtenubertragung", B.G. Teubner, 2nd edition, 1996, pp. 658-672 참조)에 적용될 수 있다.

도 6은 RAKE 수신기의 기능적인 블럭도를 도시한 것이다. 기본적으로, 그 수신기는 수신 유닛(REC) 뿐만 아니라, 소위 L 개의 RAKE 핑거(RF₁, RF₂,...,RF _L), 결합기(RADD)를 포함한다. 각 RAKE 핑거에서, 칩 속도로 샘플링된 수신 복소 기저대 역 신호(RC)가 적절하게 지연된 채널과 승산된다 - 제 1 승산기(m₁, m₂,...m _L)에서 특정 의사 잡음 시퀀스(PN(d₁), PN(d₂),...PN(d_L))는 가산기(SUM ₁, SUM₂, SUM_L)에서 PN 시퀀스의 주기에 걸쳐 가산되며 제 2 승산기(m₁', m₂',...m_L')에서 추정된 채널 계수(

)와 승산되며, 여기서 별표는 복소 공액을 나타낸다. 여러 지연 (d₁, d₂,...d_L)이 각 RAKE 핑거에서 PN 시퀀스와의 승산을 위해 사용된다. 결합기 (RADD)는 RAKE 핑거로부터의 모든 출력(x₁, x₂,...x_L)을 수신 유닛(REC)의 입력(Y)으로 결합한다.

도 6은 단일 채널을 수신하기 위해 필요로 되는 기능적인 블럭을 도시한 것이라는 것이 이해되어야 한다. 실제로, 많은 채널이 수신될 필요가 있다. 이 경우에, 각 채널에 대하여 부가적인 결합기 뿐만 아니라, 한 세트의 RAKE 핑거가 필요로 된다. 도 7에서, j-번째 채널용 i-번째 RAKE 핑거는 RF_ij로 표시되지만 j-번째 부가 노드는 RADD_j로 표시되며, 여기서 i=1,...,L 이며 j=1,...,P이다. RAKE 핑거 출력(x_1j, x_2j,...x_Lj)중 소정의 출력들을 단일 출력 신호(y_j)로 결합(가산)하는 것은 각 결합기(RADD_j)의 임무이다. 그러므로, 모든 가산기(RADD₁,...,RADD_p)를 함께 고려하면, 전체 결합기(RADD)의 임무는 L*P 개의 입력중 소정의 입력들을 전체 P 개의 출력 상으로 결합하는 것이다.

이 임무는 본 발명에서 제안된 결합기에 의해 유용하게 해결될 수 있다. 그 러나, 사용된 변조 방식에 따라서, RADD의 입력 및 출력은 복소 값이 되어 입력 (x_ij) 및 출력(y_j)의 실수 및 허수부가 본 발명의 결합기의 개별적인 입력 및 출력에 대응하도록 한다. 도 7 과 3-5를 비교하면, 결합기의 각 입력 및 출력과 각 입력 및 출력의 수 사이에 다음의 일치(correspondence)가 존재한다:

그러므로, 도 3-5와 관련하여 상술된 본 발명의 결합기는 도 6, 7에 도시된 RAKE 수신기의 결합기(RADD)를 위하여 유용하게 사용될 수 있다.

본 출원에서, 본 발명에 따른 결합기는 필요로 되는 하드웨어의 부가적인 감소를 고려한다는 것이 주의되어야 한다. 결합기가 각 채널에 대해 개별적인 하드웨어로서 실행된 경우(도 2-1, 2-2 참조), 실제 적용에서, 상당히 많은 입력(예를 들면, L=8)을 가져야 하는데, 그 이유는 입력의 수가 최악의 경우에 필요로 되는 RAKE 핑거의 수에 대응해야 하기 때문이다. P=32 개의 채널에 대하여, 전체 LP=256 개의 RAKE 핑거 처리 유닛(RF_ij)이 이 실시예에서 필요로 될 것이다. 반면, 본 발명에 따른 결합기를 갖는 경우에서와 같이, RAKE 핑거 출력(x_ij)이 임의의 수신 유닛(REC_j) 상으로 결합될 수 있을때, Rake 핑거 처리 유닛의 전체 수(

)는 각 채널을 위해 필요한 Rake 핑거의 평균 수(

)로부터 계산될 수 있다.

에 대하여, 여전히 평균 수(

) 이상을 어떤 수신 유닛으로 할당할 가능성을 제공하면서

개의 Rake 핑거 처리 유닛이 상기 예에서 절약될 수 있다.

본 발명은 각 사용자 채널로부터 데이터를 결합하기 위해 가중 칩을 사용하는 CDMA 통신 시스템 뿐만이 아니라 임의의 디지털 통신 시스템과 함께 사용될 수 있다. 즉, 본 발명은 가산된 출력을 얻기 위하여 몇 개의 입력을 유연한 방식으로 가산할 필요성이 존재하는 임의의 장치에 적용될 수 있다. 특히, 이에 국한되지 않고, 디지털 무선 통신 시스템은 CDMA 무선 통신 시스템이고, 상기 디지털 데이터 샘플은 상기 CDMA 시스템의 CDMA 기지국 송수신기(BTS)의 확산/전력 가중 유닛에 의한 가중 칩 출력이며 상기 출력 또는 캐리어는 상기 CDMA 시스템의 섹터를 위하여 각각 제공된 섹터-캐리어이다.

그러므로, 본 발명은 다수의 사용자 채널의 디지털 데이터가 다수의 m 개의 섹터-캐리어 중 소정의 섹터-캐리어 상으로 결합될 필요가 있는 모든 디지털 통신 시스템에서 사용될 수 있다.

상술된 것들은 단지 특히 바람직한 실시예에 관련된 것이다. 즉, 첨부된 청구항으로 규정된 바와 같이, 본 발명 내에서 다양하게 수정되고 변경될 수 있다.

청구항의 참조 번호는 설명을 위한 것이지, 이러한 청구항의 보호의 범위를 제한하려는 것이 아니다.

Claims

소정 수(n)의 입력(
)으로부터 소정 수(m)의 출력(sc-1, sc-2,...sc-m) 상으로 디지털 데이터 샘플을 결합하는 결합기(CMB)로서, 상기 디지털 데이터 샘플이 소정의 비트 폭(입력_비트)를 가지며 각 입력으로부터 하나의 데이터 샘플로 각각 구성되어 있는 데이터 세트로서 상기 결합기에 병렬로 소정의 공통 데이터 속도(CLK)(CLK, t₀, t₁,...,t_k-1 ,t_k)로 도착하는, 상기 디지털 데이터 샘플을 결합하기 결합기에 있어서:

a) 다수의 k 개의 부처리 유닛(SU₁, SU₂,..., SU_i-1, SU_i,..., SU_k)으로서,

a1) 도착하는 데이터 세트를 CLK/k의 클럭 속도로 다운샘플링하여 저장하도록 적응된 입력 레지스터(R2₁, R2₂, R2_k); 및

a2) 상기 입력 레지스터에 저장된 상기 데이터 세트를 수신하도록 적응되며 상기 m 개의 출력 각각에 대하여 상기 저장된 데이터 샘플 중 소정의 샘플들을 가산함으로써 각각 형성되는 가산된 데이터 샘플을 상기 CLK/k의 클럭 속도로 출력하도록 적응된 데이터 샘플 가산 수단(M1_k; ADD_k, R3_k, SUM_k, R4_k; F1_k)을 각각 포함하는 다수의 k 개의 부처리 유닛(SU₁, SU₂,..., SU_i-1, SU_i,..., SU_k); 및

b) 상기 부처리 유닛의 상기 데이터 샘플 가산 수단으로부터 상기 m 개의 가산된 데이터 샘플로 구성되어 있는 각 출력 데이터 세트를 상기 공통 데이터 속도(CLK)로 순환적으로 선택하도록 적응된 선택기(M3)를 포함하며,

c) 부처리 유닛(SU_i)의 입력 레지스터의 샘플링 위상은 부처리 유닛(SU_i-1)의 입력 레지스터의 샘플링 위상에 대하여 1/CLK만큼 지연되며, 여기서 i=2,3,...,k인 것을 특징으로 하는 디지털 데이터 샘플을 결합하는 결합기.
제 1 항에 있어서,

입력 수단(IM; R1)은 상기 데이터 세트를 상기 k 개의 부처리 유닛의 상기 입력 레지스터 각각에 상기 공통 데이터 속도(CLK)(CLK, t₀, t₁,... t_k-1, t_k)로 입력하도록 적응되는 것을 특징으로 하는 디지털 데이터 샘플을 결합하는 결합기.
제 1 항에 있어서,

상기 데이터 샘플 가산 수단 각각은:

상기 m 개의 출력 각각에 대하여 상기 저장된 데이터 샘플 중 상기 소정의 샘플들을 OS*CLK의 클럭 속도로 순차적으로 선택하도록 적응된 멀티플렉서(M1₁, M1₂, M1_k)로서, 여기서 OS=n/k가 오버샘플링 팩터인, 상기 멀티플렉서;

상기 m 개의 출력 각각에 대하여 상기 선택된 데이터 샘플을 상기 각각의 가산된 데이터 샘플 내로 상기 클럭 속도(OS*CLK)로 가산하도록 적응된 가산기(ADD_k); 및

상기 m 개의 출력에 대하여 상기 m 개의 가산된 데이터 샘플을 포함하는 출력 데이터 세트를 저장하도록 적응된 출력 레지스터(F1₁, F1₂, F1_k)를 포함하는 것을 특징으로 하는 디지털 데이터 샘플을 결합하는 결합기.
제 3 항에 있어서,

상기 선택기(M3)는 상기 부처리 유닛의 상기 각 출력 레지스터로부터 상기 출력 데이터 세트를 선택하도록 적응되며;

출력 수단(OM)은 상기 선택된 출력 데이터 세트를 상기 출력(SC-1,...,SC-m) 상으로 상기 공통 데이터 속도(CLK)(CLK, t₀, t₁,... t_k-1, t_k)로 출력하도록 적응되는 것을 특징으로 하는 디지털 데이터 샘플을 결합하는 결합기.
제 3 항에 있어서,

각 가산기(ADD_k)는 상기 멀티플렉서에 의해 선택된 상기 샘플을 상기 OS*CLK의 클럭 속도로 수용하도록 적응된 제 1 가산기 레지스터(R31,R32), 및 상기 제 1 가산기 레지스터로부터의 출력 및 가산기 멀티플렉서(MUX, M21, M22)로부터의 출력을 입력으로서 수신하도록 적응되며 상기 가산된 샘플을 상기 OS*CLK의 클럭 속도로 수용하도록 적응된 제 2 가산기 레지스터(R41, R42)로 상기 입력의 가산된 샘플을 출력하도록 적응된 가산 유닛(SUM)을 포함하며, 상기 가산기 멀티플렉서는 상기 제 2 가산기 레지스터(R41, R42)로부터의 출력 및 디지털 "0" 신호를 입력으로서 수신하도록 적응되는 것을 특징으로 하는 디지털 데이터 샘플을 결합하는 결합기.
제 1 항에 있어서,

CDMA 무선 통신 시스템의 CDMA 기지국 송수신기(BTS)의 확산/전력 가중 유닛(2)은 상기 디지털 데이터 샘플을 가중 칩으로 출력하기 위하여 제공되며, 여기서 상기 출력은 상기 CDMA 시스템의 섹터를 위하여 각각 제공된 섹터-캐리어인 것을 특징으로 하는 디지털 데이터 샘플을 결합하는 결합기.
제 1 항에 있어서,

상기 입력(
)은 사용자 채널 및/또는 미리가산된 채널이며, 상기 출력은 디지털 통신 시스템의 캐리어인 것을 특징으로 하는 디지털 데이터 샘플을 결합하는 결합기.
제 1 항에 있어서,

상기 입력(
)은 RAKE 수신기의 RAKE 핑거(RF₁...RF_L)의 출력(x₁₁...x_L1; x₁₂...x_L2; ...; x_1P...x_LP)이며, 상기 출력(sc-1, sc-2, ...sc-m)은 상기 RAKE 수신기의 각 수신 유닛의 입력인 것을 특징으로 하는 디지털 데이터 샘플을 결합하는 결합기.