JPH11265276A - Ｍ系列の位相シフト係数算出方式 - Google Patents
Ｍ系列の位相シフト係数算出方式Info
- Publication number
- JPH11265276A JPH11265276A JP6822698A JP6822698A JPH11265276A JP H11265276 A JPH11265276 A JP H11265276A JP 6822698 A JP6822698 A JP 6822698A JP 6822698 A JP6822698 A JP 6822698A JP H11265276 A JPH11265276 A JP H11265276A
- Authority
- JP
- Japan
- Prior art keywords
- value
- output
- bit
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J13/00—Code division multiplex systems
- H04J13/0074—Code shifting or hopping
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/582—Pseudo-random number generators
- G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J13/00—Code division multiplex systems
- H04J13/0007—Code type
- H04J13/0022—PN, e.g. Kronecker
- H04J13/0025—M-sequences
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
- H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
- G06F7/724—Finite field arithmetic
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Error Detection And Correction (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【課題】 拡散変調方式（ＣＤＭＡ）による通信システ
ム等に適用される、Ｍ系列を任意の位相で発生する技術
に関し、各位相シフト量に対応する各タップ情報の算出
を高速に実行することにある。 【解決手段】 ＳＲＥＧ３０２には、位相シフト量ｄに
対応するｎビットの２進値が設定され、シフト動作を実
行する。ＬＡＴ３０５には、１０進値の１に対応するｎ
ビットのベクトル値が初期値として設定され、それ以
降、ＳＷ３０３からの入力を順次保持する。ＭＵＬ３０
７は、ＬＡＴ３０５の出力に対してガロア体ＧＦ
（２n ）内で自乗演算を実行する。ＤＢＬ３０９は、Ｍ
ＵＬ３０７の出力に対してガロア体ＧＦ（２n ）内で２
倍演算を実行する。ＳＷ３０３は、ＭＵＬ３０７又はＤ
ＢＬ３０９の何れかの出力を、ＳＲＥＧ３０２のＭＳＢ
側からの出力値に従って選択する。ｎ回のシフト動作及
びラッチ動作の後に、ＬＡＴ３０５のｎビットの出力が
各位相シフト係数ｂ0 〜ｂn-1 として出力される。
ム等に適用される、Ｍ系列を任意の位相で発生する技術
に関し、各位相シフト量に対応する各タップ情報の算出
を高速に実行することにある。 【解決手段】 ＳＲＥＧ３０２には、位相シフト量ｄに
対応するｎビットの２進値が設定され、シフト動作を実
行する。ＬＡＴ３０５には、１０進値の１に対応するｎ
ビットのベクトル値が初期値として設定され、それ以
降、ＳＷ３０３からの入力を順次保持する。ＭＵＬ３０
７は、ＬＡＴ３０５の出力に対してガロア体ＧＦ
（２n ）内で自乗演算を実行する。ＤＢＬ３０９は、Ｍ
ＵＬ３０７の出力に対してガロア体ＧＦ（２n ）内で２
倍演算を実行する。ＳＷ３０３は、ＭＵＬ３０７又はＤ
ＢＬ３０９の何れかの出力を、ＳＲＥＧ３０２のＭＳＢ
側からの出力値に従って選択する。ｎ回のシフト動作及
びラッチ動作の後に、ＬＡＴ３０５のｎビットの出力が
各位相シフト係数ｂ0 〜ｂn-1 として出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、拡散変調方式によ
る通信システム等に適用される、擬似雑音系列を指定さ
れた任意の位相で発生するための技術に関する。
る通信システム等に適用される、擬似雑音系列を指定さ
れた任意の位相で発生するための技術に関する。
【０００２】
【従来の技術】スペクトル拡散変調を用いた通信方式に
おいては、符号分割多元接続（Code Division Multiple
Access:ＣＤＭＡ）によって、多数の信号のスペクトル
を広帯域に拡散させ多重化して伝送することが可能であ
る。図９は、ＣＤＭＡ通信システムの一原理構成を示す
図である。
おいては、符号分割多元接続（Code Division Multiple
Access:ＣＤＭＡ）によって、多数の信号のスペクトル
を広帯域に拡散させ多重化して伝送することが可能であ
る。図９は、ＣＤＭＡ通信システムの一原理構成を示す
図である。
【０００３】ＣＤＭＡ送信機９０１側では、送信信号源
９０３から出力される例えば周波数変調又は位相変調さ
れた送信信号は、拡散変調部９０５によって、拡散符号
生成部９０４が生成する拡散符号を使ってスペクトル拡
散変調され、その結果得られる送信信号が伝送路９０６
に送出される。
９０３から出力される例えば周波数変調又は位相変調さ
れた送信信号は、拡散変調部９０５によって、拡散符号
生成部９０４が生成する拡散符号を使ってスペクトル拡
散変調され、その結果得られる送信信号が伝送路９０６
に送出される。
【０００４】ＣＤＭＡ受信機９０２においては、逆拡散
復調部９０８が、送信側の拡散符号と同じ系列及び位相
を有し送信側のタイミングに同期して逆拡散符号生成部
９０７から出力される逆拡散符号を使って、受信信号に
対し、逆拡散（復調）処理を行う必要がある。
復調部９０８が、送信側の拡散符号と同じ系列及び位相
を有し送信側のタイミングに同期して逆拡散符号生成部
９０７から出力される逆拡散符号を使って、受信信号に
対し、逆拡散（復調）処理を行う必要がある。
【０００５】従って、逆拡散符号生成部９０７には、タ
イミング同期信号（通常は、ＣＤＭＡ受信機９０２内部
において受信信号から自律的に生成される）に従って、
任意の位相を有する系列符号を生成する機能が必要とさ
れる。
イミング同期信号（通常は、ＣＤＭＡ受信機９０２内部
において受信信号から自律的に生成される）に従って、
任意の位相を有する系列符号を生成する機能が必要とさ
れる。
【０００６】ＣＤＭＡ通信においては、スペクトルを拡
散するための拡散符号（及び逆拡散符号）は、広帯域信
号であることに加え、（１）多くのユーザへの符号の割
当てを可能とするために符号の種類が多いこと、（２）
異なるユーザの符号との識別を可能とするために相互相
関が小さいこと、（３）自局宛の信号に対する同期が確
実にとれるようにするために鋭い自己相関特定を有する
こと、及び（４）通信信号の秘話性を高めるためにでき
るだけランダムで周期が長く解読が困難であること、等
の条件が要求される。
散するための拡散符号（及び逆拡散符号）は、広帯域信
号であることに加え、（１）多くのユーザへの符号の割
当てを可能とするために符号の種類が多いこと、（２）
異なるユーザの符号との識別を可能とするために相互相
関が小さいこと、（３）自局宛の信号に対する同期が確
実にとれるようにするために鋭い自己相関特定を有する
こと、及び（４）通信信号の秘話性を高めるためにでき
るだけランダムで周期が長く解読が困難であること、等
の条件が要求される。
【０００７】このような条件を満足する符号として、従
来、擬似雑音（ＰＮ：PseudorandomNoise）系列が知ら
れている。ＰＮ系列は、シフトレジスタを用いて発生さ
せることができるため、その発生過程は、確定的（dete
rministic ）であり真にランダムではない。しかし、Ｐ
Ｎ系列は、以下のランダム性の性質（randomness prope
rty ）を満足する符号であるため、上記条件を必要とす
るＣＤＭＡ通信の拡散符号として適している。性質１ ：平衡性（balance property） 系列の１周期内で、“１”の出現回数と“０”の出現回
数は、高々１しか違わない。性質２ ：連なり性（run property） １周期に含まれる「１の連なり」と「０の連なり」のう
ち、それぞれの連なりの長さは、連なりの分類数の１／
２が“１”、１／４が“２”、１／８が“３”、・・・
である。すなわち、連なり数ｋの連なりは｛（連なりの
分類数）×（１ ／２k ）｝個存在する。なお、この
個数が１より小さくなる連なりは、無意味な連なりとな
る。性質３ ：相関性（correlation property） 系列を巡回させ、あらゆる状態で２つの系列間でそれら
の各桁ごとに各系列の符号値の比較を行った場合、符号
値が一致する桁の数と一致しない桁の数は、高々１しか
違わない。このような性質を満足するＰＮ系列の代表例
として、Ｍ系列（maximum lengthsequence:最大周期系
列）が知られている。Ｍ系列は、図１０に示される、ｎ
段のシフトレジスタを含む回路を用いて、発生される。
来、擬似雑音（ＰＮ：PseudorandomNoise）系列が知ら
れている。ＰＮ系列は、シフトレジスタを用いて発生さ
せることができるため、その発生過程は、確定的（dete
rministic ）であり真にランダムではない。しかし、Ｐ
Ｎ系列は、以下のランダム性の性質（randomness prope
rty ）を満足する符号であるため、上記条件を必要とす
るＣＤＭＡ通信の拡散符号として適している。性質１ ：平衡性（balance property） 系列の１周期内で、“１”の出現回数と“０”の出現回
数は、高々１しか違わない。性質２ ：連なり性（run property） １周期に含まれる「１の連なり」と「０の連なり」のう
ち、それぞれの連なりの長さは、連なりの分類数の１／
２が“１”、１／４が“２”、１／８が“３”、・・・
である。すなわち、連なり数ｋの連なりは｛（連なりの
分類数）×（１ ／２k ）｝個存在する。なお、この
個数が１より小さくなる連なりは、無意味な連なりとな
る。性質３ ：相関性（correlation property） 系列を巡回させ、あらゆる状態で２つの系列間でそれら
の各桁ごとに各系列の符号値の比較を行った場合、符号
値が一致する桁の数と一致しない桁の数は、高々１しか
違わない。このような性質を満足するＰＮ系列の代表例
として、Ｍ系列（maximum lengthsequence:最大周期系
列）が知られている。Ｍ系列は、図１０に示される、ｎ
段のシフトレジスタを含む回路を用いて、発生される。
【０００８】図１０で、ｎ段のシフトレジスタの各段の
出力に係数ｆi （＝０又は１）が乗算され、その乗算結
果が、排他的論理和回路（図中の丸で囲まれた“＋”記
号）を介してシフトレジスタの入力側にフィードバック
される。
出力に係数ｆi （＝０又は１）が乗算され、その乗算結
果が、排他的論理和回路（図中の丸で囲まれた“＋”記
号）を介してシフトレジスタの入力側にフィードバック
される。
【０００９】初期状態が、シフトレジスタの各段が全て
０である状態ではない場合に、係数ｆi が特定の条件を
満たすときに、シフトレジスタから出力される系列ａi
の周期が、ｎ段のシフトレジスタによって発生できる最
大周期（２n −１）となる。このような系列が、Ｍ系列
と呼ばれる。
０である状態ではない場合に、係数ｆi が特定の条件を
満たすときに、シフトレジスタから出力される系列ａi
の周期が、ｎ段のシフトレジスタによって発生できる最
大周期（２n −１）となる。このような系列が、Ｍ系列
と呼ばれる。
【００１０】いま、図１０の回路は、次式によって表現
できる。
できる。
【００１１】
【数１】
【００１２】この式において、ｆn ＝１とおけば、次式
が得られる。
が得られる。
【００１３】
【数２】
【００１４】上記数１式又は数２式は、線形再帰式（li
near recurring equation ）とよばれる。ここで、ａ
i+j ＝ｘj ａi となるような遅延演算子ｘを導入する
と、数２式は、次式で表現される。
near recurring equation ）とよばれる。ここで、ａ
i+j ＝ｘj ａi となるような遅延演算子ｘを導入する
と、数２式は、次式で表現される。
【００１５】
【数３】
【００１６】上記数３式の左辺の括弧内の項によって表
現される、次式の多項式ｆ(x) は、特性多項式（charac
teristic polynomial ）と呼ばれる。
現される、次式の多項式ｆ(x) は、特性多項式（charac
teristic polynomial ）と呼ばれる。
【００１７】
【数４】
【００１８】この数４式に示される係数ｆj がガロア体
ＧＦ（２n ）に属し、ｆ(x) が、ガロア体ＧＦ（２n ）
の原始元αが有する最小多項式である場合に、ｎ段のシ
フトレジスタを含む図１０に示される回路は、最大周期
（２n −１）を有するＭ系列を発生できることが知られ
ている。この最小多項式は、ｋ次原始多項式（primitiv
e polynominal of degree k ）と呼ばれている。詳細
は、例えば文献：「センシング／認識シリーズ 第８
巻、Ｍ系列とその応用／１６頁〜」（柏木 濶著／昭晃
堂）に示されている。
ＧＦ（２n ）に属し、ｆ(x) が、ガロア体ＧＦ（２n ）
の原始元αが有する最小多項式である場合に、ｎ段のシ
フトレジスタを含む図１０に示される回路は、最大周期
（２n −１）を有するＭ系列を発生できることが知られ
ている。この最小多項式は、ｋ次原始多項式（primitiv
e polynominal of degree k ）と呼ばれている。詳細
は、例えば文献：「センシング／認識シリーズ 第８
巻、Ｍ系列とその応用／１６頁〜」（柏木 濶著／昭晃
堂）に示されている。
【００１９】原始多項式は、上記文献の１７１頁〜１９
１頁に示されるようにして算出することができ、また、
そこで引用されているいくつかの文献によって、多くの
種類の原始多項式が既に求められている。
１頁に示されるようにして算出することができ、また、
そこで引用されているいくつかの文献によって、多くの
種類の原始多項式が既に求められている。
【００２０】例えば、ガロア体ＧＦ（２4 ）の原始多項
式ｆ(x) ＝ｘ4 ＋ｘ＋１に対応する数４式に示される係
数ｆj は、ｆ0 ＝１，ｆ1 ＝１，ｆ2 ＝ｆ3 ＝０，ｆ4
＝１となる。この結果、図１０に基づいて、図１１に示
されるＭ系列発生回路を構成することができる。
式ｆ(x) ＝ｘ4 ＋ｘ＋１に対応する数４式に示される係
数ｆj は、ｆ0 ＝１，ｆ1 ＝１，ｆ2 ＝ｆ3 ＝０，ｆ4
＝１となる。この結果、図１０に基づいて、図１１に示
されるＭ系列発生回路を構成することができる。
【００２１】ここで、図１１に示されるＭ系列発生回路
で、Ｍ系列の出力ａi に対して位相がｄビットだけシフ
トしたＭ系列ｘd ａi を得ることを考える。Ｍ系列は、
ｎ段（図１１の場合は４段）のシフトレジスタの所定の
初期状態が与えられれば、それから後の全ての状態が定
まるから、任意の位相を有するＭ系列は、次式に示され
るように、シフトレジスタの各段の出力の線形結合によ
って得られることがわかる。
で、Ｍ系列の出力ａi に対して位相がｄビットだけシフ
トしたＭ系列ｘd ａi を得ることを考える。Ｍ系列は、
ｎ段（図１１の場合は４段）のシフトレジスタの所定の
初期状態が与えられれば、それから後の全ての状態が定
まるから、任意の位相を有するＭ系列は、次式に示され
るように、シフトレジスタの各段の出力の線形結合によ
って得られることがわかる。
【００２２】
【数５】
【００２３】これより、４段のシフトレジスタを含む図
１１に示されるＭ系列発生回路から、任意の位相を有す
るＭ系列を発生する回路は、図１２に示されるように構
成することができる。
１１に示されるＭ系列発生回路から、任意の位相を有す
るＭ系列を発生する回路は、図１２に示されるように構
成することができる。
【００２４】図１２で、ＰＮ発生器（ＰＮＧ）１２０１
内の４段のシフトレジスタ（ＳＲ）１２０３の各段に
は、それぞれ初期値が与えられる。タップ（ＴＡＰ）１
２０４により、図１１に相当するフィードバックが与え
られる。可変タップ（ＡＴＡＰ）１２０２内の４つのア
ンド回路（ＡＮＤ）１２０６には、数５式の各係数ｂ0
〜ｂ3 に対応するタップ情報（ＴＡＰＩＮＦＯ）１２０
５が与えられる。この結果、ＳＲ１２０３の各段の出力
のうち、上記ＴＡＰＩＮＦＯ１２０５によって選択され
た出力が、それに対応するアンド回路（ＡＮＤ）１２０
６及び排他的論理和回路（ＥＸＯＲ）１２０７によって
他の出力と加算され、それらの加算結果として、任意の
位相ｄを有するＭ系列ｘd ａi が出力される。
内の４段のシフトレジスタ（ＳＲ）１２０３の各段に
は、それぞれ初期値が与えられる。タップ（ＴＡＰ）１
２０４により、図１１に相当するフィードバックが与え
られる。可変タップ（ＡＴＡＰ）１２０２内の４つのア
ンド回路（ＡＮＤ）１２０６には、数５式の各係数ｂ0
〜ｂ3 に対応するタップ情報（ＴＡＰＩＮＦＯ）１２０
５が与えられる。この結果、ＳＲ１２０３の各段の出力
のうち、上記ＴＡＰＩＮＦＯ１２０５によって選択され
た出力が、それに対応するアンド回路（ＡＮＤ）１２０
６及び排他的論理和回路（ＥＸＯＲ）１２０７によって
他の出力と加算され、それらの加算結果として、任意の
位相ｄを有するＭ系列ｘd ａi が出力される。
【００２５】なお、ＳＲ１２０３の初期値を与える手
段、及びシフト動作を実現するためのクロックを供給す
る手段等については、省略し図示していない。次に、Ｔ
ＡＰＩＮＦＯ１２０５を構成する数５式の係数ｂ0 〜ｂ
3 の算出原理について説明する。
段、及びシフト動作を実現するためのクロックを供給す
る手段等については、省略し図示していない。次に、Ｔ
ＡＰＩＮＦＯ１２０５を構成する数５式の係数ｂ0 〜ｂ
3 の算出原理について説明する。
【００２６】まず、図１２に示されるＰＮＧ１２０１に
おいて、Ｍ系列の出力ａi に対してそれぞれ１〜３ビッ
トだけ位相がシフトした各Ｍ系列ｘ1 ａi 〜ｘ3 ａ
i は、図１３に示されるように、第２段め〜第４段めの
各シフトレジスタ段ＳＲ１〜ＳＲ４の各出力にほかなら
ない。すなわち、
おいて、Ｍ系列の出力ａi に対してそれぞれ１〜３ビッ
トだけ位相がシフトした各Ｍ系列ｘ1 ａi 〜ｘ3 ａ
i は、図１３に示されるように、第２段め〜第４段めの
各シフトレジスタ段ＳＲ１〜ＳＲ４の各出力にほかなら
ない。すなわち、
【００２７】
【数６】
【００２８】である。次に、Ｍ系列の出力ａi に対して
４ビット位相がシフトしたＭ系列ｘ4 ａi を考える。こ
の場合、原始多項式ｆ(x) ＝ｘ4 ＋ｘ＋１において、
４ビット位相がシフトしたＭ系列ｘ4 ａi を考える。こ
の場合、原始多項式ｆ(x) ＝ｘ4 ＋ｘ＋１において、
【００２９】
【数７】
【００３０】とおくと、ガロア体上の演算により、下記
各式が成り立つ。
各式が成り立つ。
【００３１】
【数８】
【００３２】
【数９】
【００３３】上記数９式より、Ｍ系列の出力ａi に対し
て位相が４ビットシフトしたＭ系列ｘ4 ａi は、ａi 自
身と、ａi に対して位相が１ビットシフトした出力ｘ1
ａiとの排他的論理和によって表現できることがわか
る。すなわち、図１４に示されるように、ａi に対して
位相が４ビットシフトしたＭ系列ｘ4 ａi は、第１段め
のシフトレジスタ段ＳＲ０の出力と、第２段めのシフト
レジスタ段ＳＲ１の出力の排他的論理和によって得られ
る。すなわち、
て位相が４ビットシフトしたＭ系列ｘ4 ａi は、ａi 自
身と、ａi に対して位相が１ビットシフトした出力ｘ1
ａiとの排他的論理和によって表現できることがわか
る。すなわち、図１４に示されるように、ａi に対して
位相が４ビットシフトしたＭ系列ｘ4 ａi は、第１段め
のシフトレジスタ段ＳＲ０の出力と、第２段めのシフト
レジスタ段ＳＲ１の出力の排他的論理和によって得られ
る。すなわち、
【００３４】
【数１０】
【００３５】である。続いて、Ｍ系列の出力ａi に対し
て位相が５ビットシフトしたＭ系列ｘ5 ａiは、数９式
の両辺にｘを乗算することによって得られる下記数１１
式より、図１４に示されるように、第２段めのシフトレ
ジスタ段ＳＲ１の出力と、第３段めのシフトレジスタ段
ＳＲ２の出力の排他的論理和によって得られる。
て位相が５ビットシフトしたＭ系列ｘ5 ａiは、数９式
の両辺にｘを乗算することによって得られる下記数１１
式より、図１４に示されるように、第２段めのシフトレ
ジスタ段ＳＲ１の出力と、第３段めのシフトレジスタ段
ＳＲ２の出力の排他的論理和によって得られる。
【００３６】
【数１１】
【００３７】すなわち、
【００３８】
【数１２】
【００３９】である。更に、Ｍ系列の出力ａi に対し位
相が６ビットシフトしたＭ系列ｘ6 ａi は、数１１式の
両辺に更にｘを乗算することによって得られる下記数１
３式より、第３段めのシフトレジスタ段ＳＲ２の出力
と、第４段めのシフトレジスタ段ＳＲ３の出力の排他的
論理和によって得られる。
相が６ビットシフトしたＭ系列ｘ6 ａi は、数１１式の
両辺に更にｘを乗算することによって得られる下記数１
３式より、第３段めのシフトレジスタ段ＳＲ２の出力
と、第４段めのシフトレジスタ段ＳＲ３の出力の排他的
論理和によって得られる。
【００４０】
【数１３】
【００４１】すなわち、
【００４２】
【数１４】
【００４３】である。以上に示される規則でＴＡＰＩＮ
ＦＯ１２０５を構成する係数ｂ0 〜ｂ3 を順次出力する
回路として、従来、図１５に示されるものが知られてい
る。
ＦＯ１２０５を構成する係数ｂ0 〜ｂ3 を順次出力する
回路として、従来、図１５に示されるものが知られてい
る。
【００４４】この回路では、原始多項式ｆ(x) ＝ｘ4 ＋
ｘ＋１に対応して４段のシフトレジスタ（ＳＲ）１５０
１が用いられ、数７式の右辺を構成する各項１＝ｘ0 ，
ｘ＝ｘ1 に対応するシフトレジスタ段ａ0 ，ａ1 の入力
側に排他的論理和回路ＥＸＯＲ１５０２が挿入され、そ
こにシフトレジスタの出力段ａ4 の出力（数７式の左辺
項ｘ4 に対応する）がフィードバックされる。なお、シ
フトレジスタ段ａ0 の前段は存在しないため、その入力
側には出力段ａ4 の出力が直接フィードバックされる。
ｘ＋１に対応して４段のシフトレジスタ（ＳＲ）１５０
１が用いられ、数７式の右辺を構成する各項１＝ｘ0 ，
ｘ＝ｘ1 に対応するシフトレジスタ段ａ0 ，ａ1 の入力
側に排他的論理和回路ＥＸＯＲ１５０２が挿入され、そ
こにシフトレジスタの出力段ａ4 の出力（数７式の左辺
項ｘ4 に対応する）がフィードバックされる。なお、シ
フトレジスタ段ａ0 の前段は存在しないため、その入力
側には出力段ａ4 の出力が直接フィードバックされる。
【００４５】より一般的には、原始多項式ｆ(x) の次数
に対応する段数のシフトレジスタが用いられ、ｆ(x) ＝
０とすることによって、数７式と同様にして、最高次数
の項が左辺、それ以外の次数の項が右辺となる等式が構
成される。そして、その等式の右辺を構成する各項に対
応するシフトレジスタ段の入力側に排他的論理和回路が
挿入され、そこにシフトレジスタの出力段の出力（その
等式の左辺項に対応する）がフィードバックされる。
に対応する段数のシフトレジスタが用いられ、ｆ(x) ＝
０とすることによって、数７式と同様にして、最高次数
の項が左辺、それ以外の次数の項が右辺となる等式が構
成される。そして、その等式の右辺を構成する各項に対
応するシフトレジスタ段の入力側に排他的論理和回路が
挿入され、そこにシフトレジスタの出力段の出力（その
等式の左辺項に対応する）がフィードバックされる。
【００４６】続いて、図１５において、ＳＲ１５０１の
初期値として、第１段めのシフトレジスタ段ａ0 に１が
セットされ、それ以外のシフトレジスタ段ａ1 〜ａ3 に
は０がセットされる。
初期値として、第１段めのシフトレジスタ段ａ0 に１が
セットされ、それ以外のシフトレジスタ段ａ1 〜ａ3 に
は０がセットされる。
【００４７】そして、所望の位相シフト量に対応する回
数だけシフト動作が実行されることにより、ＳＲ１５０
１の各段ａ0 〜ａ3 の各出力として、図１２に示される
ＴＡＰＩＮＦＯ１２０５を構成する各係数ｂ0 〜ｂ3 が
決定される。
数だけシフト動作が実行されることにより、ＳＲ１５０
１の各段ａ0 〜ａ3 の各出力として、図１２に示される
ＴＡＰＩＮＦＯ１２０５を構成する各係数ｂ0 〜ｂ3 が
決定される。
【００４８】
【発明が解決しようとする課題】しかし、図１５に示さ
れる従来技術では、所望の位相シフト量に対応するＴＡ
ＰＩＮＦＯ１２０５を算出するためには、そのシフト量
に対応する回数だけシフト動作を実行する必要がある。
従って、Ｍ系列の周期が長くなった場合（例えば１０分
程度となった場合）には、ＴＡＰＩＮＦＯ１２０５の算
出に膨大な時間がかかってしまうという問題点を有して
いた。
れる従来技術では、所望の位相シフト量に対応するＴＡ
ＰＩＮＦＯ１２０５を算出するためには、そのシフト量
に対応する回数だけシフト動作を実行する必要がある。
従って、Ｍ系列の周期が長くなった場合（例えば１０分
程度となった場合）には、ＴＡＰＩＮＦＯ１２０５の算
出に膨大な時間がかかってしまうという問題点を有して
いた。
【００４９】本発明の課題は、各位相シフト量に対応す
る各タップ情報の算出を高速に実行することにある。
る各タップ情報の算出を高速に実行することにある。
【００５０】
【課題を解決するための手段】本発明は、ｎ次の原始多
項式ｆ(x) により生成されるＭ系列の出力ａi に対し位
相がｄビットだけシフトしたＭ系列ｘd ａi を、前記出
力ａi に対しそれぞれ位相が０〜ｎ−１ビットだけシフ
トした各Ｍ系列ｘ0 ａi 〜ｘn-1 ａi の線形結合、 ｂ0 ｘ0 ａi ＋ｂ1 ｘ1 ａi ＋ｂ2 ｘ2 ａi ＋・・・＋
ｂn-1 ｘn-1 ａi によって得るための各位相シフト係数ｂ0 〜ｂn-1 を算
出するための技術を前提とする。
項式ｆ(x) により生成されるＭ系列の出力ａi に対し位
相がｄビットだけシフトしたＭ系列ｘd ａi を、前記出
力ａi に対しそれぞれ位相が０〜ｎ−１ビットだけシフ
トした各Ｍ系列ｘ0 ａi 〜ｘn-1 ａi の線形結合、 ｂ0 ｘ0 ａi ＋ｂ1 ｘ1 ａi ＋ｂ2 ｘ2 ａi ＋・・・＋
ｂn-1 ｘn-1 ａi によって得るための各位相シフト係数ｂ0 〜ｂn-1 を算
出するための技術を前提とする。
【００５１】本発明の第１の過程では、まず、位相シフ
ト量ｄの２進値が入力される。第２の過程では、１０進
値の１に対応するｎビットのベクトル値が初期入力ベク
トル値として設定される。
ト量ｄの２進値が入力される。第２の過程では、１０進
値の１に対応するｎビットのベクトル値が初期入力ベク
トル値として設定される。
【００５２】第３の過程では、対象ビットが、第１の過
程において入力された位相シフト量ｄの２進値の最上位
ビットとして設定される。第４の過程では、対象ビット
が“１”である場合に、入力ベクトル値に、ガロア体Ｇ
Ｆ（２n ）内で、原始元αのベクトル値が乗算され、そ
の乗算結果が出力ベクトル値とされ、対象ビットが
“０”である場合に、入力ベクトル値がそのまま出力ベ
クトル値とされる。
程において入力された位相シフト量ｄの２進値の最上位
ビットとして設定される。第４の過程では、対象ビット
が“１”である場合に、入力ベクトル値に、ガロア体Ｇ
Ｆ（２n ）内で、原始元αのベクトル値が乗算され、そ
の乗算結果が出力ベクトル値とされ、対象ビットが
“０”である場合に、入力ベクトル値がそのまま出力ベ
クトル値とされる。
【００５３】第５の過程では、第４の過程において得ら
れる出力ベクトル値に対してガロア体ＧＦ（２n ）内で
自乗演算が実行される。第６の過程では、第１の過程に
おいて入力された位相シフト量ｄの２進値において、対
象ビットの位置が１ビット最下位ビット側にシフトさ
れ、第５の過程における自乗演算結果を新たな入力ベク
トル値として、第４及び第５の過程が実行させられる。
れる出力ベクトル値に対してガロア体ＧＦ（２n ）内で
自乗演算が実行される。第６の過程では、第１の過程に
おいて入力された位相シフト量ｄの２進値において、対
象ビットの位置が１ビット最下位ビット側にシフトさ
れ、第５の過程における自乗演算結果を新たな入力ベク
トル値として、第４及び第５の過程が実行させられる。
【００５４】第７の過程では、第１の過程において入力
された位相シフト量ｄの２進値を構成する全てのビット
について第４及び第５の過程の実行が終了した時点で、
それまでに得られた演算結果の各要素が位相シフト係数
ｂ0 〜ｂn-1 として出力される。
された位相シフト量ｄの２進値を構成する全てのビット
について第４及び第５の過程の実行が終了した時点で、
それまでに得られた演算結果の各要素が位相シフト係数
ｂ0 〜ｂn-1 として出力される。
【００５５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。 ＜本発明の実施の形態の原理＞まず、本発明の実施の形
態の原理について説明する。
明の実施の形態について詳細に説明する。 ＜本発明の実施の形態の原理＞まず、本発明の実施の形
態の原理について説明する。
【００５６】本発明の実施の形態は、一例として、４段
のシフトレジスタ（ＳＲ）１２０３を含み任意の位相を
有するＭ系列を発生することのできる図１２に示される
回路を前提とする。
のシフトレジスタ（ＳＲ）１２０３を含み任意の位相を
有するＭ系列を発生することのできる図１２に示される
回路を前提とする。
【００５７】今、ガロア体ＧＦ（２n ）の原始元をαと
する。この場合、図１２に示されるＴＡＰＩＮＦＯ１２
０５である前述の数５式の係数ｂ0 〜ｂn-1 は、αをｎ
ビットのベクトルで表現したときに、そのベクトルにつ
いて、ガロア体ＧＦ（２n ）内でαd を演算して得られ
るベクトルの各ビットの値に等価である。
する。この場合、図１２に示されるＴＡＰＩＮＦＯ１２
０５である前述の数５式の係数ｂ0 〜ｂn-1 は、αをｎ
ビットのベクトルで表現したときに、そのベクトルにつ
いて、ガロア体ＧＦ（２n ）内でαd を演算して得られ
るベクトルの各ビットの値に等価である。
【００５８】図１は、原始多項式ｆ(x) ＝ｘ4 ＋ｘ＋１
に対応するガロア体ＧＦ（２4 ）の原始元αのベクトル
表現と、そのベキ乗（exponentiation）のベクトル表現
を示す図である。この場合に、αのベクトル表現は（０
(MSB) ，０，１，０(LSB) ）（１０進表現で２）であ
る。そして、例えばα1 〜α6 のベクトル表現の各ビッ
ト値は、前述した従来技術における数６式、数１０式、
数１２式、及び数１４式によって示される各係数値ｂ0
〜ｂ3 とよく一致することがわかる。
に対応するガロア体ＧＦ（２4 ）の原始元αのベクトル
表現と、そのベキ乗（exponentiation）のベクトル表現
を示す図である。この場合に、αのベクトル表現は（０
(MSB) ，０，１，０(LSB) ）（１０進表現で２）であ
る。そして、例えばα1 〜α6 のベクトル表現の各ビッ
ト値は、前述した従来技術における数６式、数１０式、
数１２式、及び数１４式によって示される各係数値ｂ0
〜ｂ3 とよく一致することがわかる。
【００５９】ここで、αd は、下記数１５式に示される
ように分解することができる。
ように分解することができる。
【００６０】
【数１５】
【００６１】そして、数１５式の分解演算によって得ら
れる項αs においてｓをｄに置き換えて更に数１５式の
分解演算を行う、という操作を繰り返すことにより、例
えばα6 は、次式のように分解することができる。
れる項αs においてｓをｄに置き換えて更に数１５式の
分解演算を行う、という操作を繰り返すことにより、例
えばα6 は、次式のように分解することができる。
【００６２】
【数１６】
【００６３】これよりαd のベクトル表現値は、数１６
式の右辺のように分解された括弧の入れ子構造の最も内
側から順に、「現在ベクトル値にαのベクトル表現値を
乗算しそのベクトル乗算結果を自乗する演算」又は「現
在ベクトル値をそのまま自乗する演算」を、ガロア体Ｇ
Ｆ（２n ）内で、概略｛ｌｏｇ（ｄ）／ｌｏｇ（２）｝
回繰り返し実行するだけで算出することができる。
式の右辺のように分解された括弧の入れ子構造の最も内
側から順に、「現在ベクトル値にαのベクトル表現値を
乗算しそのベクトル乗算結果を自乗する演算」又は「現
在ベクトル値をそのまま自乗する演算」を、ガロア体Ｇ
Ｆ（２n ）内で、概略｛ｌｏｇ（ｄ）／ｌｏｇ（２）｝
回繰り返し実行するだけで算出することができる。
【００６４】そして、ガロア体ＧＦ（２n ）内での、
「現在ベクトル値にαのベクトル表現値を乗算しそのベ
クトル乗算結果を自乗する演算」又は「現在ベクトル値
をそのまま自乗する演算」をハードウエアで実現するこ
とができれば、αd のベクトル表現値、すなわち前述し
た数５式の係数ｂ0 〜ｂn-1 は、シフトレジスタの段数
ｎが大きければ大きいほど、従来必要であったシフト動
作回数ｄ回よりも大幅に少ない繰り返し回数で算出する
ことが可能となる。
「現在ベクトル値にαのベクトル表現値を乗算しそのベ
クトル乗算結果を自乗する演算」又は「現在ベクトル値
をそのまま自乗する演算」をハードウエアで実現するこ
とができれば、αd のベクトル表現値、すなわち前述し
た数５式の係数ｂ0 〜ｂn-1 は、シフトレジスタの段数
ｎが大きければ大きいほど、従来必要であったシフト動
作回数ｄ回よりも大幅に少ない繰り返し回数で算出する
ことが可能となる。
【００６５】図２は、任意の位相シフト量ｄが与えられ
たときに、図１２のＴＡＰＩＮＦＯ１２０５である前述
した数５式の係数ｂ0 〜ｂn-1 を算出するための上記繰
返し演算を特定するアルゴリズムの原理図である。ステップ１ ：まず、位相シフト量ｄの２進表現値が入力
される。例えば、位相シフト量ｄ＝６としたとき、それ
に対する４ビットの２進表現値は、図２(a) に示される
ように、（０(MSB) ，１，１，０(LSB) ）となる。ステップ２ ：ｎビットのベクトル値（０(MSB) ，０，
０，１(LSB) ）（１０進値の１）を、初期入力ベクトル
値とする。ステップ３ ：対象ビットが、ステップ１で入力された位
相シフト量ｄの２進表現値のＭＳＢ（最上位ビット）と
される。ステップ４ ：対象ビットが“１”なら、入力ベクトル値
に、ガロア体ＧＦ（２n ）内で、原始元αのベクトル値
が乗算され、その乗算結果がステップ４の出力ベクトル
値とされる（操作Ｉ）。例えば、原始多項式ｆ(x) ＝ｘ
4 ＋ｘ＋１に対応するガロア体ＧＦ（２4 ）の原始元α
のベクトル値は、図１に示されるように（０(MSB) ，
０，１，０(LSB) ）、すなわち１０進値で２である。従
って、この場合には、入力ベクトル値に対して、１ビッ
ト左シフト演算が実行される。
たときに、図１２のＴＡＰＩＮＦＯ１２０５である前述
した数５式の係数ｂ0 〜ｂn-1 を算出するための上記繰
返し演算を特定するアルゴリズムの原理図である。ステップ１ ：まず、位相シフト量ｄの２進表現値が入力
される。例えば、位相シフト量ｄ＝６としたとき、それ
に対する４ビットの２進表現値は、図２(a) に示される
ように、（０(MSB) ，１，１，０(LSB) ）となる。ステップ２ ：ｎビットのベクトル値（０(MSB) ，０，
０，１(LSB) ）（１０進値の１）を、初期入力ベクトル
値とする。ステップ３ ：対象ビットが、ステップ１で入力された位
相シフト量ｄの２進表現値のＭＳＢ（最上位ビット）と
される。ステップ４ ：対象ビットが“１”なら、入力ベクトル値
に、ガロア体ＧＦ（２n ）内で、原始元αのベクトル値
が乗算され、その乗算結果がステップ４の出力ベクトル
値とされる（操作Ｉ）。例えば、原始多項式ｆ(x) ＝ｘ
4 ＋ｘ＋１に対応するガロア体ＧＦ（２4 ）の原始元α
のベクトル値は、図１に示されるように（０(MSB) ，
０，１，０(LSB) ）、すなわち１０進値で２である。従
って、この場合には、入力ベクトル値に対して、１ビッ
ト左シフト演算が実行される。
【００６６】対象ビットが“０”なら、入力ベクトル値
がそのままステップ２の出力ベクトル値とされる。ステップ５ ：ステップ４の出力ベクトル値がガロア体Ｇ
Ｆ（２n ）内で自乗され、その演算結果がステップ５の
出力ベクトル値とされる（操作ＩＩ）。具体的には、ス
テップ４の出力ベクトル値のｉ番目の要素ａi （０≦ｉ
≦ｎ−１）がセットされている場合には、ａi がクリア
され要素ａ2iに、ｍｏｄ ２で１が加算され、その加算
結果がステップ５の出力ベクトル値とされる。但し、２
ｉがｎ以上の場合には、ガロア体ＧＦ（２n ）内の原始
多項式ｆ(x) によって定まるα2iと等価な１本以上の要
素ａj に対して、ｍｏｄ ２で１が加算され、その加算
結果がステップ５の出力ベクトル値とされる。ステップ６ ：ステップ１で入力された位相シフト量ｄの
２進表現値において、対象ビットの位置が１ビットＬＳ
Ｂ側にシフトされ、ステップ５の出力ベクトル値が新た
な入力ベクトル値とされて、上記ステップ４とステップ
５が再度実行される。
がそのままステップ２の出力ベクトル値とされる。ステップ５ ：ステップ４の出力ベクトル値がガロア体Ｇ
Ｆ（２n ）内で自乗され、その演算結果がステップ５の
出力ベクトル値とされる（操作ＩＩ）。具体的には、ス
テップ４の出力ベクトル値のｉ番目の要素ａi （０≦ｉ
≦ｎ−１）がセットされている場合には、ａi がクリア
され要素ａ2iに、ｍｏｄ ２で１が加算され、その加算
結果がステップ５の出力ベクトル値とされる。但し、２
ｉがｎ以上の場合には、ガロア体ＧＦ（２n ）内の原始
多項式ｆ(x) によって定まるα2iと等価な１本以上の要
素ａj に対して、ｍｏｄ ２で１が加算され、その加算
結果がステップ５の出力ベクトル値とされる。ステップ６ ：ステップ１で入力された位相シフト量ｄの
２進表現値において、対象ビットの位置が１ビットＬＳ
Ｂ側にシフトされ、ステップ５の出力ベクトル値が新た
な入力ベクトル値とされて、上記ステップ４とステップ
５が再度実行される。
【００６７】ＬＳＢに対するステップ４とステップ５の
処理が終了したら、そのステップ５で得られた出力ベク
トル値の各要素が、図１２のＴＡＰＩＮＦＯ１２０５と
される。以上のステップ１〜ステップ６のアルゴリズム
をハードウエアで実現することにより、任意の位相シフ
ト量ｄに対する図１２のＴＡＰＩＮＦＯ１２０５を高速
に演算することが可能となる。
処理が終了したら、そのステップ５で得られた出力ベク
トル値の各要素が、図１２のＴＡＰＩＮＦＯ１２０５と
される。以上のステップ１〜ステップ６のアルゴリズム
をハードウエアで実現することにより、任意の位相シフ
ト量ｄに対する図１２のＴＡＰＩＮＦＯ１２０５を高速
に演算することが可能となる。
【００６８】図２(b) は、位相シフト量ｄ＝６に対応す
る図２(a) に示される４ビットの位相シフト量（０(MS
B) ，１，１，０(LSB) ）に対して、上記ステップ１〜
ステップ６が実行される手順を示した図である。
る図２(a) に示される４ビットの位相シフト量（０(MS
B) ，１，１，０(LSB) ）に対して、上記ステップ１〜
ステップ６が実行される手順を示した図である。
【００６９】また、図２(c) は、図２(b) の各演算手順
に対する数学的な演算結果を示した図である。図２(c)
の最終的な演算結果α6 ＝α3 ＋α2 は、数１３式に示
される従来の演算結果と良く一致している。 ＜本発明の実施の形態の全体構成＞図３は、４段のシフ
トレジスタ（ＳＲ）１２０３を含み任意の位相を有する
Ｍ系列を発生することのできる図１２に示される回路を
前提とし、図１２のＴＡＰＩＮＦＯ１２０５を生成す
る、本発明の実施の形態の回路の構成図である。
に対する数学的な演算結果を示した図である。図２(c)
の最終的な演算結果α6 ＝α3 ＋α2 は、数１３式に示
される従来の演算結果と良く一致している。 ＜本発明の実施の形態の全体構成＞図３は、４段のシフ
トレジスタ（ＳＲ）１２０３を含み任意の位相を有する
Ｍ系列を発生することのできる図１２に示される回路を
前提とし、図１２のＴＡＰＩＮＦＯ１２０５を生成す
る、本発明の実施の形態の回路の構成図である。
【００７０】また、図４は、図３の回路の動作タイミン
グチャートである。今、原始多項式をｆ(x) ＝ｘ4 ＋ｘ
＋１とすれば、位相シフト量（ＳＦＴＶＡＬ）３０１、
ラッチ出力（ＬＡＴＯＵＴ）３０６、自乗演算部出力
（ＭＵＬＯＵＴ）３０８、及び２倍演算部出力（ＤＢＬ
ＯＵＴ）３１０等の信号は、４ビット幅のベクトル信号
となる。
グチャートである。今、原始多項式をｆ(x) ＝ｘ4 ＋ｘ
＋１とすれば、位相シフト量（ＳＦＴＶＡＬ）３０１、
ラッチ出力（ＬＡＴＯＵＴ）３０６、自乗演算部出力
（ＭＵＬＯＵＴ）３０８、及び２倍演算部出力（ＤＢＬ
ＯＵＴ）３１０等の信号は、４ビット幅のベクトル信号
となる。
【００７１】まず、ＳＦＴＶＡＬ３０１がシフト量レジ
スタ（ＳＲＥＧ）３０２に予め設定されている。この動
作は、前述した＜本発明の実施の形態の原理＞で示され
る演算アルゴリズムのステップ１に対応する。図４の例
では、例えば、位相シフト量ｄ＝６であって、ＳＲＥＧ
３０２には、その４ビットの２進表現値（０(MSB) ，
１，１，０(LSB) ）が設定される。
スタ（ＳＲＥＧ）３０２に予め設定されている。この動
作は、前述した＜本発明の実施の形態の原理＞で示され
る演算アルゴリズムのステップ１に対応する。図４の例
では、例えば、位相シフト量ｄ＝６であって、ＳＲＥＧ
３０２には、その４ビットの２進表現値（０(MSB) ，
１，１，０(LSB) ）が設定される。
【００７２】またラッチ部（ＬＡＴ）３０５には、４ビ
ットのベクトル値（０(MSB) ，０，０，１(LSB) ）が、
予め初期入力ベクトル値（ＬＡＴＩＮＩ）３０４として
設定されている。この動作は、前述した＜本発明の実施
の形態の原理＞で示される演算アルゴリズムのステップ
２に対応する。この結果、ＬＡＴＯＵＴ３０６は、初期
ベクトル値（０(MSB) ，０，０，１(LSB) ）（１０進表
現の１）を示し、従って、自乗演算部（ＭＵＬ）３０７
から出力されるＭＵＬＯＵＴ３０８も同じベクトル値と
なる。
ットのベクトル値（０(MSB) ，０，０，１(LSB) ）が、
予め初期入力ベクトル値（ＬＡＴＩＮＩ）３０４として
設定されている。この動作は、前述した＜本発明の実施
の形態の原理＞で示される演算アルゴリズムのステップ
２に対応する。この結果、ＬＡＴＯＵＴ３０６は、初期
ベクトル値（０(MSB) ，０，０，１(LSB) ）（１０進表
現の１）を示し、従って、自乗演算部（ＭＵＬ）３０７
から出力されるＭＵＬＯＵＴ３０８も同じベクトル値と
なる。
【００７３】次に図４に示されるタイミングＴ０で、Ｓ
ＲＥＧ３０２からスイッチ（ＳＷ）３０３に、ＳＦＴＶ
ＡＬ３０１の２進表現値（０(MSB) ，１，１，０(LSB)
）の第４ビット値（ＭＳＢ値）“０”が、選択制御信
号（ＳＥＬ）３１１として出力される。この動作は、前
述した＜本発明の実施の形態の原理＞で示される演算ア
ルゴリズムのステップ３に対応する。
ＲＥＧ３０２からスイッチ（ＳＷ）３０３に、ＳＦＴＶ
ＡＬ３０１の２進表現値（０(MSB) ，１，１，０(LSB)
）の第４ビット値（ＭＳＢ値）“０”が、選択制御信
号（ＳＥＬ）３１１として出力される。この動作は、前
述した＜本発明の実施の形態の原理＞で示される演算ア
ルゴリズムのステップ３に対応する。
【００７４】ＳＷ３０３は、ＳＥＬ３１１の値が“０”
である場合には、ＭＵＬＯＵＴ３０８を選択する。そし
て、図４に示されるように、タイミングＴ１において、
ＳＷ３０３が選択しているＭＵＬＯＵＴ３０８のベクト
ル値（０(MSB) ，０，０，１(LSB) ）が、ＬＡＴ３０５
にラッチされる。この動作は、前述した＜本発明の実施
の形態の原理＞で示される演算アルゴリズムのステップ
４における対象ビットが“０”である場合の処理に対応
する。
である場合には、ＭＵＬＯＵＴ３０８を選択する。そし
て、図４に示されるように、タイミングＴ１において、
ＳＷ３０３が選択しているＭＵＬＯＵＴ３０８のベクト
ル値（０(MSB) ，０，０，１(LSB) ）が、ＬＡＴ３０５
にラッチされる。この動作は、前述した＜本発明の実施
の形態の原理＞で示される演算アルゴリズムのステップ
４における対象ビットが“０”である場合の処理に対応
する。
【００７５】この結果、ＬＡＴＯＵＴ３０６は、ベクト
ル値（０(MSB) ，０，０，１(LSB)）（１０進表現の
１）を示し、従って、ＭＵＬ３０７から出力されるＭＵ
ＬＯＵＴ３０８も同じベクトル値となる。この動作は、
前述した＜本発明の実施の形態の原理＞で示される演算
アルゴリズムのステップ５に対応する。
ル値（０(MSB) ，０，０，１(LSB)）（１０進表現の
１）を示し、従って、ＭＵＬ３０７から出力されるＭＵ
ＬＯＵＴ３０８も同じベクトル値となる。この動作は、
前述した＜本発明の実施の形態の原理＞で示される演算
アルゴリズムのステップ５に対応する。
【００７６】次に、図４に示されるように、タイミング
Ｔ２で、ＳＲＥＧ３０２の内容がシフトされ、ＳＲＥＧ
３０２からＳＷ３０３に、ＳＦＴＶＡＬ３０１の２進表
現値（０(MSB) ，１，１，０(LSB) ）の第３ビット値
“１”が、ＳＥＬ３１１として出力される。この動作
は、前述した＜本発明の実施の形態の原理＞で示される
演算アルゴリズムのステップ６に対応する。
Ｔ２で、ＳＲＥＧ３０２の内容がシフトされ、ＳＲＥＧ
３０２からＳＷ３０３に、ＳＦＴＶＡＬ３０１の２進表
現値（０(MSB) ，１，１，０(LSB) ）の第３ビット値
“１”が、ＳＥＬ３１１として出力される。この動作
は、前述した＜本発明の実施の形態の原理＞で示される
演算アルゴリズムのステップ６に対応する。
【００７７】ＳＷ３０３は、ＳＥＬ３１１の値が“１”
である場合には、ＤＢＬＯＵＴ３１０を選択する。ここ
で、２倍演算部（ＤＢＬ）３０９は、ＭＵＬＯＵＴ３０
８のベクトル値（０(MSB) ，０，０，１(LSB) ）に対し
て１ビット左シフト演算を実行することによって、ＤＢ
ＬＯＵＴ３１０として、ベクトル値（０(MSB) ，０，
１，０(LSB) ）を出力する。そして、図４に示されるよ
うに、タイミングＴ３において、ＳＷ３０３が選択して
いるＤＢＬＯＵＴ３１０の上記ベクトル値が、ＬＡＴ３
０５にラッチされる。この動作は、前述の＜本発明の実
施の形態の原理＞で示される演算アルゴリズムのステッ
プ４における対象ビットが“１”である場合の処理に対
応する。
である場合には、ＤＢＬＯＵＴ３１０を選択する。ここ
で、２倍演算部（ＤＢＬ）３０９は、ＭＵＬＯＵＴ３０
８のベクトル値（０(MSB) ，０，０，１(LSB) ）に対し
て１ビット左シフト演算を実行することによって、ＤＢ
ＬＯＵＴ３１０として、ベクトル値（０(MSB) ，０，
１，０(LSB) ）を出力する。そして、図４に示されるよ
うに、タイミングＴ３において、ＳＷ３０３が選択して
いるＤＢＬＯＵＴ３１０の上記ベクトル値が、ＬＡＴ３
０５にラッチされる。この動作は、前述の＜本発明の実
施の形態の原理＞で示される演算アルゴリズムのステッ
プ４における対象ビットが“１”である場合の処理に対
応する。
【００７８】この結果、ＬＡＴＯＵＴ３０６は、ベクト
ル値（０(MSB) ，０，１，０(LSB)）を示し、従って、
ＭＵＬ３０７から出力されるＭＵＬＯＵＴ３０８は、ベ
クトル値（０(MSB) ，１，０，０(LSB) ）を示す。この
動作は、前述した＜本発明の実施の形態の原理＞で示さ
れる演算アルゴリズムのステップ５に対応する。
ル値（０(MSB) ，０，１，０(LSB)）を示し、従って、
ＭＵＬ３０７から出力されるＭＵＬＯＵＴ３０８は、ベ
クトル値（０(MSB) ，１，０，０(LSB) ）を示す。この
動作は、前述した＜本発明の実施の形態の原理＞で示さ
れる演算アルゴリズムのステップ５に対応する。
【００７９】次に、図４に示されるように、タイミング
Ｔ４で、ＳＲＥＧ３０２の内容がシフトされ、ＳＲＥＧ
３０２からＳＷ３０３に、ＳＦＴＶＡＬ３０１の２進表
現値（０(MSB) ，１，１，０(LSB) ）の第２ビット値
“１”が、ＳＥＬ３１１として出力される。この動作
は、前述した＜本発明の実施の形態の原理＞で示される
演算アルゴリズムのステップ６に対応する。
Ｔ４で、ＳＲＥＧ３０２の内容がシフトされ、ＳＲＥＧ
３０２からＳＷ３０３に、ＳＦＴＶＡＬ３０１の２進表
現値（０(MSB) ，１，１，０(LSB) ）の第２ビット値
“１”が、ＳＥＬ３１１として出力される。この動作
は、前述した＜本発明の実施の形態の原理＞で示される
演算アルゴリズムのステップ６に対応する。
【００８０】ＳＷ３０３は、ＳＥＬ３１１の値が“１”
である場合には、ＤＢＬＯＵＴ３１０を選択する。ここ
で、２倍演算部（ＤＢＬ）３０９は、ＭＵＬＯＵＴ３０
８のベクトル値（０(MSB) ，１，０，０(LSB) ）に対し
て１ビット左シフト演算を実行することによって、ＤＢ
ＬＯＵＴ３１０として、ベクトル値（１(MSB) ，０，
０，０(LSB) ）を出力する。そして、図４に示されるよ
うに、タイミングＴ５において、ＳＷ３０３が選択して
いるＤＢＬＯＵＴ３１０の上記ベクトル値が、ＬＡＴ３
０５にラッチされる。この動作は、前述の＜本発明の実
施の形態の原理＞で示される演算アルゴリズムのステッ
プ４における対象ビットが“１”である場合の処理に対
応する。
である場合には、ＤＢＬＯＵＴ３１０を選択する。ここ
で、２倍演算部（ＤＢＬ）３０９は、ＭＵＬＯＵＴ３０
８のベクトル値（０(MSB) ，１，０，０(LSB) ）に対し
て１ビット左シフト演算を実行することによって、ＤＢ
ＬＯＵＴ３１０として、ベクトル値（１(MSB) ，０，
０，０(LSB) ）を出力する。そして、図４に示されるよ
うに、タイミングＴ５において、ＳＷ３０３が選択して
いるＤＢＬＯＵＴ３１０の上記ベクトル値が、ＬＡＴ３
０５にラッチされる。この動作は、前述の＜本発明の実
施の形態の原理＞で示される演算アルゴリズムのステッ
プ４における対象ビットが“１”である場合の処理に対
応する。
【００８１】この結果、ＬＡＴＯＵＴ３０６は、ベクト
ル値（１(MSB) ，０，０，０(LSB)）を示し、従って、
ＭＵＬ３０７から出力されるＭＵＬＯＵＴ３０８は、ベ
クトル値（１(MSB) ，１，０，０(LSB) ）を示す。この
動作は、前述した＜本発明の実施の形態の原理＞で示さ
れる演算アルゴリズムのステップ５に対応する。
ル値（１(MSB) ，０，０，０(LSB)）を示し、従って、
ＭＵＬ３０７から出力されるＭＵＬＯＵＴ３０８は、ベ
クトル値（１(MSB) ，１，０，０(LSB) ）を示す。この
動作は、前述した＜本発明の実施の形態の原理＞で示さ
れる演算アルゴリズムのステップ５に対応する。
【００８２】次に、図４に示されるように、タイミング
Ｔ４で、ＳＲＥＧ３０２の内容がシフトされ、ＳＲＥＧ
３０２からＳＷ３０３に、ＳＦＴＶＡＬ３０１の２進表
現値（０(MSB) ，１，１，０(LSB) ）の第１ビット値
（ＬＳＢ）“０”が、ＳＥＬ３１１として出力される。
この動作は、前述した＜本発明の実施の形態の原理＞で
示される演算アルゴリズムのステップ６に対応する。
Ｔ４で、ＳＲＥＧ３０２の内容がシフトされ、ＳＲＥＧ
３０２からＳＷ３０３に、ＳＦＴＶＡＬ３０１の２進表
現値（０(MSB) ，１，１，０(LSB) ）の第１ビット値
（ＬＳＢ）“０”が、ＳＥＬ３１１として出力される。
この動作は、前述した＜本発明の実施の形態の原理＞で
示される演算アルゴリズムのステップ６に対応する。
【００８３】ＳＷ３０３は、ＳＥＬ３１１の値が“０”
である場合には、ＭＵＬＯＵＴ３０８のベクトル値（１
(MSB) ，１，０，０(LSB) ）を選択する。そして、図４
に示されるように、タイミングＴ７において、ＳＷ３０
３が選択しているＭＵＬＯＵＴ３０８の上記ベクトル値
が、ＬＡＴ３０５にラッチされる。この動作は、前述し
た＜本発明の実施の形態の原理＞で示される演算アルゴ
リズムのステップ４における対象ビットが“０”である
場合の処理に対応する。
である場合には、ＭＵＬＯＵＴ３０８のベクトル値（１
(MSB) ，１，０，０(LSB) ）を選択する。そして、図４
に示されるように、タイミングＴ７において、ＳＷ３０
３が選択しているＭＵＬＯＵＴ３０８の上記ベクトル値
が、ＬＡＴ３０５にラッチされる。この動作は、前述し
た＜本発明の実施の形態の原理＞で示される演算アルゴ
リズムのステップ４における対象ビットが“０”である
場合の処理に対応する。
【００８４】この結果、ＬＡＴＯＵＴ３０６は、ベクト
ル値（１(MSB) ，１，０，０(LSB)）を示す。そして、
８タイミングめのタイミングＴ７の終了に同期して、Ｌ
ＡＴＯＵＴ３０６のベクトル値（１(MSB) ，１，０，０
(LSB) ）が、位相シフト量ｄ＝６に対応する図１２のＴ
ＡＰＩＮＦＯ１２０５として得られる。
ル値（１(MSB) ，１，０，０(LSB)）を示す。そして、
８タイミングめのタイミングＴ７の終了に同期して、Ｌ
ＡＴＯＵＴ３０６のベクトル値（１(MSB) ，１，０，０
(LSB) ）が、位相シフト量ｄ＝６に対応する図１２のＴ
ＡＰＩＮＦＯ１２０５として得られる。
【００８５】このベクトル値は、図２(c) の最終的な演
算結果α6 ＝α3 ＋α2 、又は数１３式に示される従来
の演算結果と良く一致している。 ＜本発明の実施の形態におけるＭＵＬ３０７の第１の回
路構成＞図５は、図３のＭＵＬ３０７の第１の回路構成
図である。
算結果α6 ＝α3 ＋α2 、又は数１３式に示される従来
の演算結果と良く一致している。 ＜本発明の実施の形態におけるＭＵＬ３０７の第１の回
路構成＞図５は、図３のＭＵＬ３０７の第１の回路構成
図である。
【００８６】この回路は、入力信号線ａ0 〜ａ3 （図３
のＬＡＴＯＵＴ３０６）と出力信号線ｂ0 〜ｂ3 （図３
のＭＵＬＯＵＴ３０８）との間で、次のような接続を実
現する。すなわち、 （１）まず一般に入力信号線ａi （０≦ｉ≦ｎ−１）に
つき、ｉ≦［ｎ／２］（但し、［ｘ］はｘを超えない整
数）である場合は、入力信号線ａi は出力信号線ｂ2iに
接続される。具体的には、入力信号線ａo は排他的論理
和回路（ＥＸＯＲ）５０１を介して出力信号線ｂo に接
続され、入力信号線ａ1 はＥＸＯＲ５０１を介して出力
信号線ｂ2 に接続される。
のＬＡＴＯＵＴ３０６）と出力信号線ｂ0 〜ｂ3 （図３
のＭＵＬＯＵＴ３０８）との間で、次のような接続を実
現する。すなわち、 （１）まず一般に入力信号線ａi （０≦ｉ≦ｎ−１）に
つき、ｉ≦［ｎ／２］（但し、［ｘ］はｘを超えない整
数）である場合は、入力信号線ａi は出力信号線ｂ2iに
接続される。具体的には、入力信号線ａo は排他的論理
和回路（ＥＸＯＲ）５０１を介して出力信号線ｂo に接
続され、入力信号線ａ1 はＥＸＯＲ５０１を介して出力
信号線ｂ2 に接続される。
【００８７】（２）次に一般に入力信号線ａi （０≦ｉ
≦ｎ−１）につき、ｉ＞［ｎ／２］である場合には、入
力信号線ａi は、ガロア体ＧＦ（２n ）内の原始多項式
ｆ(x) ＝ｘ4 ＋ｘ＋１により定まるα2iと等価な１本以
上の出力信号線ｂj （但し、０≦ｊ≦ｎ−１）に接続さ
れる。具体的には、入力信号線ａ2 は、出力信号線ｂ1
とＥＸＯＲ５０１を介して出力信号線ｂ0とに接続さ
れ、入力信号線ａ3 は、出力信号線ｂ3 とＥＸＯＲ５０
１を介して出力信号線ｂ2 とに接続される。
≦ｎ−１）につき、ｉ＞［ｎ／２］である場合には、入
力信号線ａi は、ガロア体ＧＦ（２n ）内の原始多項式
ｆ(x) ＝ｘ4 ＋ｘ＋１により定まるα2iと等価な１本以
上の出力信号線ｂj （但し、０≦ｊ≦ｎ−１）に接続さ
れる。具体的には、入力信号線ａ2 は、出力信号線ｂ1
とＥＸＯＲ５０１を介して出力信号線ｂ0とに接続さ
れ、入力信号線ａ3 は、出力信号線ｂ3 とＥＸＯＲ５０
１を介して出力信号線ｂ2 とに接続される。
【００８８】上述のように、１つの出力信号線に対し、
複数の入力信号線が接続される場合には、複数の入力信
号線はＥＸＯＲ５０１を介して出力信号線に接続され
る。以上の構成により、図３のガロア体ＧＦ（２n ）内
の自乗演算を実行するＭＵＬ３０７は、１クロックで動
作するハードウエアとして実現できる。 ＜本発明の実施の形態におけるＭＵＬ３０７の第２の回
路構成＞図６は、図３のＭＵＬ３０７の第２の回路構成
図である。
複数の入力信号線が接続される場合には、複数の入力信
号線はＥＸＯＲ５０１を介して出力信号線に接続され
る。以上の構成により、図３のガロア体ＧＦ（２n ）内
の自乗演算を実行するＭＵＬ３０７は、１クロックで動
作するハードウエアとして実現できる。 ＜本発明の実施の形態におけるＭＵＬ３０７の第２の回
路構成＞図６は、図３のＭＵＬ３０７の第２の回路構成
図である。
【００８９】この回路は、入力信号線ａ0 〜ａn-1 （図
６ではｎ＝４）の各信号値を保持する入力レジスタ６０
１と、ガロア体ＧＦ（２n ）内の原始元αに対応する各
演算値α0 ，α2 ，・・・，α2nを示す係数値を記憶す
るタップテーブル６０２と、ｎビットの各信号値ｂ0 〜
ｂn-1 を保持するラッチ６０３と、ラッチ６０３の各出
力値とタップテーブル６０２の各出力値との排他的論理
和をそれぞれ演算し、その演算結果をラッチ６０１の入
力側にフィードバックするｎ個の排他的論理和回路（Ｅ
ＸＯＲ）６０４とを有する。
６ではｎ＝４）の各信号値を保持する入力レジスタ６０
１と、ガロア体ＧＦ（２n ）内の原始元αに対応する各
演算値α0 ，α2 ，・・・，α2nを示す係数値を記憶す
るタップテーブル６０２と、ｎビットの各信号値ｂ0 〜
ｂn-1 を保持するラッチ６０３と、ラッチ６０３の各出
力値とタップテーブル６０２の各出力値との排他的論理
和をそれぞれ演算し、その演算結果をラッチ６０１の入
力側にフィードバックするｎ個の排他的論理和回路（Ｅ
ＸＯＲ）６０４とを有する。
【００９０】動作開始時には、まず、ラッチ６０３の内
容が全て０にリセットされる。次に、入力レジスタ６０
１に設定された入力信号線ａ0 〜ａn-1 （図３のＬＡＴ
ＯＵＴ３０６）のうち、入力信号線ａ0 の信号値から順
に入力信号線ａn-1 の信号値まで、下記動作が繰り返し
実行される。
容が全て０にリセットされる。次に、入力レジスタ６０
１に設定された入力信号線ａ0 〜ａn-1 （図３のＬＡＴ
ＯＵＴ３０６）のうち、入力信号線ａ0 の信号値から順
に入力信号線ａn-1 の信号値まで、下記動作が繰り返し
実行される。
【００９１】（１）現在処理中の入力信号線ａi の信号
値に対応するタップテーブル６０２内の係数値群が読み
出され、それぞれの係数値がｎ個のＥＸＯＲ６０４のそ
れぞれに入力される。各ＥＸＯＲ６０４には、ラッチ６
０３の各出力も入力している。
値に対応するタップテーブル６０２内の係数値群が読み
出され、それぞれの係数値がｎ個のＥＸＯＲ６０４のそ
れぞれに入力される。各ＥＸＯＲ６０４には、ラッチ６
０３の各出力も入力している。
【００９２】（２）各ＥＸＯＲ６０４がラッチ６０３の
各入力にフィードバックされる。 （３）次の入力信号線ａi+1 が選択され、上記（１）及
び（２）の動作が再度実行される。
各入力にフィードバックされる。 （３）次の入力信号線ａi+1 が選択され、上記（１）及
び（２）の動作が再度実行される。
【００９３】（４）入力信号線ａn-1 に対し上記（１）
及び（２）の動作が終了したら、各ＥＸＯＲ６０４の出
力が出力信号ｂ0 〜ｂ3 （図３のＭＵＬＯＵＴ３０８）
として出力される。
及び（２）の動作が終了したら、各ＥＸＯＲ６０４の出
力が出力信号ｂ0 〜ｂ3 （図３のＭＵＬＯＵＴ３０８）
として出力される。
【００９４】以上の構成により、図３のガロア体ＧＦ
（２n ）内の自乗演算を実行するＭＵＬ３０７は、最大
ｎクロックで動作するハードウエアとして実現できる。 ＜本発明の実施の形態におけるＤＢＬ３０９の第１の回
路構成＞図７は、図３のＤＢＬ３０９の第１の回路構成
図である。
（２n ）内の自乗演算を実行するＭＵＬ３０７は、最大
ｎクロックで動作するハードウエアとして実現できる。 ＜本発明の実施の形態におけるＤＢＬ３０９の第１の回
路構成＞図７は、図３のＤＢＬ３０９の第１の回路構成
図である。
【００９５】この回路は、入力信号線ａ0 〜ａ3 （図３
のＭＵＬＯＵＴ３０８）と出力信号線ｂ0 〜ｂ3 （図３
のＤＢＬＯＵＴ３１０）との間で、次のような接続を実
現する。すなわち、 （１）まず一般に入力信号線ａi （０≦ｉ≦ｎ−１）に
つき、ｉ＜ｎ−１の場合は、入力信号線ａi は出力信号
線ｂi+1 に接続される。具体的には、入力信号線ａo ，
ａ1 ，ａ2 はそれぞれ、出力信号線ｂ1 ，ｂ2 ，ｂ3に
接続される。
のＭＵＬＯＵＴ３０８）と出力信号線ｂ0 〜ｂ3 （図３
のＤＢＬＯＵＴ３１０）との間で、次のような接続を実
現する。すなわち、 （１）まず一般に入力信号線ａi （０≦ｉ≦ｎ−１）に
つき、ｉ＜ｎ−１の場合は、入力信号線ａi は出力信号
線ｂi+1 に接続される。具体的には、入力信号線ａo ，
ａ1 ，ａ2 はそれぞれ、出力信号線ｂ1 ，ｂ2 ，ｂ3に
接続される。
【００９６】（２）次に一般に入力信号線ａi （０≦ｉ
≦ｎ−１）につき、ｉ＝ｎ−１の場合は、入力信号線ａ
i は、ガロア体ＧＦ（２n ）内の原始多項式ｆ(x)＝ｘ
4 ＋ｘ＋１によって定まるαn と等価な１本以上の出力
信号線ｂj（但し、０≦ｊ≦ｎ−１）に接続される。具
体的には、入力信号線ａ3は、出力信号線ｂ0 とＥＸＯ
Ｒ７０１を介して出力信号線ｂ1 とに接続される。
≦ｎ−１）につき、ｉ＝ｎ−１の場合は、入力信号線ａ
i は、ガロア体ＧＦ（２n ）内の原始多項式ｆ(x)＝ｘ
4 ＋ｘ＋１によって定まるαn と等価な１本以上の出力
信号線ｂj（但し、０≦ｊ≦ｎ−１）に接続される。具
体的には、入力信号線ａ3は、出力信号線ｂ0 とＥＸＯ
Ｒ７０１を介して出力信号線ｂ1 とに接続される。
【００９７】上述のように、１つの出力信号線に対し、
複数の入力信号線が接続される場合には、複数の入力信
号線はＥＸＯＲ７０１を介して出力信号線に接続され
る。以上の構成により、図３のガロア体ＧＦ（２n ）内
の２倍演算を実行するＤＢＬ３０９は、１クロックで動
作するハードウエアとして実現できる。＜本発明の実施
の形態におけるＤＢＬ３０９の第２の回路構成＞図８
は、図３のＤＢＬ３０９の第２の回路構成図である。
複数の入力信号線が接続される場合には、複数の入力信
号線はＥＸＯＲ７０１を介して出力信号線に接続され
る。以上の構成により、図３のガロア体ＧＦ（２n ）内
の２倍演算を実行するＤＢＬ３０９は、１クロックで動
作するハードウエアとして実現できる。＜本発明の実施
の形態におけるＤＢＬ３０９の第２の回路構成＞図８
は、図３のＤＢＬ３０９の第２の回路構成図である。
【００９８】この回路は、ｎ（図８ではｎ＝４）段のシ
フトレジスタ（ＳＲ）８０１に加えて、ガロア体ＧＦ
（２n ）内の原始多項式ｆ(x) ＝ｘ4 ＋ｘ＋１によって
定まるαn と等価な１個以上の係数の位置に対応するＳ
Ｒ８０１の１個以上の所定段の出力とＳＲ８０１の最終
段の出力とに対してそれぞれ排他的論理和を演算し、各
演算結果をＳＲ８０１の上記各所定段の次段への各入力
信号として出力する１個以上の排他的論理和回路（ＥＸ
ＯＲ）８０２とを有する。図８の例では、ＳＲ８０１の
第１段めａo と第２段めａ1 との間にＥＸＯＲ８０２が
挿入される。
フトレジスタ（ＳＲ）８０１に加えて、ガロア体ＧＦ
（２n ）内の原始多項式ｆ(x) ＝ｘ4 ＋ｘ＋１によって
定まるαn と等価な１個以上の係数の位置に対応するＳ
Ｒ８０１の１個以上の所定段の出力とＳＲ８０１の最終
段の出力とに対してそれぞれ排他的論理和を演算し、各
演算結果をＳＲ８０１の上記各所定段の次段への各入力
信号として出力する１個以上の排他的論理和回路（ＥＸ
ＯＲ）８０２とを有する。図８の例では、ＳＲ８０１の
第１段めａo と第２段めａ1 との間にＥＸＯＲ８０２が
挿入される。
【００９９】動作時には、ＳＲ８０１の各段に入力信号
（図３のＭＵＬＯＵＴ３０８）が入力され、１段分のシ
フト動作が実行された後に、ＳＲ８０１の各段の内容が
出力信号（図３のＤＢＬＯＵＴ３１０）として出力され
る。
（図３のＭＵＬＯＵＴ３０８）が入力され、１段分のシ
フト動作が実行された後に、ＳＲ８０１の各段の内容が
出力信号（図３のＤＢＬＯＵＴ３１０）として出力され
る。
【０１００】以上の構成により、図３のガロア体ＧＦ
（２n ）内の２倍演算を実行するＤＢＬ３０９は、１ク
ロックで動作するハードウエアとして実現できる。
（２n ）内の２倍演算を実行するＤＢＬ３０９は、１ク
ロックで動作するハードウエアとして実現できる。
【０１０１】
【発明の効果】本発明によれば、「現在ベクトル値に原
始元αのベクトル表現値を乗算しそのベクトル乗算結果
を自乗する演算」又は「現在ベクトル値をそのまま自乗
する演算」を、ガロア体ＧＦ（２n ）内で、概略｛ｌｏ
ｇ（ｄ）／ｌｏｇ（２）｝回繰り返し実行するだけで算
出することが可能となる。
始元αのベクトル表現値を乗算しそのベクトル乗算結果
を自乗する演算」又は「現在ベクトル値をそのまま自乗
する演算」を、ガロア体ＧＦ（２n ）内で、概略｛ｌｏ
ｇ（ｄ）／ｌｏｇ（２）｝回繰り返し実行するだけで算
出することが可能となる。
【０１０２】そして、ガロア体ＧＦ（２n ）内での、上
記２種類の演算は、コンパクトな規模のハードウエアで
実現することが可能である。この結果、Ｍ系列の周期が
長いほど、その位相シフト係数算出を、従来よりも大幅
に少ない繰り返し回数で算出することが可能となる。
記２種類の演算は、コンパクトな規模のハードウエアで
実現することが可能である。この結果、Ｍ系列の周期が
長いほど、その位相シフト係数算出を、従来よりも大幅
に少ない繰り返し回数で算出することが可能となる。
【図１】原始多項式ｆ(x) ＝ｘ4 ＋ｘ＋１に対応するガ
ロア体ＧＦ（２4 ）の原始元αのベクトル表現と、その
ベキ乗のベクトル表現を示す図である。
ロア体ＧＦ（２4 ）の原始元αのベクトル表現と、その
ベキ乗のベクトル表現を示す図である。
【図２】本発明の操作原理の説明図である。
【図３】本発明の実施の形態の回路の構成図である。
【図４】本発明の実施の形態の回路の動作タイミングチ
ャートである。
ャートである。
【図５】自乗演算部（ＭＵＬ）の第１の回路構成図であ
る。
る。
【図６】自乗演算部（ＭＵＬ）の第２の回路構成図であ
る。
る。
【図７】２倍演算部（ＤＢＬ）の第１の回路構成図であ
る。
る。
【図８】２倍演算部（ＤＢＬ）の第２の回路構成図であ
る。
る。
【図９】ＣＤＭＡ通信システムの一原理構成を示す図で
ある。
ある。
【図１０】Ｍ系列を発生する回路の構成図である。
【図１１】４段のＭ系列を発生する回路の構成図であ
る。
る。
【図１２】任意の位相を有するＭ系列を発生する回路の
構成図である。
構成図である。
【図１３】任意の位相を有するＭ系列の発生原理の説明
図（その１）である。
図（その１）である。
【図１４】任意の位相を有するＭ系列の発生原理の説明
図（その２）である。
図（その２）である。
【図１５】任意の位相を有するＭ系列を発生するための
タップ情報ＴＡＰＩＮＦＯの生成回路の従来技術の構成
図である。
タップ情報ＴＡＰＩＮＦＯの生成回路の従来技術の構成
図である。
３０１ ＳＦＴＶＡＬ ３０２ ＳＲＥＧ ３０３ ＳＷ ３０４ ＬＡＴＩＮＩ ３０５ ＬＡＴ ３０６ ＬＡＴＯＵＴ ３０７ ＭＵＬ ３０８ ＭＵＬＯＵＴ ３０９ ＤＢＬ ３１０ ＤＢＬＯＵＴ ３１１ ＳＥＬ ５０１、６０４、７０１、８０２、１２０７、１５０２
ＥＸＯＲ ６０１ 入力レジスタ ６０２ タップテーブル ６０３ ラッチ ８０１、１２０３、１５０１ ＳＲ ９０１ ＣＤＭＡ送信機 ９０２ ＣＤＭＡ受信機 ９０３ 送信信号源 ９０４ 拡散符号生成部 ９０５ 拡散変調部 ９０６ 伝送路 ９０７ 逆拡散符号生成部 ９０８ 逆拡散復調部 ９０９ 受信信号処理部 １２０１ ＰＮＧ １２０２ ＡＴＡＰ １２０４ ＴＡＰ １２０５ ＴＡＰＩＮＦＯ １２０６ ＡＮＤ
ＥＸＯＲ ６０１ 入力レジスタ ６０２ タップテーブル ６０３ ラッチ ８０１、１２０３、１５０１ ＳＲ ９０１ ＣＤＭＡ送信機 ９０２ ＣＤＭＡ受信機 ９０３ 送信信号源 ９０４ 拡散符号生成部 ９０５ 拡散変調部 ９０６ 伝送路 ９０７ 逆拡散符号生成部 ９０８ 逆拡散復調部 ９０９ 受信信号処理部 １２０１ ＰＮＧ １２０２ ＡＴＡＰ １２０４ ＴＡＰ １２０５ ＴＡＰＩＮＦＯ １２０６ ＡＮＤ
Claims (6)
- 【請求項１】 ｎ次の原始多項式ｆ(x) により生成され
るＭ系列の出力ａiに対し位相がｄビットだけシフトし
たＭ系列ｘd ａi を、前記出力ａi に対しそれぞれ位相
が０〜ｎ−１ビットだけシフトした各Ｍ系列ｘ0 ａi 〜
ｘn-1 ａi の線形結合、 ｂ0 ｘ0 ａi ＋ｂ1 ｘ1 ａi ＋ｂ2 ｘ2 ａi ＋・・・＋
ｂn-1 ｘn-1 ａi によって得るための各位相シフト係数ｂ0 〜ｂn-1 を算
出するための方法であって、 前記位相シフト量ｄの２進値を入力する第１の過程と、 １０進値の１に対応するｎビットのベクトル値を初期入
力ベクトル値として設定する第２の過程と、 対象ビットを、前記第１の過程において入力された位相
シフト量ｄの２進値の最上位ビットとして設定する第３
の過程と、 対象ビットが“１”である場合に、入力ベクトル値に、
ガロア体ＧＦ（２n ）内で、原始元αのベクトル値を乗
算し、その乗算結果を出力ベクトル値とし、対象ビット
が“０”である場合に、入力ベクトル値をそのまま出力
ベクトル値とする第４の過程と、 該第４の過程において得られる出力ベクトル値に対して
ガロア体ＧＦ（２n ）内で自乗演算を実行する第５の過
程と、 前記第１の過程において入力された位相シフト量ｄの２
進値において、対象ビットの位置を１ビット最下位ビッ
ト側にシフトし、前記第５の過程における自乗演算結果
を新たな入力ベクトル値として、前記第４及び第５の過
程を実行させる第６の過程と、 前記第１の過程において入力された位相シフト量ｄの２
進値を構成する全てのビットについて前記第４及び第５
の過程の実行が終了した時点で、それまでに得られた演
算結果の各要素を前記位相シフト係数ｂ0 〜ｂn-1 とし
て出力する第７の過程と、 を含むことを特徴とするＭ系列の位相シフト係数算出方
法。 - 【請求項２】 ｎ次の原始多項式ｆ(x) により生成され
るＭ系列の出力ａiに対し位相がｄビットだけシフトし
たＭ系列ｘd ａi を、前記出力ａi に対しそれぞれ位相
が０〜ｎ−１ビットだけシフトした各Ｍ系列ｘ0 ａi 〜
ｘn-1 ａi の線形結合、 ｂ0 ｘ0 ａi ＋ｂ1 ｘ1 ａi ＋ｂ2 ｘ2 ａi ＋・・・＋
ｂn-1 ｘn-1 ａi によって得るための各位相シフト係数ｂ0 〜ｂn-1 を算
出するための装置であって、 前記位相シフト量ｄに対応するｎビットの２進値が設定
され、クロックに同期したシフト動作を実行すると共
に、最上位ビット側出力をスイッチ制御信号として出力
するｎ段のシフトレジスタ回路と、 １０進値の１に対応するｎビットのベクトル値が初期入
力ベクトル値として設定され、それ以降前記クロックに
同期して、ｎビットの入力を順次保持するラッチ回路
と、 該ラッチ回路のｎビットの出力に対してガロア体ＧＦ
（２n ）内で自乗演算を実行する自乗演算回路と、 該自乗演算回路のｎビットの出力に対してガロア体ＧＦ
（２n ）内で２倍演算を実行する２倍演算回路と、 前記自乗演算回路のｎビットの出力又は前記２倍演算回
路のｎビットの出力の何れかを、前記スイッチ制御信号
に従って選択して前記ラッチ回路に出力するスイッチ回
路と、 を含み、 ｎ回の前記シフト動作及びラッチ動作の後に、前記ラッ
チ回路のｎビットの出力が前記各位相シフト係数ｂ0 〜
ｂn-1 として出力される、 ことを特徴とするＭ系列の位相シフト係数算出装置。 - 【請求項３】 請求項２に記載の装置であって、 前記自乗演算回路は、ｎビットの入力信号線ａ0 〜ａ
n-1 とｎビットの出力信号線ｂ0 〜ｂn-1 との間で、ｉ
がｎ／２を超えない最大整数以下である場合に、前記入
力信号線ａi が前記出力信号線ｂ2iに接続され、ｉがｎ
／２を超えない最大整数よりも大きい場合に、前記入力
信号線ａi が、ガロア体ＧＦ（２n ）内の原始元αが有
する原始多項式ｆ(x) により定まる値α2iと等価な１本
以上の出力信号線ｂj （但し、０≦ｊ≦ｎ−１）に接続
され、１つの出力信号線に対し複数の入力信号線が接続
される場合には複数の入力信号線は排他的論理和回路を
介して該出力信号線に接続されるように構成される、 ことを特徴とするＭ系列の位相シフト係数算出装置。 - 【請求項４】 請求項２に記載の装置であって、 前記自乗演算回路は、 ｎビットの入力信号線の各信号値を保持する入力レジス
タ回路と、 ガロア体ＧＦ（２n ）内の原始元αが有する原始多項式
ｆ(x) により定まる各演算値α0 ，α2 ，・・・，α2n
を示す係数値を記憶するタップテーブル記憶回路と、 ｎビットの各信号値を保持するラッチ回路と、 該ラッチ回路の各出力値と前記タップテーブル記憶回路
の各出力値との排他的論理和をそれぞれ演算して、該各
演算結果を前記ラッチ回路の入力側にフィードバックす
るｎ個の排他的論理和回路と、 を含み、 動作開始時に前記ラッチ回路の内容が全て０にリセット
された後、 現在処理中の入力信号線の信号値に対応する前記タップ
テーブル記憶回路内の係数値群を読み出し、それぞれの
係数値を前記ｎ個の排他的論理和回路に入力させ、前記
ラッチ回路に対してラッチ動作を行わせる動作を、最下
位ビットの入力信号線の信号値から最上位ビットの入力
信号線の信号値まで順に、前記入力レジスタ回路に設定
された入力信号線の各信号値に対して順次繰り返し実行
する、 ことを特徴とするＭ系列の位相シフト係数算出装置。 - 【請求項５】 請求項２に記載の装置であって、 前記２倍演算回路は、ｎビットの入力信号線ａ0 〜ａ
n-1 とｎビットの出力信号線ｂ0 〜ｂn-1 との間で、ｉ
＜ｎ−１である場合に、前記入力信号線ａi が前記出力
信号線ｂi+1 に接続され、ｉ＝ｎ−１である場合に、前
記入力信号線ａiが、ガロア体ＧＦ（２n ）内の原始元
αが有する原始多項式ｆ(x) によって定まる値αn と等
価な１本以上の出力信号線ｂj （０≦ｊ≦ｎ−１）に接
続され、１つの出力信号線に対し複数の入力信号線が接
続される場合には複数の入力信号線は排他的論理和回路
を介して該出力信号線に接続されるように構成される、 ことを特徴とするＭ系列の位相シフト係数算出装置。 - 【請求項６】 請求項２に記載の装置であって、 前記２倍演算回路は、 ｎ段のシフトレジスタ回路と、ガロア体ＧＦ（２n ）内
の原始元αが有する原始多項式ｆ(x) により定まる値α
n と等価な１個以上の係数の位置に対応する前記シフト
レジスタ回路の１個以上の所定段の出力と該シフトレジ
スタ回路の最終段の出力とに対してそれぞれ排他的論理
和を演算し、各演算結果を前記各所定段の次段への各入
力信号として出力する１個以上の排他的論理和回路とを
含み、 動作開始時に、前記シフトレジスタ回路の各段にｎビッ
トの入力信号が入力され、１段分のシフト動作が実行さ
れた後に、前記シフトレジスタ回路の各段の内容がｎビ
ットの出力信号として出力される、 ことを特徴とするＭ系列の位相シフト係数算出装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6822698A JP3556461B2 (ja) | 1998-03-18 | 1998-03-18 | Ｍ系列の位相シフト係数算出方式 |
| US09/154,496 US6636549B1 (en) | 1998-03-18 | 1998-09-16 | Method for calculating phase shift coefficients of an M sequence |
| DE1998620026 DE69820026T2 (de) | 1998-03-18 | 1998-09-17 | Verfahren zur Berechnung von Phasenverschiebungs-Koeffizienten einer M-Folge |
| EP19980117649 EP0949764B1 (en) | 1998-03-18 | 1998-09-17 | Method for calculating phase shift coefficients of an M sequence |
| CN98122809A CN1120592C (zh) | 1998-03-18 | 1998-11-26 | 计算m序列的相移系数的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6822698A JP3556461B2 (ja) | 1998-03-18 | 1998-03-18 | Ｍ系列の位相シフト係数算出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265276A true JPH11265276A (ja) | 1999-09-28 |
| JP3556461B2 JP3556461B2 (ja) | 2004-08-18 |
Family
ID=13367693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6822698A Expired - Fee Related JP3556461B2 (ja) | 1998-03-18 | 1998-03-18 | Ｍ系列の位相シフト係数算出方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6636549B1 (ja) |
| EP (1) | EP0949764B1 (ja) |
| JP (1) | JP3556461B2 (ja) |
| CN (1) | CN1120592C (ja) |
| DE (1) | DE69820026T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332728A (ja) * | 1999-05-10 | 2000-11-30 | Nokia Mobile Phones Ltd | 符号生成器の線形フィードバック・シフトレジスタを更新する方法と符号生成器 |
| JP2001160759A (ja) * | 1999-09-14 | 2001-06-12 | Quantum Corp | 複数シンボルのランダマイザシーケンスを作成するためのシステムおよび方法 |
| KR100403374B1 (ko) * | 2000-09-27 | 2003-10-30 | 광주과학기술원 | 입력연산자 정규화를 이용한 테이블참조 기반 고속통신용위상계산기 |
| JP2009124499A (ja) * | 2007-11-15 | 2009-06-04 | Anritsu Corp | ランダムエラー発生装置、ｍ系列発生回路及びその設計方法 |
| JP2013016173A (ja) * | 2011-06-30 | 2013-01-24 | Samsung Electronics Co Ltd | データ処理装置及びその動作方法 |
| KR20140034677A (ko) * | 2012-09-12 | 2014-03-20 | 삼성전자주식회사 | 갈로아체 연산 회로 및 메모리 장치 |
| KR20140039980A (ko) * | 2012-09-24 | 2014-04-02 | 삼성전자주식회사 | 오류 위치 탐색 회로, 그리고 그것을 포함하는 오류 검출 정정 회로 및 메모리 장치 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3314181B2 (ja) * | 2000-04-07 | 2002-08-12 | 独立行政法人通信総合研究所 | 擬似乱数列の出力装置、送信装置、受信装置、通信システム、フィルタ装置、擬似乱数列の出力方法、送信方法、受信方法、フィルタ方法、ならびに、情報記録媒体 |
| JP2001345738A (ja) * | 2000-06-06 | 2001-12-14 | Sony Corp | 同期検出装置 |
| CN100530157C (zh) * | 2003-04-08 | 2009-08-19 | 阿纳洛格装置公司 | 伽罗瓦域线性变换器格栅系统 |
| US20070127431A1 (en) * | 2005-11-11 | 2007-06-07 | Samsung Electronics Co., Ltd. | Method and apparatus for generating pseudorandom binary sequence in communication system using linear feedback shift register |
| JP5456766B2 (ja) * | 2008-05-12 | 2014-04-02 | クゥアルコム・インコーポレイテッド | プログラム可能なプロセッサにおける随意選択的なガロア域計算の実行 |
| TWI406138B (zh) * | 2010-04-01 | 2013-08-21 | Ind Tech Res Inst | 循序運算的伽羅瓦乘法架構與方法 |
| RU2491571C2 (ru) * | 2011-08-19 | 2013-08-27 | Российская Федерация в лице Министерства промышленности и торговли РФ | Способ и устройство фазовой синхронизации |
| DE102016113126A1 (de) * | 2016-07-15 | 2018-01-18 | Tdk-Micronas Gmbh | Verfahren zur Berechnung der Phasenverschiebung oder Amplitude eines Drei-Phasen-Systems |
| US10235170B2 (en) * | 2016-09-30 | 2019-03-19 | International Business Machines Corporation | Decimal load immediate instruction |
| US10673662B2 (en) * | 2018-05-11 | 2020-06-02 | Keysight Technologies, Inc. | Methods and circuits for generating parallel pseudorandom binary sequences |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194621A (en) * | 1981-05-26 | 1982-11-30 | Nec Corp | Random number generator |
| US4785410A (en) * | 1985-06-05 | 1988-11-15 | Clarion Co., Ltd. | Maximum length shift register sequences generator |
| US4776012A (en) * | 1987-04-17 | 1988-10-04 | Unisys Corporation | Method of jumping composite PN codes |
| US5210770A (en) * | 1991-09-27 | 1993-05-11 | Lockheed Missiles & Space Company, Inc. | Multiple-signal spread-spectrum transceiver |
| US5228054A (en) * | 1992-04-03 | 1993-07-13 | Qualcomm Incorporated | Power-of-two length pseudo-noise sequence generator with fast offset adjustment |
| US6404828B2 (en) * | 1997-03-12 | 2002-06-11 | Interdigital Technology Corporation | Multichannel decoder |
| US6009135A (en) * | 1997-10-10 | 1999-12-28 | Interdigtal Technology Corporation | Method and apparatus for generating a stream cipher |
| US6038577A (en) * | 1998-01-09 | 2000-03-14 | Dspc Israel Ltd. | Efficient way to produce a delayed version of a maximum length sequence using a division circuit |
-
1998
- 1998-03-18 JP JP6822698A patent/JP3556461B2/ja not_active Expired - Fee Related
- 1998-09-16 US US09/154,496 patent/US6636549B1/en not_active Expired - Fee Related
- 1998-09-17 EP EP19980117649 patent/EP0949764B1/en not_active Expired - Lifetime
- 1998-09-17 DE DE1998620026 patent/DE69820026T2/de not_active Expired - Lifetime
- 1998-11-26 CN CN98122809A patent/CN1120592C/zh not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332728A (ja) * | 1999-05-10 | 2000-11-30 | Nokia Mobile Phones Ltd | 符号生成器の線形フィードバック・シフトレジスタを更新する方法と符号生成器 |
| JP4510219B2 (ja) * | 1999-05-10 | 2010-07-21 | ノキア コーポレイション | 符号生成器の線形フィードバック・シフトレジスタを更新する方法と符号生成器 |
| JP2001160759A (ja) * | 1999-09-14 | 2001-06-12 | Quantum Corp | 複数シンボルのランダマイザシーケンスを作成するためのシステムおよび方法 |
| KR100403374B1 (ko) * | 2000-09-27 | 2003-10-30 | 광주과학기술원 | 입력연산자 정규화를 이용한 테이블참조 기반 고속통신용위상계산기 |
| JP2009124499A (ja) * | 2007-11-15 | 2009-06-04 | Anritsu Corp | ランダムエラー発生装置、ｍ系列発生回路及びその設計方法 |
| JP2013016173A (ja) * | 2011-06-30 | 2013-01-24 | Samsung Electronics Co Ltd | データ処理装置及びその動作方法 |
| KR20140034677A (ko) * | 2012-09-12 | 2014-03-20 | 삼성전자주식회사 | 갈로아체 연산 회로 및 메모리 장치 |
| KR20140039980A (ko) * | 2012-09-24 | 2014-04-02 | 삼성전자주식회사 | 오류 위치 탐색 회로, 그리고 그것을 포함하는 오류 검출 정정 회로 및 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0949764A2 (en) | 1999-10-13 |
| US6636549B1 (en) | 2003-10-21 |
| DE69820026T2 (de) | 2004-08-26 |
| DE69820026D1 (de) | 2004-01-08 |
| EP0949764B1 (en) | 2003-11-26 |
| CN1120592C (zh) | 2003-09-03 |
| EP0949764A3 (en) | 2003-02-26 |
| CN1230058A (zh) | 1999-09-29 |
| JP3556461B2 (ja) | 2004-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3556461B2 (ja) | Ｍ系列の位相シフト係数算出方式 | |
| US6038577A (en) | Efficient way to produce a delayed version of a maximum length sequence using a division circuit | |
| US5311176A (en) | Method and apparatus for generating Walsh codes | |
| EP1016959B1 (en) | Pseudorandom number generator for WCDMA | |
| CA2270827C (en) | Pseudorandom binary sequence block shifter | |
| EP1489761B1 (en) | Method and apparatus for generating complex four-phase sequences for a cdma communication system | |
| JP2000200177A (ja) | デ―タの最大長シ―ケンスを発生する方法と装置 | |
| US6005888A (en) | Method for providing offset mask for pseudo-noise sequence generator | |
| RU2577588C1 (ru) | Способ и устройство для формирования кода скремблирования | |
| KR100327856B1 (ko) | M계열을 임의로 쉬프트하는 회로 및 방법 | |
| JPH11224183A (ja) | 擬似乱数発生装置 | |
| US7317776B2 (en) | Efficient pseudo-noise sequence generation for spread spectrum applications | |
| JPH0577223B2 (ja) | ||
| JPS63110837A (ja) | スペクトラム拡散信号送信機 | |
| US5835528A (en) | Method for fast determination of puesdo-noise code generator state | |
| JPH1011268A (ja) | 擬似ランダム系列符号発生装置 | |
| US6910056B1 (en) | Method and apparatus for implementing a multi-step pseudo random sequence generator | |
| WO2001067605A1 (fr) | Procede et dispositif de production d'un signal pseudo-aleatoire | |
| JP3799355B2 (ja) | 通信システム、送信装置、受信装置、位相拡散符号生成装置、送信方法、受信方法、位相拡散符号生成方法、ならびに、プログラム | |
| KR100307705B1 (ko) | 계층화된 직교부호 발생장치 및 그 방법 | |
| RU2212105C1 (ru) | Способ передачи дискретной информации в радиолинии с псевдослучайной перестройкой рабочей частоты | |
| JP3790514B2 (ja) | 疑似ランダムシーケンス生成システム | |
| Helleseth | Linear and nonlinear sequences and applications to stream ciphers,” | |
| KR100399199B1 (ko) | 가변 복잡도를 갖는 선택적 확산 코드 발생 장치 및 방법 | |
| SU849224A1 (ru) | Устройство дл вычислени спектрафуНКций уОлшА |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040512 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080521 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |