JP2000200177A - デ―タの最大長シ―ケンスを発生する方法と装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタル無線システムにおける低電力化。 【解決手段】 同じチップ長を持つ直列Ｍ−シーケンス
発生器と同一のビット・ストリームを出力する並列Ｍ−
シーケンス発生器（４００）を開示した。並列Ｎ−ビッ
ト構成では、シーケンスの最初のＮビットが出力に読み
出され、残りのビットをシフトさせ、新しいＮビットを
発生することを、全て１クロック・サイクルで行う。出
力にＮビットを得る効果は、シフトレジスタの現在の内
容にＮ次のコンパニオン行列を乗算することである。線
形組合せ素子（例えばＸＯＲゲート）ＸＯＲ₀−ＸＯＲ₇
が、並列構造の種々の遅延素子の内容を組合わせるよう
に選択的に位置ぎめされ、その結果を他の遅延素子にフ
ィードバックして、直列構造と同一の出力を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はディジタル無線通
信疑似ランダム・ノイズ符号発生器、更に特定すれば、
Ｍ−シーケンスを用いた符号発生器に関する。

【０００２】

【従来の技術及び課題】電気通信に押し寄せた最も新し
い技術の波は、個人通信システム（ＰＣＳ）の背後にあ
るものである。最近、移動及び個人用携帯通信に対する
需要の増加に合わせて、多数のＰＣＳアーキテクチュア
が出現した。電波の混雑に対する最大の救済策になると
思われる１つのアーキテクチュアは、符号分割多元接続
（ＣＤＭＡ）であり、これは「拡散スペクトル」の名前
でも知られている。ＣＤＭＡシステムは、各々の呼信号
に特別の電子符号を割当て、より多くの呼が同じ空間を
占めると共に、周波数帯域全体に亙って拡散することが
出来るようにすることによって、従来のセルラー方式よ
りも２０倍以上までの呼処理容量を提供することが出来
る。拡散スペクトル通信技術は、主に混信を解決する為
並びに信号を盗聴から保護する為に、半世紀以上に亙っ
て軍用になっていた。商業的な分野では、拡散スペクト
ル・ディジタル技術は、所定の無線スペクトルの割当て
に対してずっと高い帯域幅効率を達成し、その為、アナ
ログ又は他のディジタル技術よりも多元接続ユーザのポ
ピュレーションが遙かに大きい。

【０００３】ＣＤＭＡは、各々電話の呼を、１つの携帯
電話だけが電波から抽出することが出来る符号と組合わ
せることによって作用する。これは、全ての信号を同じ
広い周波数スペクトル全体に拡散すると共に、各々の信
号に独特の符号を割当てることによって作用する。この
為、多数の移動ユニットが同時に同じ周波数で送信する
ことが出来る。この符号に関連する受信機によって、分
散した信号が背景雑音から引張り出される。各々の受信
機が、割当てられた符号を検査することにより、どの信
号が自分宛てであるかを決定する。受信機は、捕捉され
た信号を解析し、その信号の拡散解除を行い、どの信号
を再生すべきであるかを確認する位に「利口」でなけれ
ばならない。

【０００４】送信機に於ける信号の拡散は、データとは
無関係な符号によって行われる。ダイレクト・シーケン
スは最もよく知られている拡散スペクトル方式の１つで
ある。ダイレクト・シーケンスを使うと、ディジタル信
号に真のガウス雑音と同様の性質を持つ疑似ランダム・
ノイズ符号（ＰＮ−符号）を乗ずる。その結果、周波数
スペクトルで使われる種々の符号化された信号の間の相
互相関値が小さくなり、その為、信号の混雑や、或いは
この符号を使ったデータ・メッセージを検出するのが一
層困難になる。（相互相関は、異なる位相でそれらが互
いにどの位似ているかを調べる２つのシーケンスの比較
ということが出来る。）２進ＰＮ−符号の幾つかの系統
があるが、ＰＮ−符号を作る普通の方法は、多数のシフ
トレジスタが必要な全てであるという点で、比較的簡単
である。別の見方として、受信機に於ける拡散解除動作
が、送信機に於ける拡散動作と同じである。受信機で
は、受信信号に再び同じ（同期した）ＰＮ−符号を乗ず
る。符号が＋１及び−１（又は場合によって０及び１）
で構成されているから、この操作によって、符号が相殺
によって信号から完全に取去られ、元のデータ信号がそ
のまま残る。

【０００５】普通のＰＮ−符号シーケンスは最大長
（「ロング・ビット」）シーケンス又はＭ−シーケンス
である。ディジタル無線通信ではＭ−シーケンスが多用
されている。１１ビットというように短いか或いは（２
⁸⁹−１）ビット又はそれ以上というように長い長さを持
つある実用的なＭ−シーケンスが、毎秒１ビット未満か
ら毎秒数百メガビット以上の符号速度でＰＮ−符号発生
の目的の為に用いられてきた。実用的なＣＤＭＡの用途
では、Ｍ−シーケンスを任意の値（符号の位相）で開始
することが必要である場合が多い。こういう構成にする
為の１つの方式は、符号の発生を開始する対応する初期
レジスタ値を求めることである。初期レジスタ値がシー
ド・レジスタ値及び発生される符号の位相によって定め
られる。シード値は、携帯電話の基地局から送信される
特別の情報を読取ることによって見つけるのが普通であ
る。符号の位相を使って、無線回線で送信しようとする
ユーザ情報の安全性を保護すると共に、各々の手持ち端
末（送受話器）に対して個別に定める。送受話器を作動
すると、その符号を基地局の符号に同期させることが必
要になる。しかし、基地局の符号が連続的にシフトして
いるから、電話を基地局と同期させることが設計上の困
難な問題になる。第１に、送受話器回路は自分の符号が
どの位基地局の符号より遅れているか進んでいるかを決
定する。次に、送受話器回路がレジスタ値を計算し（こ
の部分はレジスタの寸法が長いときには容易に行うこと
が出来ない）、基地局と送受話器の間の位相差を正しく
調節するか、或いは位相差が小さければ、所要数のクロ
ックによってレジスタをシフトさせることによって、出
力符号を前進させる。しかし、位相差が小さいときに
は、数学的にシード・レジスタ値を取出す為に複雑な計
算を実行するよりも、シード・レジスタ値をシフトさせ
る方がずっと容易で早いので、この計算方式は実用的で
はない。実際、多数の代表的な符号シード値を準備し、
剰余クロック・カウントによって設定されたレジスタを
シフトさせることによって、任意の位相の位置を求める
ことが出来る。この目的の為には、位相調節時間、即ち
到来信号にロックする時間を最小限にする為に、シフト
・レジスタを高速でクロックさせる必要がある。この動
作が符号発生器の消費電力を増加し、低電力を必要とす
る移動通信装置にとっては好ましくない。更に、クロッ
ク速度には基本的な限界がある。その為、低電力で高速
を同時に持つような符号発生器が望ましい。

【０００６】

【課題を解決する為の手段及び作用】ここに開示する発
明は高速で低電力の並列Ｍ−シーケンス発生器である。
高速と低電力の条件を同時に満たす為、直列シフトレジ
スタ構造を、直列構造の同一のビット・ストリームを出
力する等価並列シフトレジスタ構造に変換する。ここに
開示するアーキテクチュアの利点は、ｎ個の遅延素子の
Ｍ−シーケンス構造を用いて、並列構造からのワード出
力のビット長の値が、シフトレジスタに使われた遅延素
子の総数で割切れないように保証することによって得ら
れる。例えば、８ビットの出力ワードを持つ４１段レジ
スタでは、４１は８では割切れない。

【０００７】この発明並びにその利点が更に完全に理解
されるように、次に添付図面について説明するところを
参照されたい。

【０００８】

【実施例】線形フィードバック・シフトレジスタ（ＬＦ
ＳＲ）構造を用いた一様に分布したＰＮ−符号シーケン
スは、位相固定（即ち信号に対するロック・オン）が一
層容易である為、ディジタル無線通信の用途に関心を集
めつつある。ＬＦＳＲの一般的な設計では、フィードバ
ック装置は、最大数の個別２進出力を発生することが望
ましい。最大数の個別２進出力を持つシフトレジスタ・
シーケンスが最大長シーケンス又はＭ−シーケンスと呼
ばれる。Ｍ−シーケンスは恐らく最も普通のＰＮ−符号
シーケンスであって、ＬＦＳＲによって発生される２進
シーケンスである。ｒ段（又は遅延素子）を持つＬＦＳ
Ｒによって発生される個別シーケンスの数は、ＬＦＳＲ
が「原始」特性多項式を持つ場合、２^r−１である。こ
のような原始多項式は２進数０及び１の集合によって構
成される（既約であるか或いは因数分解出来ない）根を
持たず、基数−２の加算及び論路的なアンド乗算の下で
作用する。Ｍ−シーケンス発生器が発生するシーケンス
の繰返し長（又は周期）が２^r−１であり、そのレジス
タを埋めるのは、２^r−１個のクロックの後は、全部ゼ
ロの埋めである以外は可能なあらゆる埋めの値を含む。
更に、このシーケンスのｎ番目毎のビットを選択するこ
とが、このシーケンスの減数と呼ばれている。このよう
な選択は、多数の特別に選択されたフィードバック・タ
ップを持つ１個のシフト・レジスタを用いることによっ
て得られる。可能な符号の数は、Ｍ−シーケンスを発生
するフィードバック・タップの考えられる集合の数に関
係する。ｎが２^r−１に対して素であれば、適正な減数
が行われる。Ｍ−シーケンスの性質は、各々のｎが注意
深く選択されれば、Ｍ−シーケンスの適正な減数もＭ−
シーケンスになることである。例えば、４段ＬＦＳＲで
は、１５個の２進シーケンス（２⁴−１＝１５）が可能
である。素因数は３と５であり、３又は５による減数は
不適切である。しかし、７は、１５に対して素であるか
ら、受容れることが出来る。

【０００９】図１には、普通のｎ段Ｍ−シーケンス構造
１００が示されている。構造１００が多数の遅延素子１
０４（ｄ０、ｄ１、…、ｄｎで表す）を含み、これらは
相次ぐ各々の遅延素子の入力が前の遅延素子の出力に接
続されるように接続され、全ての遅延素子のクロック入
力が１個のクロック源に接続され、この為、クロック・
パルスを送ると、各々の遅延素子１０４の内容が次の遅
延素子１０４にシフトする（例えばｄ３からｄ２へ、ｄ
２からｄ１へ等）。遅延素子ｄ０の内容が出力ＯＵＴに
シフトすると共に、組合せ論理回路１０２にも供給され
る。組合せ論理回路１０２は、一連の遅延素子１０４に
沿って選ばれた段の出力１０６の基数−２の加算を行う
のに使われる多数の線形組合せ素子（例えば排他的オア
又はＸＯＲゲート）を含むことが出来る。Ｍ−シーケン
ス内にある多数の符号シーケンスは、遅延素子１０４か
ら選択的にタップを取り、組合せ論理回路１０２を使っ
て、種々の遅延素子１０４の内容を組合わせることによ
って得られ、その結果が入力遅延素子ｄｎにフィードバ
ックされる。

【００１０】図２には、従来の４１段直列Ｍ−シーケン
ス発生器が示されており、これはＬＦＳＲ ２００と呼
ぶのが適当である。ＬＦＳＲ ２００が多数の遅延素子
１０４（例えばＤ形フリップフロップ）及び線形組合せ
素子２０２（例えば排他的オア又はＸＯＲ回路）を含
む。遅延素子１０４は、ｄ０、ｄ１、…ｄ４０と表して
あるが、０又は１の何れかの論理値を記憶している。遅
延素子１０４は、各々の相次ぐ遅延素子の入力が前の遅
延素子の出力に接続されるように接続され、全ての遅延
素子のクロック入力が１つのクロック源に接続されてい
て、この為、クロック・パルスが送られると、各々の遅
延素子１０４の内容が次の遅延素子にシフトするように
なっている。各々の遅延素子に入っている論理値が、１
つのクロック・サイクル毎に左から右への方向に（例え
ばｄ３からｄ２へ、ｄ２からｄ１へ等）次に続く遅延素
子１０４に転送される。遅延素子ｄ０、ｄ１、…ｄ４０
の論理値が、出力ポートＯＵＴを介して処理の為の論理
回路に逐次的に出力される。線形組合せ素子２０２が、
遅延素子ｄ３に入っている論理値と遅延素子ｄ０にある
現在の値（これは出力ポートＯＵＴにも出る）のＸＯＲ
操作を行う。この結果線２０３に出る値が、遅延素子ｄ
４０の入力（これはシーケンス発生器の入力でもある）
にフィードバックされる。ＸＯＲ論理操作が表１に示す
ように定められている。

【００１１】

【表１】

【００１２】Ｍ−シーケンスは、ＬＦＳＲ ２００から
作られるシーケンスの中で最大周期である。図２のシフ
トレジスタでは、遅延素子１０４が４１段に配置されて
いるが、一般的には任意の段数に配置することが出来
る。更に、前に述べたように、ＬＦＳＲ ２００を使っ
てＭ−シーケンスを得る為には、フィードバック・タッ
プ位置（例えばこの例ではｄ３）のある限られた原始の
組合せを満たすことが必要である。ＬＦＳＲ ２００に
よって作られたＭ−シーケンスの周期Ｐが次の式によっ
て表される。Ｐ＝２^r−１。ここでｒはシフトレジスタ
２００の遅延素子１０４の数である。この為、遅延素子
ｄ３にフィードバック・タップを持つ４１段シフトレジ
スタは、Ｘ⁴¹＋Ｘ³＋１の特性式を持ち、ここで最初の
パラメータＸ⁴¹はＭ−シーケンスの最上位段（遅延素子
ｄ４０）を示し、Ｘ⁰＝１のパラメータは、最下位位置
（又は遅延素子ｄ１）であり、Ｘ³のパラメータはタッ
プ段（遅延素子ｄ３）である。

【００１３】図３には、好ましい実施例による一般的な
並列Ｍ−シーケンス構造３００が示されている。この並
列構造は、図１の遅延素子１０４の直列シーケンス構造
１００を単に所望の出力ワード長を持つブロック３０４
（ブロック０、１、…、Ｎ）に切断することによって作
ることが出来る。例えば、発生器の出力が８ビット幅で
ある場合、各々のブロック０、１、…、Ｎは８個の遅延
素子１０４で構成される。同様に、発生器が１６ビット
幅の出力を持つ場合、各々のブロック（ブロック０、
１、…、Ｎ）は１６個の遅延素子１０４を持つ。遅延素
子１０４の総数を出力長で割ったときに剰余が出る場
合、ブロックＲはこの剰余の数の遅延素子１０４で構成
される。剰余ブロックＲが持つ遅延素子１０４の数は、
所望の出力ワード長より小さい。各々のワード（又はブ
ロック３０２）が、ｄ_lsb乃至ｄ_msbで表した多数の遅延
素子１０４で構成され、ｄ_lsbは最下位ビット位置であ
り、ｄ_{m sb}は最上位ビット位置である。図１の直列シー
ケンス構造１００の各々の遅延素子１０４の入力／出力
接続を修正して、図３の並列構造にする。例えば、完全
な出力ワードの数の遅延素子１０４を持つブロック３０
２（ブロック０、１、…、Ｎ）では、ブロックＮの遅延
素子１０４の出力が次のブロックＮ−１の遅延素子の夫
々の入力に接続され、ブロックＮ−１の遅延素子１０４
の出力がその次のブロック３０２の遅延素子１０４の夫
々の入力に接続されるというようになる。更に具体的に
言うと、夫々のブロック１０４の各々のビット位置が直
列に接続される。例えば、ブロックＮ、ブロックＮ−
１、…、ブロック０の最下位位置の遅延素子ｄ_lsbが直
列に接続され、ブロックＮ、ブロックＮ−１、…、ブロ
ック０の最上位ビット位置の遅延素子ｄ_msbが直列に接
続され、他の全ての中間遅延素子１０４が前のブロック
３０２の夫々の遅延素子１０４の位置と直列に接続され
る。ブロック０の各々の遅延素子１０４の内容は、並列
発生器３００の出力ＯＵＴＰＵＴになるだけでなく、線
形組合せ論理回路３０４を用いて選ばれた遅延素子１０
４の内容とも組合わされ、その結果がブロックＲにある
遅延素子１０４の入力並びにブロックＮの選ばれた遅延
素子の入力にフィードバックされる。

【００１４】高速及び低電力の条件を同時に満たす為、
直列シフトレジスタが、出力として同一のビット・スト
リームを発生する等価の並列シフトレジスタ構造に変換
される。図４には、図１の線形フィードバック・シフト
レジスタの８ビット並列Ｍ−シーケンスレジスタ構成４
００が示されている。８ビット並列動作を実現する為、
８個の線形組合せ素子ＸＯＲ_n（例えばＸＯＲ回路）を
使って、出力を略同時に組合わせ、この組合せ過程の結
果をレジスタ４００の選ばれた遅延素子ｄｎ’に入力す
る。この過程は、全ての遅延素子ｄｎ’に初期値をロー
ドして、受取った全ての信号の復号を開始することから
始まる。これは、１つのクロック周期で各々の遅延素子
に値を同時にロードするメモリ（例えばＲＡＭ又は不揮
発性メモリ）によって行うことが出来る。全ての遅延素
子にゼロの値が同時にロードされると、符号発生器が動
作出来なくなるので、そうならないように保証する必要
がある。線形組合せ過程が線形組合せ素子ＸＯＲ_nを用
いて行われるから、組合せは、基数−２の基準による加
算過程である。ゼロの加算によってゼロ以外の結果が生
ずることはなく、Ｍ−シーケンス発生器はゼロ以外を発
生することがない。更に、並行の程度（８ビット、１６
ビット等）は、シフトレジスタに使われる遅延素子ｄ
ｎ’の総数が割切れる数であってはならない。例えば図
４では、シフトレジスタの長さが４１であり（即ち４１
個の遅延素子であり）、並行の程度は８（８ビット構成
の場合）であり、４１は８で割切れない。

【００１５】更に図４について説明すると、遅延素子に
所望の初期値がロードされた後、符号発生過程が開始さ
れる。この特定の実施例では、４１段の遅延素子レジス
タ４００が、５つの８段遅延素子ブロック（４０２、４
０４、４０６、４０８及び４１０）及び１つの遅延素子
ｄ４０に分けられていることに注意されたい。第１のブ
ロック４０２は遅延素子ｄ０−ｄ７で構成され、第２の
ブロック４０４は遅延素子ｄ８−ｄ１５で構成され、第
３のブロック４０６は遅延素子ｄ１６−ｄ２３で構成さ
れ、第４のブロック４０８は遅延素子ｄ２４−ｄ３１で
構成され、第５のブロック４１０は遅延素子ｄ３２−ｄ
３９で構成される。最後の遅延素子ｄ４０はその値を遅
延素子ｄ３２に出力する。更に、８個の線形組合せ素子
ＸＯＲ_n−ＸＯＲ₇を使って、出力遅延素子ｄ０−ｄ７の
内容を他の遅延素子に入っている値と論理的に加算す
る。例えば、ＸＯＲ₀が遅延素子ｄ５の内容を遅延素子
ｄ８の内容と組合わせ、その結果を遅延素子ｄ３４に提
供し、ＸＯＲ₁が遅延素子ｄ６の内容を遅延素子ｄ９の
内容と組合せ、その結果を遅延素子ｄ３３に提供し、Ｘ
ＯＲ₂が遅延素子ｄ７の内容を遅延素子ｄ１０の内容と
組合せ、その結果を遅延素子ｄ４０に提供し、ＸＯＲ₃
が遅延素子ｄ０の内容を遅延素子ｄ３の内容と組合せ、
その結果を遅延素子ｄ３９に提供し、ＸＯＲ₄が遅延素
子ｄ１の内容を遅延素子ｄ４の内容と組合せ、その結果
を遅延素子ｄ３８に提供し、ＸＯＲ₅が遅延素子ｄ２の
内容を遅延素子ｄ５の内容と組合せ、その結果を遅延素
子ｄ３７に提供し、ＸＯＲ₆が遅延素子ｄ３の内容を遅
延素子ｄ６の内容と組合せ、その結果を遅延素子ｄ３６
に提供し、ＸＯＲ₇が遅延素子ｄ４の内容を遅延素子ｄ
７の内容と組合せ、その結果を遅延素子ｄ３５に提供す
る。この特定の８ビット並列構成では、各々のクロック
・サイクルで、８個の値Ｘ₀−Ｘ₇が出力Ｘｎに供給され
る（出力Ｘｎは、遅延素子ｄ０−ｄ７の夫々の出力であ
る個別の出力Ｘ₀−Ｘ₇で構成されている）。従って、等
価８ビット出力を発生するクロック・サイクルの数でい
うと、図１の直列構成は８クロック・サイクルを必要と
するのに対し、並列構成は１クロック・サイクルしか必
要としない。

【００１６】図５には、図２の従来の４１段直列Ｍ−シ
ーケンス発生器の１６ビット並列構成が示されている。
１６ビット回路５００が２つの１６段ブロック（５０２
及び５０４）と残りの段に対する１つのブロック５０６
を含む。第１のブロックが遅延素子ｄ０−ｄ１５を含
み、第２のブロックが遅延素子ｄ１６−ｄ３１を含み、
残りのブロックが遅延素子ｄ３２−ｄ４０を含む。１６
ビット回路５０２に対する１６個の出力は、遅延素子ｄ
０−ｄ１５の出力でもある。遅延素子ｄ０−ｄ１５に対
する入力は、遅延素子ｄ１６−ｄ３１の夫々の出力を受
取るように接続されている。遅延素子ｄ１６−ｄ２４に
対する入力は、遅延素子ｄ３２−ｄ４０の夫々の出力を
受取るように接続されている。次に、遅延素子ｄ２５−
ｄ４０に対する入力は、多数の線形組合せ素子の出力に
出る結果を受取るように構成されている。この特定の実
施例では、１６個の線形組合せ素子（例えばＸＯＲ₀−
ＸＯＲ₁₅）を使って、種々の遅延素子の組合せ機能を実
施する。素子ＸＯＲ₀が遅延素子ｄ０の内容と遅延素子
ｄ３の内容を組合わせて、その結果を遅延素子ｄ２５に
提供し、素子ＸＯＲ₁が遅延素子ｄ１の内容を遅延素子
ｄ４の内容と組合わせて、その結果を遅延素子ｄ２６に
提供し、素子ＸＯＲ₂が遅延素子ｄ２の内容を遅延素子
ｄ５の内容と組合わせて、その結果を遅延素子ｄ２７に
提供し、素子ＸＯＲ₃が遅延素子ｄ３の内容を遅延素子
ｄ６の内容と組合わせて、その結果を遅延素子ｄ２８に
提供し、素子ＸＯＲ₄が遅延素子ｄ４の内容を遅延素子
ｄ７の内容と組合わせて、その結果を遅延素子ｄ２９に
提供し、素子ＸＯＲ₅が遅延素子ｄ５の内容を遅延素子
ｄ８の内容と組合わせて、その結果を遅延素子ｄ３０に
提供し、素子ＸＯＲ₆が遅延素子ｄ６の内容を遅延素子
ｄ９の内容と組合わせて、その結果を遅延素子ｄ３１に
提供し、素子ＸＯＲ₇が遅延素子ｄ７の内容を遅延素子
１０の内容と組合わせて、その結果を遅延素子ｄ３２に
提供し、素子ＸＯＲ ₈が遅延素子ｄ８の内容を遅延素子
ｄ１１の内容と組合わせて、その結果を遅延素子ｄ３３
に提供し、素子ＸＯＲ₉が遅延素子ｄ９の内容を遅延素
子ｄ１２の内容と組合わせて、その結果を遅延素子ｄ３
４に提供し、素子ＸＯＲ₁₀が遅延素子ｄ１０の内容を遅
延素子ｄ１３の内容と組合わせて、その結果を遅延素子
ｄ３５に提供し、素子ＸＯＲ₁₁が遅延素子ｄ１１の内容
を遅延素子ｄ１４の内容と組合わせて、その結果を遅延
素子ｄ３６に提供し、素子ＸＯＲ₁₂が遅延素子ｄ１２の
内容を遅延素子ｄ１５の内容と組合わせて、その結果を
遅延素子ｄ３７に提供し、素子ＸＯＲ₁₃が遅延素子ｄ１
３の内容を遅延素子ｄ１６の内容と組合わせて、その結
果を遅延素子ｄ３８に提供し、素子ＸＯＲ₁₄が遅延素子
ｄ１４の内容を遅延素子ｄ１７の内容と組合わせて、そ
の結果を遅延素子ｄ３９に提供し、素子ＸＯＲ₁₅が遅延
素子ｄ１５の内容を遅延素子ｄ１８の内容と組合わせ
て、その結果を遅延素子ｄ４０に提供する。

【００１７】図６には、直列符号発生器と同一の出力を
持つ等価の並列構造を得る為に、組合わせて入力にフィ
ードバックする必要がある遅延素子を決定する為の１組
の行列が示されている。シフトレジスタ符号発生器に対
応する多項式表示を使うとき、多数のクロックによって
レジスタ全体がシフトしたときの新しいレジスタ・セル
の値は、１又は０の適当な係数を付けた初期レジスタ・
セル値のＸＯＲ加算として与えることが出来ることを示
すことが出来る。符号発生器が外部入力を持たないか
ら、将来の全ての符号出力は、レジスタ・セルに入って
いる現在の値によって決定される。従って、レジスタに
対する９クロック・シフトを考えると、セルとセルの加
算関係は、９クロック先の出力符号の発生を考えること
によって導き出すことが出来る。符号発生器及びシフト
の数に応じて、並列符号発生器の構造は織り交ぜになる
ことがある。

【００１８】更に図６について説明すると、符号発生過
程はコンパニオン行列Ｉを用いても示すことが出来る。
行列Ｉに現在のシフトレジスタの内容を乗算し（２進法
の計算では１＋１＝０）、次のクロック・パルスのレジ
スタの内容を発生する。例えば、最初の次のシフトレジ
スタ状態＝Ｉ×（現在のシフトレジスタの内容）、２番
目の次のシフトレジスタの状態＝Ｉ×Ｉ×（現在のシフ
トレジスタの内容）、…８番目の次のシフトレジスタの
状態＝Ｉ⁸×（現在のシフトレジスタの内容）というよ
うになる。レジスタ値は右からベクトル乗算する。行列
Ｉを８回乗算すると、行列Ｉ⁸が発生されるが、これは
８ビット並列符号シフトレジスタを構成するのに必要な
情報を作る。この例では、レジスタ・セルｄ３３−ｄ４
０が２つのセル値を追加することによって更新される
が、残りのセルは夫々のレジスタ・セルから単にシフト
するだけである。行列Ｉ¹⁶は、行列Ｉにそれ自身を１６
回乗算した結果である。行列Ｉが符号発生器だけの構造
（例えば、タップの位置、段又はセルの数、位相、クロ
ック速度等）によって決定され、一般的な直列符号発生
器は、行列Ｉを導き出し、行列Ｉを所望の回数（例えば
Ｎ回）乗算し、その結果得られた行列Ｉ^Nに現在のシフ
トレジスタの内容を乗算し、その結果の接続を実施する
ことによって、Ｎ−ビット並列化Ｍ−シーケンス構造に
変換することが出来る。この接続は、符号発生器及び並
行の程度に応じて、織り交ぜになることがある。

【００１９】図７は並列Ｍ−シーケンス構造を用いた拡
散スペクトル装置を示す。拡散スペクトル通信では、送
信装置及び受信装置の拡散波形を同期させることが必要
である。２つの波形が１チップの同期外れになっている
と、受信機の復調器に到達する信号エネルギが信頼性の
あるデータの検出には不十分になる。符号同期を達成
（符号の獲得）して維持（符号の追跡）するタスクは、
受信機に任されているのが普通である。システム７００
は受信機回路７０２及び送信機回路７０４を有する。受
信システム７０２が、アンテナ７０６からの信号をハイ
ブリッド回路７０８に受取る。ハイブリッド回路７０８
は、受信機回路７０２と送信機回路７０４及びアンテナ
７０６の間のインターフェースとなるように作用し得
る。到来信号が典型的にはＩＦ及びＲＦ搬送波によって
変調されており、従ってアナログ復調回路７１０によっ
て復調されて、ＩＦ及びＲＦ搬送波信号（例えば夫々２
１．４ＭＨｚ及び９５０ ＭＨｚ）を抜取り、ベースバ
ンド成分にする。その後、アナログ信号がＡ／Ｄ変換器
回路７１２によってディジタル化されてから、拡散解除
動作が開始される。拡散解除部分７１４は、符号を獲得
する為に使われる多数の回路を有する。変換器７１２か
ら受取った今のディジタルの信号を整合フィルタ７１６
に入力して、受信信号を検出することにより、初期同期
が開始される。符号化された到来信号が、送信装置の発
生器と同一の設定（タップ、長さ、遅延素子の内容、ク
ロック速度等）を持ち、整合フィルタ７１６に接続され
た並列Ｍ−シーケンス発生器７１８によって局部的に発
生されたシーケンス符号を用いて最初に調整される。到
来信号と局部符号の間にピークの相関が存在するとき、
符号は互いに整合していると想定される。整合フィルタ
７１６は、特定の符号シーケンスを受信したとき、パル
スを出力するように設計されている。このパルスが感知
されると、受信機符号発生器７２０が、受信した符号の
位相に対応する初期条件を用いて始動し、同期が完了す
る。その後、局部符号を用いた拡散解除受信機７２２を
用いて、拡散解除過程が開始され、情報信号の拡散解除
をする。次に信号が、聴取者の為の可聴情報に復号する
為に、ディジタル信号処理（ＤＳＰ）回路７２４に送ら
れる。聴取者が応答すると、音声信号が送信機回路７０
４で処理される。音声信号がＤＳＰ回路７２４によって
符号化され、拡散部分７２６に送られる。拡散部分は拡
散送信機７２８を持ち、これが音声信号を拡散する為
に、並列Ｍ−シーケンス発生器７３０からの局部符号を
受取る。この後、拡散信号が、変調回路７３４で変調す
る前に、アナログ信号に変換する為に、Ｄ／Ａ変換器７
３２に送られる。ＲＦ搬送波との混合により、ＲＦ信号
が非常に帯域幅の広い信号に置き換わり、それが周波数
領域で雑音となって現われる。ＲＦ変調信号がこの後ハ
イブリッド・インターフェース回路７０８に送り返さ
れ、アンテナ７０６から種々の伝搬媒質（例えば衛星通
信、中継器又は直接通信）を介して受信側に送信され
る。

【００２０】ここに開示された方法が、更に高次のシス
テム、例えば１６−ビット、３２−ビット等にも適用し
得ることに注意されたい。フィードバック入力及び出力
に対する適当な選択が必要な全てである。１６−ビット
構成の場合、並列構成は速度の点で、１６倍も有利であ
る。ＣＭＯＳ技術に於ける主要な電力消費は、フリップ
フロップ遅延素子のＮＭＯＳ及びＰＭＯＳトランジスタ
の間の過渡的な短絡ラッチ電流によるものであるから、
多数のＸＯＲ回路の増加は、使われるフリップフロップ
の数に比べると、電力消費に対する影響が極く小さい。

【００２１】好ましい実施例を詳しく説明したが、特許
請求の範囲によって定められたこの発明の範囲を逸脱せ
ずに、この実施例に種々の変更並びに置替えが出来るこ
とを承知されたい。

【００２２】以上の説明に関し、更に以下の項目を開示
する。 （１） シフトレジスタの初期シーケンスを定め、それ
に対する入力及びそれからの出力の間で予定の論理操作
を実施する論理回路を設け、選ばれたシフトレジスタの
出力を前記論理回路に入力し、前記論理回路からの結果
を選ばれたシフトレジスタの入力に出力し、シフトレジ
スタの内容をシフトさせる工程を含み、少なくとも２つ
の隣接するシフトレジスタの内容が、シフトレジスタの
１回のシフト動作で、隣接する２つのシフトレジスタに
シフトされ、前記シーケンスを前記シフトレジスタのシ
ーケンスに互ってシフトさせるデータの最大長シーケン
スを発生する方法。

【００２３】（２） 各々のブロックが長さＮを持つよ
うなシフトレジスタの複数個のブロックを用意し、入力
ブロックから出力ブロックまでの順序で前記ブロックを
並列形式に接続し、１つのブロックにあるシフトレジス
タの各々の出力が隣接する１つのブロックにある対応す
るシフトレジスタの入力に入力され、最後のブロックが
Ｎ−ビット出力ワードを発生し、前記ブロック内の選ば
れたシフトレジスタの出力をフィードバック・オペレー
タを介して最大長シーケンスアルゴリズムに従って、前
記ブロック内の選ばれたシフトレジスタの入力に相互接
続する工程を含み、シフトレジスタのブロックに記憶さ
れるデータの初期シーケンスをＮ−ビット・インクレメ
ントでシフトレジスタの各ブロックの中にシフトさせ
て、前記アルゴリズムによって定められた最大長シーケ
ンスを実現するデータの最大長シーケンスを発生する方
法。

【００２４】（３） 第２項に記載の方法に於て、前記
複数個のブロックが、Ｎ未満の長さを持つと共に、前記
並列形式の最初のブロックを含む剰余ブロックを含む方
法。 （４） 第３項に記載の方法に於て、相互接続する工程
で、フィードバック・オペレータの出力が少なくとも前
記剰余ブロックの最上位ビットに入力される方法。 （５） 第２項に記載の方法に於て、相互接続する工程
が、少なくとも２つのシフトレジスタの出力を予定の論
理操作によって論理的に組合わせて、１つ又は更に多く
の出力を発生する方法。 （６） 第５項に記載の方法に於て、相互接続する工程
が選ばれた入力に対して基数−２の操作を実施する方
法。 （７） 第６項に記載の方法に於て、相互接続する工程
が、関連した入力を受取る排他的オア・ゲートを用いて
排他的オア操作を行って、１つの出力を発生する工程を
含む方法。 （８） 第７項に記載の方法に於て、複数回のオア操作
工程を実施し、排他的オア・ゲートの数が出力ワード中
のビット数に等しい方法。 （９） 第５項に記載の方法に於て、相互接続する工程
が、出力ブロックの各々の出力レジスタの出力を論理的
に組合わせて１つ又は更に多くの出力を発生する方法。

【００２５】（１０） 各々のブロックが長さＮを持つ
シフトレジスタの複数個のブロックと、入力ブロックか
ら出力ブロックまでの順序で並列形式で前記ブロックを
接続する接続回路とを有し、１つのブロックにあるシフ
トレジスタの各々の出力が隣接する１つのブロックにあ
る対応するシフトレジスタの入力に入力され、最後のブ
ロックがＮ−ビット出力ワードを発生するようにし、更
に、最大長シーケンスアルゴリズムに従って、前記ブロ
ックにある選ばれたシフトレジスタの出力をフィードバ
ック・オペレータを介して前記ブロックにある選ばれた
シフトレジスタの入力に相互接続するフィードバック論
理回路を有し、シフトレジスタの前記ブロックに記憶さ
れたデータの初期シーケンスがＮ−ビット・インクレメ
ントで前記シフトレジスタのブロックの中をシフトさせ
られて、前記アルゴリズムによって定められた最大長シ
ーケンスを実現する最大長シーケンス発生器。

【００２６】（１１） 第１０項に記載の最大長シーケ
ンス発生器に於て、前記複数個のブロックが更に、Ｎ未
満の長さを持っていて、前記並列形式の中の最初のブロ
ックを有する剰余ブロックを含む最大長シーケンス発生
器。 （１２） 第１１項に記載の最大長シーケンス発生器に
於て、前記フィードバック論理回路の出力が少なくとも
前記剰余ブロックの最上位ビットに入力される最大長シ
ーケンス発生器。 （１３） 第１０項に記載の最大長シーケンス発生器に
於て、前記フィードバック論理回路が予定の論理操作を
用いて、少なくとも２つのシフトレジスタの出力を論理
的に組合わせて、１つ又は更に多くの出力を発生する最
大長シーケンス発生器。 （１４） 第１３項に記載の最大長シーケンス発生器に
於て、前記フィードバック論理回路が選ばれた入力に対
して基数−２の操作を実施する最大長シーケンス発生
器。 （１５） 第１４項に記載の最大長シーケンス発生器に
於て、前記フィードバック論理回路が関連する入力を受
取る排他的オア・ゲートを用いて排他的オア操作を行っ
て、１つの出力を発生する最大長シーケンス発生器。 （１６） 第１５項に記載の最大長シーケンス発生器に
於て、前記排他的オア・ゲートの数が前記出力ワード中
のビット数に等しい最大長シーケンス発生器。 （１７） 第１３項に記載の最大長シーケンス発生器に
於て、前記フィードバック論理回路が前記出力ブロック
の各々のシフトレジスタの出力を論理的に組合わせて、
１つ又は更に多くの出力を発生する最大長シーケンス発
生器。

【００２７】（１８） 信号を送信する送信システム、
及び信号を受信する受信システムを有し、前記送信シス
テム及び受信システムの各々が、前記信号を搬送波周波
数と混合する混合回路と、信号送信及び受信装置と、最
大シーケンス発生器を含み、前記発生器は、各々のブロ
ックが長さＮを持つようなシフトレジスタの複数個のブ
ロック、前記ブロックを入力ブロックから出力ブロック
までの順序で並列形式に接続し、１つのブロックにある
シフトレジスタの各々の出力が隣接する１つのブロック
にある対応するシフトレジスタの入力に入力され、最後
のブロックがＮ−ビット出力ワードを発生するようにす
る接続回路、及び最大長シーケンスアルゴリズムに従っ
て前記ブロックにある選ばれたシフトレジスタの出力を
フィードバック・オペレータを介して前記ブロックにあ
る選ばれたシフトレジスタの入力に相互接続するフィー
ドバック論理回路で構成されていて、シフトレジスタの
前記ブロックに記憶されているデータの初期シーケンス
がＮ−ビット・インクレメントで前記シフトレジスタの
ブロックの中をシフトさせられて、前記アルゴリズムに
よって定められた最大長シーケンスを実現する通信シス
テム。

【００２８】（１９） 第１８項に記載の通信システム
に於て、前記複数個のブロックが、Ｎ未満の長さを持
ち、前記並列形式の内の最初のブロックを有する剰余ブ
ロックを含む通信システム。 （２０） 第１８項又は第１９項に記載の通信システム
に於て、前記フィードバック論理回路の出力が少なくと
も前記剰余ブロックの最上位ビットに入力される通信シ
ステム。 （２１） 第１８項乃至第２０項に記載の通信システム
に於て、前記フィードバック論理回路が予定の論理操作
を用いて少なくとも２つのシフトレジスタの出力を論理
的に組合わせて、１つ又は更に多くの出力を発生する通
信システム。 （２２） 第１８項乃至第２１項に記載の通信システム
に於て、前記フィードバック論理回路が選ばれた入力に
対して基数−２の操作を実施する通信システム。 （２３） 第１８項乃至第２２項に記載の通信システム
に於て、前記フィードバック論理回路が関連する入力を
受取った排他的オア・ゲートを用いて排他的オア操作を
行って、１つの入力を発生する通信システム。 （２４） 第２３項に記載の通信システムに於て、排他
的オア・ゲートの数が前記出力ワード中のビット数に等
しい通信システム。 （２５） 第１８項乃至第２４項に記載の通信システム
に於て、前記フィードバック論理回路が前記出力ブロッ
クの各々のシフトレジスタの出力を論理的に組合わせて
１つ又は更に多くの出力を発生する通信システム。

【００２９】（２６） 同じチップ長を持つ直列Ｍ−シ
ーケンス発生器と同一のビット・ストリームを出力する
並列Ｍ−シーケンス発生器（４００）を開示した。並列
Ｎ−ビット構成では、シーケンスの最初のＮビットが出
力に読み出され、残りのビットをシフトさせ、新しいＮ
ビットを発生することを、全て１クロック・サイクルで
行う。出力にＮビットを得る効果は、シフトレジスタの
現在の内容にＮ次のコンパニオン行列を乗算することで
ある。線形組合せ素子（例えばＸＯＲゲート）ＸＯＲ₀
−ＸＯＲ₇が、並列構造の種々の遅延素子の内容を組合
わせるように選択的に位置ぎめされ、その結果を他の遅
延素子にフィードバックして、直列構造と同一の出力を
発生する。

【図面の簡単な説明】

【図１】一般的な並列Ｍ−シーケンス構造の図。

【図２】従来の直列Ｍ−シーケンス構造の図。

【図３】直列シフトレジスタを用いた従来の４１段Ｍ−
シーケンス発生器の図。

【図４】好ましい実施例による４１段８ビット並列構成
のＭ−シーケンス構造の回路図。

【図５】好ましい実施例による４１段１６ビット並列構
成のＭ−シーケンス構造の回路図。

【図６】符号発生過程に使われる１組の行列を示す図。

【図７】並列Ｍ−シーケンス発生器構造を用いた拡散ス
ペクトル通信システムのブロック図。

【符号の説明】

４００ レジスタ ４０２，４０４，４０６，４０８，４１０ 遅延素子ブ
ロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シフトレジスタの初期シーケンスを定
   め、 それに対する入力及びそれからの出力の間で予定の論理
   操作を実施する論理回路を設け、 選ばれたシフトレジスタの出力を前記論理回路に入力
   し、 前記論理回路からの結果を選ばれたシフトレジスタの入
   力に出力し、 シフトレジスタの内容をシフトさせる工程を含み、少な
   くとも２つの隣接するシフトレジスタの内容が、シフト
   レジスタの１回のシフト動作で、隣接する２つのシフト
   レジスタにシフトされ、前記シーケンスを前記シフトレ
   ジスタのシーケンスに亙ってシフトさせるデータの最大
   長シーケンスを発生する方法。
2. 【請求項２】 各々のブロックが長さＮを持つシフトレ
   ジスタの複数個のブロックと、 入力ブロックから出力ブロックまでの順序で並列形式で
   前記ブロックを接続する接続回路とを有し、１つのブロ
   ックにあるシフトレジスタの各々の出力が隣接する１つ
   のブロックにある対応するシフトレジスタの入力に入力
   され、最後のブロックがＮ−ビット出力ワードを発生す
   るようにし、更に、 最大長シーケンスアルゴリズムに従って、前記ブロック
   にある選ばれたシフトレジスタの出力をフィードバック
   ・オペレータを介して前記ブロックにある選ばれたシフ
   トレジスタの入力に相互接続するフィードバック論理回
   路を有し、シフトレジスタの前記ブロックに記憶された
   データの初期シーケンスがＮ−ビット・インクレメント
   で前記シフトレジスタのブロックの中をシフトさせられ
   て、前記アルゴリズムによって定められた最大長シーケ
   ンスを実現する最大長シーケンス発生器。
3. 【請求項３】 信号を送信する送信システム、及び信号
   を受信する受信システムを有し、前記送信システム及び
   受信システムの各々が、 前記信号を搬送波周波数と混合する混合回路と、 信号送信及び受信装置と、 最大シーケンス発生器を含み、前記発生器は、 各々のブロックが長さＮを持つようなシフトレジスタの
   複数個のブロック、 前記ブロックを入力ブロックから出力ブロックまでの順
   序で並列形式に接続し、１つのブロックにあるシフトレ
   ジスタの各々の出力が隣接する１つのブロックにある対
   応するシフトレジスタの入力に入力され、最後のブロッ
   クがＮ−ビット出力ワードを発生するようにする接続回
   路、及び最大長シーケンスアルゴリズムに従って前記ブ
   ロックにある選ばれたシフトレジスタの出力をフィード
   バック・オペレータを介して前記ブロックにある選ばれ
   たシフトレジスタの入力に相互接続するフィードバック
   論理回路で構成されていて、シフトレジスタの前記ブロ
   ックに記憶されているデータの初期シーケンスがＮ−ビ
   ット・インクレメントで前記シフトレジスタのブロック
   の中をシフトさせられて、前記アルゴリズムによって定
   められた最大長シーケンスを実現する通信システム。