KR20000060910A - Ｃｄｍａ 시스템의 복합형 정합여파기 및 그 운용방법 - Google Patents

Abstract

본 발명은 CDMA 시스템의 기지국 및 단말기의 수신단에서 수신신호를 입력받아 초기동기를 획득하기 위한 정합여파기 및 그 운용방법, 특히 능동형 정합방식과 수동형 정합방식을 복합적으로 사용하는 CDMA 시스템의 복합형 정합여파기 및 그 운용방법에 관한 것으로서, 본 발명에 의한 CDMA 시스템의 복합형 정합여파기 및 그 운용방법에 의하면, 능동형 정합여파기 및 수동형 정합여파기를 혼용한 방식 즉 다수의 시프트레지스터가 수신된 확산신호를 시프트한 후, 다수의 곱셈기가 내부에 저장된 의사잡음코드와 상기 시프트된 확산신호를 논리곱연산하고, 가산기가 상기 논리곱연산값을 가산하며, 누적가산기가 그 가산값을 일정횟수 만큼 반복하여 누적가산하여 그 결과값을 출력하는 방식이므로 초기동기시간을 줄이면서 구조의 복잡성을 해소할 수 있다는 뛰어난 효과가 있다.

Description

ＣＤＭＡ 시스템의 복합형 정합여파기 및 그 운용방법{COMPLEX TYPE CORRELATOR IN CDMA SYSTEM AND ITS OPERATIONAL METHOD}

본 발명은 CDMA 시스템의 기지국 및 단말기의 수신단에서 수신신호를 입력받아 초기동기를 획득하기 위한 정합여파기 및 그 운용방법에 관한 것으로, 특히 능동형 정합방식과 수동형 정합방식을 복합적으로 사용하는 CDMA 시스템의 복합형 정합여파기 및 그 운용방법에 관한 것이다.

일반적으로 CDMA 시스템의 기지국 및 단말기의 수신단은 서로 파일롯채널을 주고받으면서 초기동기를 맞추게 되며, 이때 상기 파일롯채널에 확산신호가 실리게 되며, 그 확산신호는 1비트당 64칩 또는 128칩으로 이루어지며, 그 확산신호는 의사잡음코드(PSEUDO RANDOM CODE; 이하, 의사잡음코드라 명명함.)와 논리곱연산 및 가산되어 가장 큰 값이 될 때 초기동기가 획득되게 되며, 그 역할을 하는 장치가 정합여파기(CORRELATOR; 이하 정합여파기라 명명함.)이다.

종래에는 능동형 정합여파기(ACTIVE CORRELATOR; 이하, 능동형 정합여파기라 명명함.) 또는 수동형 정합여파기(PASSIVE CORRELATOR; 이하, 수동형 정합여파기라 명명함.)가 사용되었으며, 이에 대한 상세설명은 다음과 같다.

상기 능동형 정합여파기에서는 도 1에 도시한 바와같이 수신단에 수신된 확산신호(r_k)가 한 칩(CHIP, 이하, 칩이라 명명함.)식 곱셈기(10)에 입력되어 상기 곱셈기(10) 내부에 저장된 의사잡음코드(c_k)와 논리곱연산을 일정 수 만큼 반복적으로 수행하고, 그 논리곱연산값은 누적가산기(20)에서 일정수 만큼 반복적으로 누적가산되어 그 결과값(d_k)중 가장 큰 값이 될 때 초기동기가 획득된다.

상기 수동형 정합여파기에서는 도 2에 도시한 바와같이 수신된 확산신호(r_k)의 전체 칩이 다수의 시프트레지스터(40~43)에서 각각 시프트(SHIFT; 이하, 시프트라 명명함.)되어 가장 마지막번째 시프트레지스터(43)부터 첫 번째 시프트레지스터(40)까지 순서대로 배열되여 다수의 곱셈기(31~35)에 출력되고, 상기 다수의 곱셈기(31~35)는 상기 다수의 시프트레지스터(40~43)에서 수신된 확산신호의 칩과 내부에 저장된 의사잡음코드{c_k(N-1)~c_k(0)}를 논리곱연산하며, 가산기(50)가 상기 다수의 곱셈기(31~35)에서 각각 논리곱연산값을 입력받아 가산하여 일정수 만큼 상기 동작을 반복수행하여서 그 가산값(d_k)중 가장 큰 값이 될 때 초기동기가 획득된다.

그러나, 상기 능동형 정합여파기는 수신되는 확산신호의 처리이득(한비트에 곱하여지는 칩수)만큼 반복하여 처리하는 방식이므로 초기동기시간이 길어진다는 문제점이 있었고, 상기 수동형 정합여파기는 수신되는 확산신호가 전 칩에 걸쳐 동시에 처리되므로 초기동기시간은 현저히 줄일 수 있으나 구조가 복잡해지는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 초기동기시간을 줄이면서 구조의 복잡성을 해소할 수 있는 CDMA 시스템의 복합형 정합여파기 및 그 운용방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위해 본 발명의 CDMA 시스템의 복합형 정합여파기는 CDMA 시스템의 기지국 또는 이동국 수신단에서 비트당 N개 칩의 확산신호를 입력받아 초기동기를 획득하기 위한 정합여파기에 있어서, N개보다 적은 수의 시프트레지스터 열로 구성되어 수신되는 확산신호를 순서대로 시프트시켜 출력하는 시프트레지스터부와, 상기 시프트레지스터부를 구성하는 시프트레지스터의 수보다 한개 많은 수의 곱셈기로 구성되고, 각 곱셈기에 의사잡음코드를 저장하여 상기 시프트레지스터부에서 입력되는 확산신호와 논리곱연산하여 출력하는 곱셈부와, 상기 곱셈부에서 다수의 논리곱연산값을 입력받아 가산하는 가산기와, 상기 가산기에서 가산값을 입력받아 일정횟수 만큼 누적가산시켜 그 결과를 출력하는 누적가산기로 이루어진 것을 특징으로 한다.

또한, 상기의 목적을 달성하기 위해 본 발명의 CDMA 시스템의 복합형 정합여파기의 운용방법은 CDMA 시스템의 기지국 또는 이동국 수신단에서 비트당 N개 칩의 확산신호를 입력받아 초기동기를 획득하기 위한 정합여파기의 운용방법에 있어서, 시프트레지스터부가 수신되는 확산신호중 일정수의 칩을 순서대로 시프트시켜 출력하는 제 1단계와, 곱셈부가 상기 시프트레스터부에서 시프트된 확산신호의 칩을 각각 입력받아 내부에 저장된 의사잡음코드와 논리곱연산하는 제 2단계와, 가산기가 상기 곱셈부에서 다수의 논리곱연산값을 입력받아 가산하는 제 3단계와, 누적가산기가 상기 가산기에서 가산값을 입력받아 누적가산동작을 일정횟수 반복수행하여 그 결과를 출력하는 제 4단계로 이루어진 것을 특징으로 한다.

도 1은 종래기술에 의한 CDMA 시스템의 능동형 정합여파기의 구조를 도시한 도면,

도 2는 종래기술에 의한 CDMA 시스템의 수동형 정합여파기의 구조를 도시한 도면,

도 3은 본 발명의 일실시예에 의한 CDMA 시스템의 복합형 정합여파기의 구조를 도시한 도면,

도 4는 본 발명의 일실시예에 의한 CDMA 시스템의 복합형 정합여파기의 운용방법을 도시한 동작플로우챠트.

＜도면의 주요부분에 대한 부호의 설명＞

100 : 시프트레지스터부 200 : 곱셈부

300 : 가산기 400 : 누적가산기

이하, 본 발명의 일실시예에 의한 CDMA 시스템의 복합형 정합여파기 및 그 운용방법에 대하여 첨부된 도면을 참조하여 상세히 설명한다.

도 3은 본 발명의 일실시예에 의한 CDMA 시스템의 복합형 정합여파기의 구조를 도시한 도면으로서, 본 발명의 일실시예에 의한 CDMA 시스템의 복합형 정합여파기는 시프트레지스터부(100), 곱셈부(200), 가산기(300) 및 누적가산기(400)로 구성되어 있다.

상기 시프트레지스터부(100)는 CDMA 시스템의 수신단에 수신되는 확산신호가 한 비트당 N개 칩으로 구성된다는 가정하에서는 N개보다 적은 수의 시프트레지스터{ 제 1, 2, 3,...L 시프트레지스터(110~140)}열로 구성되어 수신되는 확산신호(r_k)를 순서대로 시프트시켜 상기 곱셈부(200)로 출력하는 역할을 한다.

상기 시프트레지스터부(100)에 일정수의 칩이 배열되는 동작은 제 L 시프트레지스터(140)로부터 제 1 시프트레지스터(110)까지 차례대로 이루어진다.

상기 곱셈부(200)는 상기 시프트레지스터(110~140)보다 한 개 많은 수의 곱셈기{제 1, 2, 3, 4,...M 곱셈기(210~250)}로 구성되고, 상기 제 1, 2, 3, 4, ...M 곱셈기(210~250) 각각은 상기 시프트레지스터부(100)에서 각각 확산신호 칩을 입력받아 내부에 저장된 각 의사잡음코드{c_k(M+K)~c_k(M)}와 논리곱연산하여 상기 가산기(230)로 출력하는 역할을 한다.

상기 가산기(300)는 상기 곱셈부(200)의 제 1, 2, 3, 4,...M 곱셈기(210~250)에서 논리곱연산값을 입력받아 가산하는 역할을 한다.

상기 누적가산기(400)는 상기 가산기(300)에서 가산값을 입력받아 일정횟수(한 비트에 대해 전 칩수를 상기 곱셈기의 수로 나눈값) 만큼 누적가산시켜 그 결과값(d_k)을 출력하는 역할을 한다.

상기 시프트레지스터부(100), 곱셈부(200) 및 가산기(300)에서 처리되는 횟수는 상기 누적가산기(400)에서 처리되는 수와 동수이다.

상기 본발명의 일실시예에 의한 복합형 정합여파기는 CDMA 시스템의 기지국 및 단말기의 수신단에 모두 적용될 수 있다

상기와 같은 구성을 가지는 CDMA 시스템의 복합형 정합여파기의 운용방법에 대해 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 시프트레지스터부(100)에 확산신호(r_k)중 일정수의 칩이 수신되면(S1), 제 1, 2, 3,... L 시프트레지스터(110~140)가 수신되는 칩을 시프트하여 제 L 시프트레지스터(140)에서 제 1시프트레지스터(110)까지 순서대로 배열하여 그 배열된 칩을 곱셈부(200)의 제 1, 2, 3, 4, M 곱셈기(210, 220, 230, 240, 250)로 각각 출력한다(S2).

이어서, 곱셈부(200)의 제 1, 2, 3, 4,...M 곱셈기(210, 220, 230, 240, 250)가 상기 시프트레스터부(100)에서 시프트된 확산신호의 칩을 각각 입력받아 내부에 저장된 의사잡음코드{c_k(M+K)~c_k(M)}와 논리곱연산하여 가산기(300)로 출력하고(S3), 가산기(300)는 상기 곱셈부(200)에서 다수의 논리곱연산값을 입력받아 가산하여 누적가산기(400)로 출력한다(S4).

이때, 누적가산기(400)는 상기 가산기(300)에서 가산값을 입력받아 누적가산동작을 일정횟수(한비트에 대해 전 칩을 곱셈기의 수로 나눈값)만큼 반복수행하여 그 결과(d_k)를 출력한다(S5).

상기 스텝 S1, S2, S3, S4에서 시프트레지스터부(100) 및 곱셈기(200)의 처리수는 상기 누적가산기(300)에서 처리하는 누적가산동작 횟수와 동수이고, 상술한 전 스텝은 한비트의 칩을 처리하는 동작만을 기술한 것이나 실제로는 상기 칩수와 동수의 비트에 대한 처리가 이루어져 누적가산기(400)에서 출력된 다수의 결과값을 비교하여 가장 큰 결과값이 구해지는 비트의 첫 번째 칩이 초기동기시간의 기준값이 되는 것이다.

한편, 정합여파기에 수신되는 확산신호의 한 비트가 128개의 칩으로 구성되어 있을 때 종래의 능동형 정합여파기는 한비트에 대해 128번 처리동작을 반복수행하고, 수동형 정합여파기는 한비트에 대해 1번 처리동작을 수행하며, 구성은 128개의 곱셈기와 127개의 시프트레지스터로 이루어지는 반면에, 본 발명에 의한 정합여파기는 곱셈기를 32개와 시프트레지스터를 31개로 구성할 경우 한비트에 대해 4번 처리동작을 반복수행하므로 결과적으로는 본 발명에 의한 정합여파기는 처리횟수에 있어서는 능동여파기에 비해 약 32배 줄었으며, 구성에 있어서는 수동형 정합여파기에 비해 약 4배 줄어 들게 된다. 따라서 본 발명에 의한 정합여파기는 처리속도에 있어 수동형 정합여파기보다는 느리고 능동여파기보다는 월등히 빨라졌고, 구성에 있어서는 능동형 정합여파기보다 복잡하지만 수동여파기비해 복잡성이 현저히 줄어 들었다.

상술한 바와 같이 본 발명에 의한 CDMA 시스템의 복합형 정합여파기 및 그 운용방법에 의하면, 능동형 정합여파기 및 수동형 정합여파기를 혼용한 방식 즉 다수의 시프트레지스터가 수신된 확산신호를 시프트한 후, 다수의 곱셈기가 내부에 저장된 의사잡음코드와 상기 시프트된 확산신호를 논리곱연산하고, 가산기가 상기 논리곱연산값을 가산하며, 누적가산기가 그 가산값을 일정횟수 만큼 반복하여 누적가산하여 그 결과값을 출력하는 방식이므로 초기동기시간을 줄이면서 구조의 복잡성을 해소할 수 있다는 뛰어난 효과가 있다.

Claims (3)

1. CDMA 시스템의 기지국 또는 이동국 수신단에서 비트당 N개 칩의 확산신호를 입력받아 초기동기를 획득하기 위한 정합여파기에 있어서,

   N개보다 적은 수의 시프트레지스터 열로 구성되어 수신되는 확산신호를 순서대로 시프트시켜 출력하는 시프트레지스터부와,

   상기 시프트레지스터부를 구성하는 시프트레지스터의 수보다 한 개 많은 수의 곱셈기로 구성되고, 각 곱셈기에 의사잡음코드를 저장하여 상기 시프트레지스터부에서 입력되는 확산신호와 논리곱연산하여 출력하는 곱셈부와,

   상기 곱셈부에서 다수의 논리곱연산값을 입력받아 가산하는 가산기와,

   상기 가산기에서 가산값을 입력받아 일정횟수 만큼 누적가산시켜 그 결과를 출력하는 누적가산기로 이루어진 것을 특징으로 하는 CDMA 시스템의 복합형 정합여파기.
2. CDMA 시스템의 기지국 또는 이동국 수신단에서 비트당 N개 칩의 확산신호를 입력받아 초기동기를 획득하기 위한 정합여파기의 운용방법에 있어서,

   시프트레지스터부가 수신되는 확산신호중 일정수의 칩을 순서대로 시프트시켜 출력하는 제 1단계와,

   곱셈부가 상기 시프트레스터부에서 시프트된 확산신호의 칩을 각각 입력받아 내부에 저장된 의사잡음코드와 논리곱연산하는 제 2단계와,

   가산기가 상기 곱셈부에서 다수의 논리곱연산값을 입력받아 가산하는 제 3단계와,

   누적가산기가 상기 가산기에서 가산값을 입력받아 누적가산동작을 일정횟수 반복수행하여 그 결과를 출력하는 제 4단계로 이루어진 것을 특징으로 하는 CDMA 시스템의 복합형 정합여파기의 운용방법.
3. 제 2항에 있어서,

   상기 제 1, 2, 3 단계는 상기 제 4단계의 누적가산횟수와 동일한 수 만큼 반복수행하는 것을 특징으로 하는 CDMA 시스템의 복합형 정합여파기의 운용방법.