KR100403374B1

KR100403374B1 - 입력연산자 정규화를 이용한 테이블참조 기반 고속통신용위상계산기

Info

Publication number: KR100403374B1
Application number: KR10-2000-0056787A
Authority: KR
Inventors: 김기선; 김승근
Original assignee: 광주과학기술원
Priority date: 2000-09-27
Filing date: 2000-09-27
Publication date: 2003-10-30
Also published as: US20020065861A1; KR20020024937A

Abstract

본 발명은 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기에 관한 것이다. 특히, 위상테이블의 크기를 줄이기 위해 입력 데이터 각각을 부호와 크기로 변환 후 신호 크기를 일정한 범위 내에서 정규화하여 정규화된 입력데이터 중에 상위 L-bit만 사용하여 위상테이블을 읽는 방식을 구현토록 한다.

본 발명에 따르면, 2의 보수로 표현된 입력 데이터의 크기를 계산하는 제 1 및 제 2절대값 연산수단과, 리딩 제로를 계산하여 쉬프트 레프트할 양을 계산하는 정규화 인자 연산수단과, 상기 정규화 인자 연산수단에서 결정된 정규화인자 만큼 쉬프트 레프트연산을 수행하는 가변 천이수단과, 상기 정규화된 데이터의 상위 L-bit만 이용하여 위상 테이블의 참조 주소를 생성하는 주소 생성수단과, 상기 위상 테이블의 참조 주소에 의해 미리 계산된 ARCTAN값을 저장하는 ARCTAN 저장수단과, 0 과 π/2 사이의 위상값을 - π와 π사이의 값으로 변환하는 위상 확장수단으로 구성되는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 연산기가 제시된다.

Description

입력연산자 정규화를 이용한 테이블참조 기반 고속통신용 위상 계산기{Table Lookup Based Phase Calculator with Normalization of Input Operands for High-Speed Communication}

본 발명은 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기에 관한 것이다. 특히, 디지털 통신시스템에서 테이블 참조방식을 이용한 ARCTAN 기능 블록을 구현하는 기술에 관한 것이다.

디지털 통신 시스템 구현을 위하여 I/Q 채널 데이터로부터 위상신호를 계산할 필요가 있다. 이때, 사용되는 것이 ARCTAN함수로 표현되는 기능 블록이며 이를 위한 수학식은 아래의 수학식 1과 같다.

여기서, d_Ich은 I채널 데이터이고, d_Qch는 Q채널 데이터이다.

ARCTAN기능 블록은 CORDIC(COrdinate Rotation DIgital Computer)알고리즘을 이용하거나, 테이블 참조(Table Lookup) 방식을 이용하여 구현할 수 있다.

도 1은 종래 ARCTAN 기능 블럭에서의 입출력 관계를 나타낸 블럭도이다.

도 1에 도시된 최상위 계층에서의 입출력 관계를 살펴보면, N-bit I 채널 데이터인 d_Ich(1)과, N-bit Q채널 데이터인 d_Qch(3)가 ARCTAN(5)기능 블록의 입력 연산자로 사용되고, M-bit 위상인 θ(7)가 출력으로 나온다.

입력 데이터를 모두 이용하여 M-bit 위상 테이블을 만든다면-bit 크기의 테이블이 필요하다. N의 크기가 1씩 증가함에 따라 필요한 위상 테이블의 크기는 4배씩 지수적으로 증가하고, M의 크기가 1씩 증가함에 따라 위상 테이블의 크기는 2^2N씩 선형적으로 증가한다.

또한, 테이블의 크기가 커지면 테이블 값을 읽기 위한 시간이 오래 걸리고 구현에 어려움이 있기 때문에 고속 연산 및 구현의 용이성을 위하여 참조 테이블 크기를 가능한한 줄여야 한다.

수학식 1에 나타낸 것과 같이 ARCTAN 기능 블록의 연산은 d_Ich(1)과 d_Qch(3)의 비의 함수임을 알 수 있다.

따라서, d_Ich(1)과 d_Qch(3)에 공통으로 존재하는 leading zero(이하: 리딩 제로)(2의 보수 표현에서 음수인 경우는 leading one)를 검출하여 리딩 제로의 수만큼 입력 데이터를 shift left(이하: 쉬프트 레프트)연산을 수행하여 정규화(normalize)한다.

이 때, 리딩 제로를 검출하여 정규화를 하여도 I채널 입력 데이터와 Q채널 입력 데이터의 비는 변하지 않으므로 ARCTAN 연산의 결과는 동일한 결과를 얻음과 동시에 위상테이블의 크기는 3/4로 줄일 수 있다.

또한, 입력 데이터 d_Ich(1)과 d_Qch(3)을 부호(sign)와 크기(magnitude)로 변환하여 입력 데이터의 크기만을 이용하여 0 과 π/2 사이의 위상을 구한 후 입력 데이터의 부호를 이용하여 -π와 π사이의 위상을 얻는 방법을 사용하면 0과 π/2 사이의 위상만 테이블에 보관하면 됨으로써 위상 테이블의 크기를 1/4로 줄일 수 있다.

이상에서와 같이, 상술한 두가지 방법을 병행하여 사용하면 위상 테이블의 크기를 3/16 으로 줄일 수 있다. 그러나, 일반적으로 사용되는 입력신호 크기를 고려할 때 여전히 위상 테이블의 크기가 너무 커서 면적 및 속도 측면에서 문제가 발생된다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 위상테이블의 크기를 줄이기 위해 입력 데이터 각각을 부호와 크기로 변환한 후 신호 크기를 일정한 범위 내에서 정규화하여 정규화된 입력 데이터중 상위 L-bit만 사용하여 위상 테이블을 읽는 방식을 구현토록 하는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기를 제공하는데 있다.

상기한 본 발명의 목적을 달성하기 위한 기술적 사상으로서 본 발명은

1) 입력 데이터의 절대값을 구하는 절대값연산을 수행하여 입력 데이터의 크기를 구한 후, 정규화 인자 결정기에서 리딩제로를 검출하며; 2) 입력 신호의 크기가 작은 경우 잡음만 존재하는 상태이거나 원하는 수신 테이터 결정을 위한 샘플이 아니기 때문에 이러한 입력조합에 대해서는 정확한 ARCTAN연산을 수행하지 않아도 무방함을 이용하여 정규화 인자를 결정할 때 (N-1)-bit으로 표현되는 두 개의 신호를 모든 범위에 대하여 정규화를 하는 것이 아니라 정해진 범위 안에서만 정규화를하며; 3) 정규화 인자 결정기에서 결정된 리딩 제로의 수 만큼을 쉬프트 레프트 연산을 수행하여 입력 데이터 크기를 정규화하고 각각의 상위 L-bit를 이용하여 2L-bit의 테이블 참조 주소를 생성하며; 4) 2L-bit 테이블 주소를 참조하여 0 과 π/2사이에서 (M-2)-bit 크기의 위상을 얻으며; 5) 테이블에서 참조한 0과 π/2 구간에 존재하는 위상과 입력 데이터의 부호를 이용하여 - π와 π사이의 위상으로 변환하여 최종적으로 M-bit 위상을 출력함으로써 테이블 크기는로 줄이면서 전체 통신 시스템의 성능에 미치는 영향을 최소화할 수 있는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기가 제시된다.

도 1은 종래 ARCTAN 기능 블럭에서의 입출력 관계를 나타낸 블럭도

도 2는 본 발명에 따라 I/Q 채널 데이터를 위상으로 바꾸는 ARCTAN 기능 연산의 전체 블럭도

도 3은 본 발명에 따라 게이트 레벨 절대값 연산기의 구조를 나타낸 회로도

도 4는 본 발명에 따라 8-bit 입력에 대한 정규화 인자 연산기의 연산 알고리즘을 나타낸 도면

도 5는 본 발명에 따른 위상확장기를 나타낸 블럭도

도 6은 본 발명에 따른 또 다른 형태의 위상확장기를 나타낸 블럭도

도 7은 본 발명에 따라 게이트 레벨에서 최적화된 위상 확장기를 나타낸 블럭도

<도면의 주요부분에 대한 부호의 설명>

10 : 제 1절대값 연산기 15 : 제 2절대값 연산기

20 : 정규화 인자 연산기 30 : 가변천이기

40 : 주소생성기 50 : ARCTAN ROM

60 : 위상확장기

이하, 본 발명의 실시예에 대한 구성 및 그 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다.

도 2는 본 발명에 따라 I/Q 채널 데이터를 위상으로 바꾸는 ARCTAN 기능 연산의 전체 블럭도로서 이를 바탕으로 도 3(게이트 레벨 절대값 연산기의 구조)과, 도 4(8-bit 입력에 대한 정규화 인자 연산기의 연산 알고리즘)과, 도 5(위상확장기를 나타낸 블럭도)과, 도 6(또 다른 형태의 위상확장기를 나타낸 블럭도)과, 도 7(게이트 레벨에서 최적화된 위상 확장기를 나타낸 블럭도)를 병행하여 설명하기로 한다.

먼저, 도 2에 도시된 ARCTAN 기능 연산의 전체 블럭도를 살펴 보면, 2의 보수로 표현된 입력 데이터의 크기를 계산하는 제 1 및 제 2절대값 연산기(10,15)와, 리딩제로를 계산하여 쉬프트 레프트할 양을 계산하는 정규화 인자연산기(20)와, 상기 정규화 인자연산기(20)에서 결정된 정규화인자 만큼 쉬프트 레프트 연산을 수행하는 가변천이기(30)와, 상기 정규화된 데이터의 상위 L-bit만 이용하여 위상 테이블 참조(Table Lookup)주소를 생성하는 주소생성기(40)와, 위상 테이블을 보관하는 ARCTAN ROM(Read-Only Memory)(50)과, 0과 π/2 사이의 위상값을 - π와 π사이의 값으로 변환하는 위상확장기(60)로 이루어져 있다.

상기 제 1 및 제 2절대값 연산기(10,15)의 입력인 d_Ich(1)및 d_Qch(3)은 2의 보수로 표현되는 값이므로 각각 양수 또는 음수일 수 있어 입력 데이터의 부호 조합은 4가지 경우가 가능하다.

즉, 부호 조합은 둘 다 양수 또는 음수인 경우와, 하나는 양수이고 다른 하나는 음수인 경우이다.

이러한 4가지 부호 조합에 대하여 모두 고려하는 것은 구현의 복잡성만 증가시킬 뿐이기 때문에 상기에서 언급한 바와 같이 내부 연산에서는 입력 데이터의 크기만 이용하여 연산을 수행한 후, 위상 확장기(60)에서 입력 데이터(1,3)의 부호를 고려하여 계산된 위상을 결과 위상으로 변환한다.

제 1 및 제 2절대값 연산기(10,15)에서는 입력 데이터의 크기를 구하는 연산을 수행한다. 입력 데이터가 2의 보수로 표현되므로 N-bit 입력 데이터가 양수이면 최상위 비트(most significant bit 이하:MSB)가 '0'이고, MSB를 제외한 (N-1)-bit 입력 데이터가 입력 데이터의 크기이다.

또한, 입력 데이터가 음수이면 입력 데이터의 MSB가 '1'이고, MSB를 제외한(N-1)-bit 입력 데이터는 2의 보수가 취해진 입력 데이터의 크기이다.

그러므로, 양수인 경우(MSB=0)는 하위 (N-1)-bit이 입력 데이터의 크기이므로 하위 (N-1)-bit을 그대로 입력 데이터의 크기로 이용하면 되지만, 음수인 경우(MSB=1)는 하위 (N-1)-bit의 2의 보수가 입력 데이터의 크기이므로 하위 (N-1)-bit을 2의 보수를 취한 후 입력 데이터의 크기로 이용하면 된다.

2의 보수를 취하는 연산 과정은 1의 보수를 취한 후 최하위 비트(least significant bit 이하:LSB)에 1을 더하면 된다.

본 발명에서는 입력 데이터가 음수인 경우 입력 데이터의 크기를 2의 보수를 취하여 얻는 것이 아니라 1의 보수를 취하고 LSB에 더해지는 1은 후단의 연산에서 더해지도록 신호를 발생시킨다.

상기와 같은 방식의 경우 LSB에 1을 더해주기 위한 가산기를 제거할 수 있어 적은 면적과 빠른 연산을 할 수 있다.

상기 제 1 및 제 2절대값 계산기(10,15)의 구조는 도 3에 도시된 바와 같이, D_in[N-1]단과 D_in[N-2:0]는 XOR(N-2) ∼ XOR(N-0)을 통해 D_-out[N-2:0]와 연결되어 1의 보수를 얻고, D_in[N-1]은 캐리(carry)와 직접 연결되어 후단의 연산에서 LSB에 더해지는 값을 얻는다.

이는 입력 데이터의 MSB와 하위 (N-1)-bit의 XOR(N-0) 연산을 통하여 1의 보수를 구현할 수 있고, MSB는 그대로 캐리 신호로 출력된다.

즉, 입력데이터가 양수인 경우 (MSB=0) XOR(N-0)의 연산에 의해 하위(N-1)-bit는 그대로 출력됨과 동시에 캐리신호는 0이 되고, 음수인 경우 (MSB=1) XOR(N-0)의 연산에 의해 하위 (N-1)-bit는 1의 보수가 출력됨과 동시에 캐리신호는 1이 되어 후단의 연산에서 2의 보수가 구현될 수 있는 구조를 갖는다.

이어서, 상기 ARCTAN 연산 블록(5)의 정규화 인자 연산기(20)에서는 절대값 연산기(10,15)의 출력 중에서 (N-1)-bit의 D_out만 이용하여 리딩 제로의 수를 찾는다. 이러한 경우 신호가 음수인 경우에는 신호 크기는 실제 크기 보다 LSB의 크기 만큼 작은 값이 된다.

그러나, 이는 채널에서 인가되는 잡음의 영향 및 테이블 주소 생성기에서 짤림에 의해 생기는 오차에 비해 작은 값이기 때문에 무시해도 무방하다.

정규화 인자 연산기(20)의 기본 연산은 두 개의 (N-1)-bit 입력에서 MSB로부터 처음으로 0이 아닌 bit가 나오는 위치를 찾아 이를bit으로 표현하는 것이다. 여기서, [x]는 x 보다 작지 않은 최소의 자연수이다

MSB로부터 처음으로 0이 아닌 bit의 나오는 위치를 S(=)라 한다. 두 개의 (N-1)-bit 입력에서 공통인 리딩 제로를 찾는 연산은 OR연산을 이용하여 구할 수 있다.

즉, 두 개의 입력을 OR연산을 수행한 후 MSB로부터 시작하여 처음으로 1이 나타나는 비트까지의 0의 개수를 더하면 된다. 일반적으로 사용되는 정규화 인자 연산기는 (N-1)-bit 입력을 모두 관찰하여 정규화 인자를 계산한다.

설명을 간단히 하기 위하여 입력 비트 수, (N-1)는 2의 지수승이라고 가정하고 설명한다. 그러나 2의 지수승이 아닌 경우도 동일한 방법을 사용하여 리딩제로를 찾을 수 있다.

p-bit으로 표현되는 S의 MSB(s_p-1)를 제일 먼저 계산한다. 이는 두 입력의 상위 2^p-1-bit을 OR연산을 수행한 후 연산결과가 모두 '0'이면 두 입력 중에서 처음으로 '0'이 아닌 bit이 상위 2^p-1-bit 보다 하위에 있다는 의미이므로 MSB를 '1'로 결정한다.

반대로, 연산결과가 모두 '0'이 아닐 경우는 상위 2^p-1-bit 가운데 '0'이 아닌 bit이 있다는 의미이므로 MSB를 '0'으로 결정한다. s_p-2를 결정하기 위하여 두 입력의 2^p-2-bit을 OR 연산을 수행한 후 연산 결과가 모두 '0'인지에 따라 s_p-1을 결정한 것과 동일하게 결정하면 된다.

그러나, 여기서 관찰하는 2^p-2-bit는 상기에서 결정된 s_p-1에 따라 결정된다. 만일 s_p-1이 '0'이면 상위 2^p-2-bit을 관찰한다. 만일 s_p-1이 '1' 이면 상위 2^p-1-bit다음에 따라오는 2^p-2-bit을 관찰한다. 이와 같은 과정을 p번 반복하여 S를 결정한다.

하나의 실시 예로서 8-bit 입력에 대하여 앞에서 설명한 정규화 인자 연산기의 연산 알고리즘을 이용하여 하나의 입력조합에 대하여 정규화인자를 계산한 것이 도 4에 도시되어 있다.

그러나, 본 발명에서는 테이블 주소 생성기(40)에서 정규화 후 각각 상위 L-bit을 이용하여 테이블 참조 주소를 생성하는 것을 이용하여 (N-1)-bit 중에서 상위 (N-1-L)-bit만을 관찰하여 정규화 인자를 계산한다. 정규화 인자 연산방법은 도 4에 도시된 알고리즘의 과정을 그대로 따른다.

이어서, 상기 ARCTAN 연산 블럭의 가변 천이기(30)는 위상천이 계산기에서 계산된 공통 리딩제로 만큼 쉬프트 레프트 연산을 수행한다. 공통 리딩제로가 제거된 두 개의 가변천이기(30) 출력의 상위 L-bit을 모아 2L-bit ARCTAN ROM(50)의 참조 주소를 생성한다.

즉, 정규화된 d_Ich크기의 상위 L-bit을 ARCTAN ROM(50)의 참조 주소인 2L-bit의 상위 L-bit부분으로 하고, 정규화된 d_Qch크기의 상위 L-bit을 하위 L-bit부분으로 한다. 2L-bit 주소에 해당하는 ARCTAN ROM(50)의 테이블 값은 정규화된 I/Q데이터의 조합에 의해 계산된 ARCTAN값이 저장되어 있다.

ARCTAN ROM(50)에서 각각의 참조 주소에 해당하는 데이터는 주소생성기(40)에서 조합하는 정규화된 두 입력값의 비에 의해 계산되는 위상값을 (M-2)-bit으로 양자화된 값이 저장되어 있다. 주소 생성기(40)의 입력은 제 1및 제 2절대값 연산기(10,15)를 통과하여 나온 데이터이므로 모두 양수이다.

이때, 계산되는 위상값은 모두 제 1사분면 내에 존재하게 되므로 ARCTAN ROM(50)의 테이블에는 정수형으로 양자화된 0과 π/2 사이의 위상값만이 저장된다.

이어서, 상기 ARCTAN 연산 블럭의 위상 확장기(60)에서는 이전 블록들의 연산에서 입력 신호의 크기만 이용하여 위상을 계산함에 따라 0과 π/2 사이로 제한되어 입력되는 위상과 입력 신호의 부호를 이용하여 - π와 π사이의 위상으로 변화시킨다.

입력신호의 크기만 이용하여 얻은 위상을 ψ라고 하면 ψ∈ (0, π/2) 이다. 입력신호의 크기와 부호를 모두 이용하여 얻은 위상을 θ라고 하면, ψ와 θ와는 다음의 표 1과 같은 관계가 있다.

sign(d_Ich)	sign(d_Qch)	θ
양 수	양 수	ψ
음 수	양 수	π-ψ
음 수	음 수	- π +ψ
양 수	음 수	-ψ

sign(x)는 x의 MSB가 '0'이면 양수이고, '1'이면 음수이다.

도 5에 도시된 변환 관계를 직접적으로 이용하여 위상 확장을 수행하는 블럭도를 살펴보면, 두 개의 가산기(adder)(70)(72)와 하나의 곱셈기(multiplier)(74)가 먹스(MUX)(76)와 연결되어 있음을 알 수 있다.

좀 더 상기의 변환 관계를 구체적으로 살펴 보면, d_Ich데이터 부호가 양수인 경우는 결과 위상은 ψ 만의 함수로 표현되고, d_Ich데이터 부호가 음수인 경우는 결과 위상은 위상 ψ 와 π와의 함수로 표현된다.

그러므로, d_Ich데이터 부호에 따라 ψ 또는 π- ψ을 결정한다. d_Ich데이터 부호에 의해 결정된 위상에 d_Qch데이터 부호가 양수인 경우 결정 위상을 결과 위상으로 사용하고, d_Qch데이터 부호가 음수인 경우는 결과 위상은 결정된 위상에 -1을 곱한 값이다.

또한, 도 6에 도시된 또 다른 형태의 위상확장기를 살펴보면, 하나의 가산기(80)가 제 1먹스(MUX)(82)와 연결되고, 하나의 곱셈기(84)가 제 2먹스(MUX)(86)와 연결됨으로써 동일한 기능을 수행하면서 더 적은 요소를 포함하는 위상 확장기를 만들 수 있다.

이어서, ARCTAN ROM(50) 테이블의 출력인 정수형으로 양자화된 (M-2)-bit 위상과 입력데이터의 부호를 이용하여 M-bit의 정수형으로 양자화된 위상을 얻은 방법에 대하여 살펴보기로 한다.

ARCTAN ROM(50)의 테이블 출력을 ρ라 하고 ρ를 (M-2)-bit의 정수 표현으로 보았을 때 ρ의 2의 보수를로 표시하고, 각각의 비트위치를또는로 표시한다.

또한, 결과 위상을 θ라 하고 각각의 비트 위치를로 표시한다. d_Ich의 데이터 부호와 d_Qch의 데이터 부호에 의해 위상 확장시 ρ와 θ와는 다음 표 2와 같은 관계가 있다.

sign(d_Ich)	sign(d_Qch)	θ_M-1	θ_M-2	θ_M-3…θ₀
0	0	0	0	ρ
1	0	0	1
1	1	1	0	ρ
0	1	1	1

이와 같은 관계를 이용하여 정수형으로 양자화된 위상을 용이하게 확장할 수있다.

이 때, ρ에 대한 2의 보수(Complement)를 계산함에 있어서 상기 도 3에서의 절대값 연산기에서 설명한 원리를 그대로 적용하여 ρ에 대한 1의 보수를 생성하고, LSB에 더해지는 1은 후단의 연산에서 더해지게 하여 빠른 연산을 수행할 수 있다. 후단의 기능에 따라 최하위비트(LSB)에 더해지는 1을 무시할 수도 있다.

따라서, 도 7에 도시된 게이트 레벨에서 최적화된 위상 확장기에서도 상기와 같은 방식을 적용함으로써 정수형으로 양자화된 위상을 용이하게 확장할 수 있다.

즉, 도 7에서와 같이, sign(d_Qch)단은 θ[M-1]단자에 연결되며; sign(d_Ich)단과 sign(d_Qch)단은 XOR(M-2)을 통해 θ[M-2]와 캐리(carry)에 연결되고, 또한 XOR(M-2)의 연산결과에 따라 ρ[M-3:0]단이 XOR(M-3) ∼ XOR(M-0)을 통해 θ[M-3:0]로 대응될 때 ρ[M-3:0]의 1의 보수를 취할지 여부를 결정한다.

이상에서와 같이 본 발명에 의한 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기에 따르면 다음과 같은 이점이 있다.

첫째, 위상 참조 테이블의 크기를에서로 줄이면서 전체 통신 시스템의 성능에 미치는 영향을 최소화할 수 있다.

둘째, 축소된 테이블을 사용하기 위하여 입력 데이터를 전,후처리하기 위하여 추가적인 연산시간이 필요하다. 그러나 테이블의 크기가 작아짐에 따라 테이블을 참조하는 시간은 짧아진다.

따라서, 추가적인 연산시간이 문제가 될 경우는 전,후처리 블록들과 참조 테이블 사이를 파이프 라인(pipe line)구조로 설계하여 이를 극복할 수 있다.

Claims

2의 보수로 표현된 입력 데이터의 크기를 계산하는 제 1 및 제 2절대값 연산수단과;

리딩 제로를 계산하여 쉬프트 레프트할 양을 계산하는 정규화 인자 연산수단과;

상기 정규화 인자 연산수단에서 결정된 정규화인자 만큼 쉬프트 레프트연산을 수행하는 가변 천이수단과;

상기 정규화된 두 입력 데이터의 상위 L-bit만 이용하여 위상 테이블의 참조 주소를 생성하는 주소 생성수단과;

상기 위상 테이블의 참조 주소에 의해 미리 계산된 ARCTAN값을 저장하는 ARCTAN 저장수단과;

0 과 π/2 사이의 위상값을 - π와 π사이의 값으로 변환하는 위상 확장수단을 포함하여 이루어진 것을 특징으로 하는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기.
청구항 1에 있어서, 상기 제 1 및 제 2절대값 연산수단은 입력 데이터가 음수인 경우 입력 데이터의 크기를 1의 보수로 취하고, 최하위 비트(LSB)에 더해지는 1은 후단의 연산에서 더해지도록 캐리 신호를 발생시키는 것을 특징으로 하는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기.
청구항 1에 있어서, 상기 정규화 인자 연산수단은 상기 제 1및 제 2절대값 연산수단의 출력 중에서 (N-1)-bit의 D_out만 이용하여 리딩 제로의 수를 찾는 것을 특징으로 하는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기.
청구항 1에 있어서, 상기 정규화 인자 연산수단은 상기 주소 생성수단에서 정규화 후 각각 상위 L-bit을 이용하여 테이블 참조 주소를 생성하는 것을 이용하여 (N-1)-bit 중에서 상위 (N-1-L)-bit만을 관찰하여 정규화 인자를 연산하는 것을 특징으로 하는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기.
청구항 1에 있어서, 상기 위상 확장수단에서 I채널 데이터 d_Ich의 부호와 Q채널 데이터 d_Qch의 부호에 의해 위상 확장시 테이블 출력 ρ와 결과 위성 θ는 아래의 표에 의해 표시되어 정수형으로 (M-2)-bit 위상과 입력데이터의 부호를 이용하여 M-bit의 정수형으로 양자화된 위상을 얻은 것을 특징으로 하는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기.

sign(d_Ich) sign(d_Qch) θ_M-1 θ_M-2 θ_M-3…θ₀ 0 0 0 0 ρ 1 0 0 1 1 1 1 0 ρ 0 1 1 1
청구항 1 또는 청구항 5 에 있어서, 상기 위상 확장수단에서 상기 테이블 출력 ρ에 대한 2의 보수(Complement) 계산은 상기 테이블 출력 ρ에 대한 1의 보수를 생성하고, 최하위 비트(LSB)에 더해지는 1은 후단의 연산에서 더해지게 하여 빠른 연산을 수행하는 것을 특징으로 하는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기.
청구항 1에 있어서, 상기 위상 확장수단으로써 sign(d_Qch)단은 θ[M-1]단자에 연결되며; sign(d_Ich)단과 sign(d_Qch)단은 XOR(M-2)을 통해 θ[M-2]와 캐리(carry)에 연결되고, 또한 XOR(M-2)의 연산결과에 따라 ρ[M-3:0]단이 XOR(M-3) ∼ XOR(M-0)을 통해 θ[M-3:0]로 대응될 때 ρ[M-3:0]의 1의 보수를 취할지 여부를 결정하는 것을 특징으로 하는 입력 연산자 정규화를 이용한 테이블 참조 기반 고속 통신용 위상 계산기.