JP2002288151A

JP2002288151A - 高速フーリエ変換回路及び高速フーリエ逆変換回路

Info

Publication number: JP2002288151A
Application number: JP2001092747A
Authority: JP
Inventors: Tatsuya Abe; 達也阿部; Noriaki Hasegawa; 徳明長谷川
Original assignee: Hitachi Kokusai Electric Inc
Current assignee: Hitachi Kokusai Electric Inc
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2002-10-04

Abstract

(57)【要約】【課題】入力信号系列の入力レベルが小さい場合にお
いても、下位ビットの切り捨てによる誤差を最小にし、
演算精度の劣化を抑えることができる高速フーリエ変換
回路及び高速フーリエ逆変換回路を提供することを目的
とする。【解決手段】スイッチ１０１と、ＤＰＲＡＭ１０２
と、第一のレジスタ１０３と、加算器１０４と、減算器
１０５と、第二のレジスタ１０６と、第三のレジスタ１
０７と、位相係数発生器１０８と、複素乗算器１０９と
から構成されるバタフライ演算手段のループを備えた高
速フーリエ変換回路であって、バタフライ演算手段の入
力系列の最大値を最大検出部３０１で検出し、最大値及
び高速フーリエ変換回路のビット幅に基づいたバタフラ
イ演算手段の出力系列のビットシフトをシフタ３０２で
行い、ループの最終回においてビットシフトと逆のビッ
トシフトをシフタ３０２で行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固定小数点演算で
時間領域信号を周波数領域信号に変換する高速フーリエ
変換（ＦＦＴ）回路、及び周波数領域信号を時間領域信
号へ変換する高速フーリエ逆変換（ＩＦＦＴ）回路に関
するものである。

【０００２】

【従来の技術】近年、ＦＦＴ回路は、通信分野において
用いられている。例えば、特開平１０−３１３２８３号
公報で開示されている「デジタル放送受信機」によれ
ば、ＯＦＤＭ（Orthogonal Frequency Division Multip
lex）方式の受信機に、ＦＦＴが用いられている。

【０００３】ＦＦＴは離散フーリエ変換（ＤＦＴ）の、
ＩＦＦＴは離散フーリエ逆変換（ＩＤＦＴ）の計算回数
を大幅に減らしたアルゴリズムである。Ｗ_N＝ｅ^-j2π^/N
とおくと、Ｎ個の信号系列｛ｘ（ｎ）｝（ｎ＝０，１，
…，Ｎ−１）のＤＦＴ及びＩＤＦＴは、以下の式で表さ
れる。

【０００４】Ｘ（ｋ）＝Σｘ（ｎ）Ｗ_N ^nk（ｋ＝０，１，…，Ｎ−１）（１）ここで、ｎは０からN−１までである。ｘ（ｎ）＝（１／Ｎ）ΣＸ（ｋ）Ｗ_N ^-nk（ｎ＝０，１，…，Ｎ−１）（２）ここで、ｋは０からN−１までである。

【０００５】上述したＤＦＴを示す（１）式とＩＤＦＴ
を示す（２）式は、係数１／ＮとＷ _N ^nkの虚部の符号が
異なるだけである。つまり、（１）式と（２）式は、全
く同様の手順で計算できるので、ＦＦＴ回路とＩＦＦＴ
回路は同様に構成することができる。従って、以下では
ＦＦＴ回路についてのみ説明する。

【０００６】図４は、従来のＦＦＴ回路の構成例を示す
図である。図５は、８点ＦＦＴのフローグラフを示す図
である。以下、従来のＦＦＴ回路の構成で８点ＦＦＴを
行う場合の動作を、図４と図５を用いてクロックサイク
ルに対応させて説明する。ここで、入力信号系列を｛ｘ
（ｎ）｝（ｎ＝０，１，…，７）、出力信号係数を｛Ｘ
（ｋ）｝（ｋ＝０，１，…，７）とし、位相係数Ｗ₈ ^kn
＝ｅ^-j2πkn/8とおく。

【０００７】まず、クロックサイクル１において、スイ
ッチ１０１は入力信号系列の入力を行う入力ポート側に
切り替えられ、入力ポートとＤＰＲＡＭ１０２は接続さ
れる。入力信号ｘ（０）は、ＤＰＲＡＭ１０２のアドレ
ス０に書き込まれる。同様に、次のクロックサイクル２
において、入力信号ｘ（１）はＤＰＲＡＭ１０２のアド
レス１に書き込まれる。以下、同様にクロックサイクル
３から６において、それぞれ入力信号ｘ（２）からｘ
（５）はＤＰＲＡＭ１０２のアドレス２から５に書き込
まれる。

【０００８】次のクロックサイクル７において、入力信
号ｘ（６）がＤＰＲＡＭ１０２のアドレス６に書き込ま
れると同時に、ＤＰＲＡＭ１０２のアドレス０からｘ
（０）が読み出され、第一のレジスタ１０３に書き込ま
れる。

【０００９】次のクロックサイクル８において、入力信
号ｘ（７）がＤＰＲＡＭ１０２のアドレス７に書き込ま
れると同時に、ＤＰＲＡＭ１０２のアドレス４からｘ
（４）が読み出される。加算器１０４は、第一のレジス
タ１０３の内容ｘ（０）とＤＰＲＡＭ１０２のアドレス
４で読み出されたｘ（４）とを加算する。加算結果ｘ
（０）＋ｘ（４）が、第二のレジスタ１０６に書き込ま
れると同時に、減算器１０５は、第一のレジスタ１０３
の内容ｘ（０）より、ＤＰＲＡＭ１０２のアドレス４で
読み出されたｘ（４）を減算する。減算結果ｘ（０）−
ｘ（４）は、第三のレジスタ１０７に書き込まれる。

【００１０】次のクロックサイクル９において、スイッ
チ１０１は複素乗算器１０９側に切り替えられ、複素乗
算器１０９とＤＰＲＡＭ１０２は接続される。複素乗算
器１０９は、第二のレジスタ１０６の内容ｘ（０）＋ｘ
（４）と位相係数発生器１０８から出力された位相係数
Ｗ₈ ⁰＝１との複素乗算を行う。複素乗算結果ｘ（０）＋
ｘ（４）がＤＰＲＡＭ１０２のアドレス０に書き込まれ
ると同時に、第二のレジスタ１０６の内容は第三のレジ
スタ１０７の内容ｘ（０）−ｘ（４）に更新される。ま
た、ＤＰＲＡＭ１０２のアドレス１からｘ（１）が読み
出され、第一のレジスタ１０３に書き込まれる。

【００１１】次のクロックサイクル１０において、複素
乗算器１０９は、第二のレジスタ１０６の内容ｘ（０）
−ｘ（４）と位相係数発生器１０８から出力された位相
係数Ｗ₈ ⁰＝１との複素乗算を行う。複素乗算結果ｘ
（０）−ｘ（４）がＤＰＲＡＭ１０２のアドレス４に書
き込まれると同時に、ＤＰＲＡＭ１０２のアドレス５か
らｘ（５）が読み出される。加算器１０４は、第一のレ
ジスタ１０３の内容ｘ（１）とＤＰＲＡＭ１０２のアド
レス５で読み出されたｘ（５）とを加算する。加算結果
ｘ（１）＋ｘ（５）が、第二のレジスタ１０６に書き込
まれると同時に、減算器１０５は、第一のレジスタ１０
３の内容ｘ（１）より、ＤＰＲＡＭ１０２のアドレス５
で読み出されたｘ（５）を減算する。減算結果ｘ（１）
−ｘ（５）は、第三のレジスタ１０７に書き込まれる。

【００１２】次のクロックサイクル１１において、複素
乗算器１０９は、第二のレジスタ１０６の内容ｘ（１）
＋ｘ（５）と位相係数発生器１０８から出力された位相
係数Ｗ₈ ⁰＝１との複素乗算を行う。複素乗算結果ｘ
（１）＋ｘ（５）がＤＰＲＡＭ１０２のアドレス１に書
き込まれると同時に、第二のレジスタ１０６の内容は第
三のレジスタ１０７の内容ｘ（１）−ｘ（５）に更新さ
れる。また、ＤＰＲＡＭ１０２のアドレス２からｘ
（２）が読み出され、第一のレジスタ１０３に書き込ま
れる。

【００１３】次のクロックサイクル１２において、複素
乗算器１０９は、第二のレジスタ１０６から読み出され
たｘ（１）−ｘ（５）と位相係数発生器１０８から出力
された位相係数Ｗ₈ ¹＝（１／√２）−ｊ（１／√２）と
の複素乗算を行う。複素乗算結果｛ｘ（１）−ｘ
（５）｝Ｗ₈ ¹がＤＰＲＡＭ１０２のアドレス５に書き込
まれると同時に、ＤＰＲＡＭ１０２のアドレス６からｘ
（６）が読み出される。加算器１０４は、第一のレジス
タ１０３の内容ｘ（２）とＤＰＲＡＭ１０２のアドレス
６から読み出されたｘ（６）を加算する。加算結果ｘ
（２）＋ｘ（６）が、第二のレジスタ１０６に書き込ま
れると同時に、減算器１０５は、第一のレジスタ１０３
の内容ｘ（２）より、ＤＰＲＡＭ１０２のアドレス６で
読み出されたｘ（６）を減算する。減算結果ｘ（２）−
ｘ（６）は、第三のレジスタ１０７に書き込まれる。

【００１４】上述したように、クロックサイクル１３以
降も、図５に示された８点ＦＦＴのフローグラフに基づ
いて処理が行われる。クロックサイクル２４に到達した
時、出力信号系列の最初であるＸ（０）＝ｘ（０）＋ｘ
（４）＋ｘ（２）＋ｘ（６）＋ｘ（１）＋ｘ（５）＋ｘ
（３）＋ｘ（７）が、第二のレジスタ１０６に書き込ま
れる。次にクロックサイクル２５において、出力信号系
列の出力を行う出力ポートからＸ（０）が出力される。
それと同時に、スイッチ１０１は再び入力ポート側に切
り替えられる。入力ポートとＤＰＲＡＭ１０２が接続さ
れることにより、次の入力信号系列を入力し、２４クロ
ックサイクル周期で８点ＦＦＴの結果を出力できる。以
上のように、従来のＦＦＴ回路は、Ｎ点フーリエ変換に
必要なメモリ数がＮで済むことから、ハードウェアをコ
ンパクトにするのに有効な構成である。

【００１５】

【発明が解決しようとする課題】しかしながら、固定小
数点演算で処理を行う場合、次のような問題が発生す
る。例えば、入力信号系列、位相係数のビット幅が共に
１６ビット、ＤＰＲＡＭ１０２のビット幅が１６ビット
である場合の、固定小数点演算によるＮ点ＦＦＴ回路を
考える。まず、加算器１０４と減算器１０５において、
２つの１６ビット複素数のデータＡ，Ｂの加算と減算を
行うが、この演算結果Ａ±Ｂの有効ビット数は最大で１
７ビットになる。そのため、オーバーフローが起こらな
いように、下位１ビットを切り捨てて出力する必要があ
る。

【００１６】また、この演算結果Ａ±Ｂと位相係数を、
複素乗算器１０９で複素乗算した複素乗算結果は、有効
ビット数が最大で３２ビット（入力信号系列が原点を中
心とした半径（７ＦＦＦ）₁₆の円内にあれば３３ビット
にならず、入力信号系列はその条件を満たしているもの
とする）になる。そのため、オーバーフローが起こらな
いように、下位１６ビットを切り捨てて出力する必要が
ある。これらの切り捨てを行う場合、入力信号系列の入
力レベルが小さくなるほど、下位ビット切り捨てによる
誤差が大きくなり、さらにこの誤差は演算過程で蓄積さ
れ続けるため、最終的にＦＦＴの演算精度が大きく劣化
してしまうという問題がある。

【００１７】本発明は上述した課題に鑑みてなされたも
のであり、入力信号系列の入力レベルが小さい場合にお
いても、下位ビットの切り捨てによる誤差を最小にし、
演算精度の劣化を抑えることができる高速フーリエ変換
回路及び高速フーリエ逆変換回路を提供することを目的
とする。

【００１８】

【課題を解決するための手段】上述した課題を解決する
ため、本発明に係る高速フーリエ変換回路は、バタフラ
イ演算手段のループを備えた高速フーリエ変換回路であ
って、前記バタフライ演算手段の入力系列の最大値を検
出し、前記最大値及び前記高速フーリエ変換回路のビッ
ト幅に基づいて前記バタフライ演算手段の出力系列のビ
ットシフトを行い、前記ループの最終回において前記ビ
ットシフトと逆のビットシフトを行うことを特徴とする
ものである。

【００１９】このような構成によれば、複素乗算を行う
前に、入力信号系列または途中の演算結果をオーバーフ
ローしないレベルまで一定量で増幅することにより、加
算結果及び減算結果及び複素乗算結果の下位ビットの切
り捨てによる誤差を最小に抑えることができ、入力信号
系列の入力レベルが小さい場合においても、高速フーリ
エ変換の演算を精度良く行うことができる。

【００２０】また、本発明に係る高速フーリエ逆変換回
路は、バタフライ演算手段のループを備えた高速フーリ
エ逆変換回路であって、前記バタフライ演算手段の入力
系列の最大値を検出し、前記最大値及び前記高速フーリ
エ変換回路のビット幅に基づいて前記バタフライ演算手
段の出力系列のビットシフトを行い、前記ループの最終
回において前記ビットシフトと逆のビットシフトを行う
ことを特徴とするものである。

【００２１】このような構成によれば、複素乗算を行う
前に、入力信号系列または途中の演算結果をオーバーフ
ローしないレベルまで一定量で増幅することにより、加
算結果及び減算結果及び複素乗算結果の下位ビットの切
り捨てによる誤差を最小に抑えることができ、入力信号
系列の入力レベルが小さい場合においても、高速フーリ
エ逆変換の演算を精度良く行うことができる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本実施の形
態に係るＦＦＴ回路の構成例を示す図である。図１にお
いて、図４と同一符号は図４に示された対象と同一又は
相当物を示しており、ここでの説明を省略する。本実施
の形態では、図４のＦＦＴ回路に、最大値検出部３０１
とシフタ３０２を備えたものである。なお、本実施の形
態において、バタフライ演算手段とは、スイッチ１０１
と、ＤＰＲＡＭ１０２と、第一のレジスタ１０３と、加
算器１０４と、減算器１０５と、第二のレジスタ１０６
と、第三のレジスタ１０７と、位相係数発生器１０８
と、複素乗算器１０９のことである。

【００２３】最大値検出部３０１は、入力信号系列の入
力時において、入力信号系列の中で最も絶対値の大きい
入力信号を検出する。まず、一段目のＦＦＴ演算動作時
において、最大値検出部３０１は、検出した入力信号の
絶対値の最上位ビットを０番目のビットとして最上位ビ
ットから数え始めて論理‘１’が表れるビット位置を検
出する。このビット位置をｍ番目のビットとする。最大
値検出部３０１は、シフタ３０２の入力信号を上位ビッ
ト方向に（ｍ−１）ビットシフトして出力するためのシ
フト量制御信号Ｓ_upを生成し、シフタ３０２へ出力す
る。また、二段目以降のＦＦＴ演算動作時において、シ
フタ３０２はビットシフトを行わないようにシフト量制
御信号Ｓ_upをクリアする。また、最終段のＦＦＴ演算動
作時において、最大値検出部３０１は、シフタ３０２の
入力信号を下位ビット方向に（ｍ−１）ビットシフトし
て出力するためのシフト量制御信号Ｓ_downを生成し、シ
フタ３０２へ出力する。

【００２４】シフタ３０２は、最大値検出部３０１から
のシフト量制御信号に基づいて第二のレジスタ１０６か
らの入力信号をシフトした信号を出力する。

【００２５】次に、本発明に係るＦＦＴ回路の構成で８
点ＦＦＴを行う場合の動作を、図１と図５を用いてクロ
ックサイクルに対応させて説明する。ここで、入力信号
系列を｛ｘ（ｎ）｝（ｎ＝０，１，…，７）、出力信号
係数を｛Ｘ（ｋ）｝（ｋ＝０，１，…，７）とし、位相
係数Ｗ₈ ^kn＝ｅ^-j2πkn/8とおく。

【００２６】まず、クロックサイクル１において、スイ
ッチ１０１は、入力信号系列の入力が行われる入力ポー
ト側に切り替えられ、入力ポート側とＤＰＲＡＭ１０２
が接続される。入力信号ｘ（０）はＤＰＲＡＭ１０２の
アドレス０に書き込まれると同時に、最大値検出部３０
１へ入力され、ｘ（０）の絶対値｜ｘ（０）｜が求めら
れる。絶対値｜ｘ（０）｜は、最大値｜Ｘ_max｜として
最大値検出部３０１に格納される。

【００２７】次のクロックサイクル２において、入力信
号ｘ（１）は、ＤＰＲＡＭ１０２のアドレス１に書き込
まれると同時に、最大値検出部３０１へ入力され、ｘ
（１）の絶対値｜ｘ（１）｜が求められる。最大値検出
部３０１は、絶対値｜ｘ（１）｜と最大値｜Ｘ_max｜を
比較し、｜ｘ（１）｜が｜Ｘ_max｜より大きければ、｜
Ｘ _max｜を｜ｘ（１）｜に更新し、そうでなければ更新
しない。以下、同様にクロックサイクル３から６におい
て、それぞれ入力信号ｘ（２）からｘ（５）は、ＤＰＲ
ＡＭ１０２のアドレス２から５に書き込まれると同時
に、最大値検出部３０１へ入力され、絶対値が求められ
る。最大値検出部３０１は、絶対値と最大値｜Ｘ_max｜
を比較し、｜Ｘ_max｜より大きければ、｜Ｘ_max｜を更新
し、そうでなければ更新しない。

【００２８】次のクロックサイクル７において、入力信
号ｘ（６）がＤＰＲＡＭ１０２のアドレス６に書き込ま
れると同時に、ＤＰＲＡＭ１０２のアドレス０からｘ
（０）が読み出され、第一のレジスタ１０３に書き込ま
れる。また、最大値検出部３０１は、ｘ（６）の絶対値
｜ｘ（６）｜を求め、｜Ｘ_max｜と比較し、｜ｘ（６）
｜が｜Ｘ_max｜より大きければ、｜Ｘ_max｜を｜ｘ（６）
｜に更新し、そうでなければ更新しない。

【００２９】次のクロックサイクル８において、入力信
号ｘ（７）が、ＤＰＲＡＭ１０２のアドレス７に書き込
まれると同時に、ＤＰＲＡＭ１０２のアドレス４からｘ
（４）が読み出される。加算器１０４は、第一のレジス
タ１０３の内容ｘ（０）とＤＰＲＡＭ１０２のアドレス
４で読み出されたｘ（４）とを加算する。加算結果ｘ
（０）＋ｘ（４）は、第二のレジスタ１０６に書き込ま
れる。同時に、減算器１０５は、第一のレジスタ１０３
の内容ｘ（０）より、ＤＰＲＡＭ１０２のアドレス４で
読み出されたｘ（４）を減算する。減算結果ｘ（０）−
ｘ（４）は、第三のレジスタ１０７に書き込まれる。

【００３０】また、最大値検出部３０１は、ｘ（７）の
絶対値｜ｘ（７）｜を求め、｜Ｘ_ma _x｜と比較し、｜ｘ
（７）｜が｜Ｘ_max｜より大きければ、｜Ｘ_max｜を｜ｘ
（７）｜に更新し、そうでなければ更新しない。この時
点で、｜Ｘ_max｜が入力信号系列の中で最も絶対値の大
きい入力信号となる。最大値検出部３０１は、｜Ｘ_ma _x
｜の最上位ビットを０番目のビットとして、最上位ビッ
トから数えて最初に論理‘１’が現れるビット位置を検
出する。このビット位置をｍ番目のビットとする。最大
値検出部３０１は、シフタ３０２の入力信号を上位ビッ
ト方向に（ｍ−１）ビットシフトして出力するためのシ
フト量制御信号Ｓ_upを生成し、シフタ３０２へ出力す
る。

【００３１】次のクロックサイクル９において、スイッ
チ１０１は、複素乗算器１０９側に切り替えられ、複素
乗算器１０９とＤＰＲＡＭ１０２は接続される。シフタ
３０２は、第二のレジスタ１０６から読み出されたｘ
（０）＋ｘ（４）を、シフト量制御信号Ｓ_upに基づいて
上位ビット方向に（ｍ−１）ビットシフト、つまり２^m-
¹倍したものを、複素乗算器１０９へ出力する。

【００３２】複素乗算器１０９は、シフタ３０２から出
力された２^m-1｛ｘ（０）＋ｘ（４）｝と位相係数発生
器１０８から出力された位相係数Ｗ₈ ⁰＝１との複素乗算
を行う。複素乗算結果２^m-1｛ｘ（０）＋ｘ（４）｝が
ＤＰＲＡＭ１０２のアドレス０に書き込まれると同時
に、第二のレジスタ１０６の内容は第三のレジスタ１０
７の内容ｘ（０）−ｘ（４）に更新される。また、ＤＰ
ＲＡＭ１０２のアドレス１からｘ（１）が読み出され、
第一のレジスタ１０３に書き込まれる。

【００３３】次のクロックサイクル１０において、シフ
タ３０２は、第二のレジスタ１０６から読み出されたｘ
（０）−ｘ（４）を、シフト量制御信号Ｓ_upに基づいて
上位ビット方向に（ｍ−１）ビットシフト、つまり２
^m-1倍したものを、複素乗算器１０９へ出力する。

【００３４】複素乗算器１０９は、シフタ３０２から出
力された２^m-1｛ｘ（０）−ｘ（４）｝と位相係数発生
器１０８から出力された位相係数Ｗ₈ ⁰＝１との複素乗算
を行う。複素乗算結果２^m-1｛ｘ（０）−ｘ（４）｝が
ＤＰＲＡＭ１０２のアドレス４に書き込まれると同時
に、ＤＰＲＡＭ１０２のアドレス５からｘ（５）が読み
出される。加算器１０４は、第一のレジスタ１０３の内
容ｘ（１）とＤＰＲＡＭ１０２のアドレス５から読み出
されたｘ（５）とを加算する。加算結果ｘ（１）＋ｘ
（５）は、第二のレジスタ１０６に書き込まれる。同時
に、減算器１０５は、第一のレジスタ１０３の内容ｘ
（１）より、ＤＰＲＡＭ１０２のアドレス５で読み出さ
れたｘ（５）を減算する。減算結果ｘ（１）−ｘ（５）
は、第三のレジスタ１０７に書き込まれる。

【００３５】次のクロックサイクル１１において、シフ
タ３０２は、第二のレジスタ１０６から読み出されたｘ
（１）＋ｘ（５）を、シフト量制御信号Ｓ_upに基づいて
上位ビット方向に（ｍ−１）ビットシフト、つまり２
^m-1倍したものを、複素乗算器１０９へ出力する。

【００３６】複素乗算器１０９は、シフタ３０２から出
力された２^m-1｛ｘ（１）＋ｘ（５）｝と位相係数発生
器１０８から出力された位相係数Ｗ₈ ⁰＝１との複素乗算
を行う。複素乗算結果２^m-1｛ｘ（１）＋ｘ（５）｝が
ＤＰＲＡＭ１０２のアドレス１に書き込まれると同時
に、第二のレジスタ１０６の内容は第三のレジスタ１０
７の内容ｘ（１）−ｘ（５）に更新される。また、ＤＰ
ＲＡＭ１０２のアドレス２からｘ（２）が読み出され、
第一のレジスタ１０３に書き込まれる。

【００３７】次のクロックサイクル１２において、シフ
タ３０２は、第二のレジスタ１０６から読み出されたｘ
（１）−ｘ（５）を、シフト量制御信号Ｓ_upに基づいて
上位ビット方向に（ｍ−１）ビットシフト、つまり２
^m-1倍したものを、複素乗算器１０９へ出力する。

【００３８】複素乗算器１０９は、シフタ３０２から出
力された２^m-1｛ｘ（１）−ｘ（５）｝と位相係数発生
器１０８から出力された位相係数Ｗ₈ ¹＝（１／√２）−
ｊ（１／√２）との複素乗算を行う。複素乗算結果２
^m-1｛ｘ（１）−ｘ（５）｝Ｗ₈ ¹がＤＰＲＡＭ１０２の
アドレス５に書き込まれると同時に、ＤＰＲＡＭ１０２
のアドレス６からｘ（６）が読み出される。加算器１０
４は、第一のレジスタ１０３の内容ｘ（２）とＤＰＲＡ
Ｍ１０２のアドレス６から読み出されたｘ（６）を加算
する。加算結果ｘ（２）＋ｘ（６）は、第二のレジスタ
１０６に書き込まれる。同時に、減算器１０５は、第一
のレジスタ１０３の内容ｘ（２）より、ＤＰＲＡＭ１０
２のアドレス６で読み出されたｘ（６）を減算する。減
算結果ｘ（２）−ｘ（６）は、第三のレジスタ１０７に
書き込まれる。

【００３９】上述したように、クロックサイクル１３以
降も、図５に示された８点ＦＦＴのフローグラフに基づ
いて処理が行われるが、一段目のＦＦＴ演算が終了、つ
まりクロックサイクル１６をもって、シフタ３０２はシ
フト量制御信号Ｓ_upをクリアし、二段目以降のＦＦＴ演
算において、ビットシフトの動作を停止するようにす
る。

【００４０】また、クロックサイクル２４において、２
^m-1｛ｘ（０）＋ｘ（４）＋ｘ（２）＋ｘ（６）＋ｘ
（１）＋ｘ（５）＋ｘ（３）＋ｘ（７）｝が、第二のレ
ジスタ１０６に書き込まれるが、これを本来出力される
べき値に戻す必要がある。そのため、クロックサイクル
２５からの８クロックサイクル区間において、最大値検
出部３０１は、シフタ３０２の入力信号を下位ビット方
向に（ｍ−１）ビットシフトして出力するためのシフト
量制御信号Ｓ_downを生成し、シフタ３０２へ出力する。
これにより、シフタ３０２への入力信号は２^-(m-1)倍さ
れる。従って、クロックサイクル２５において、出力信
号系列の出力が行われる出力ポートからＸ（０）＝ｘ
（０）＋ｘ（４）＋ｘ（２）＋ｘ（６）＋ｘ（１）＋ｘ
（５）＋ｘ（３）＋ｘ（７）が出力される。

【００４１】ここまで、ＦＦＴ回路について説明した
が、ＩＦＦＴ回路は、位相係数の虚部の符号を反転し出
力信号系列の出力を１／Ｎ倍する以外、ＦＦＴ回路と同
様な構成で同様の動作を行う。

【００４２】また、上述したＦＦＴ回路においては、入
力信号系列の入力時でのみ、信号の増幅を行っている
が、ＦＦＴの演算過程で有効ビット長が長くなることも
考えられる。このような場合は、演算過程においてもさ
らに信号の増幅を行うことができる。例えば、二段目以
降のＦＦＴ演算において、前段の演算結果の中で絶対値
の最も大きい信号がオーバーフローしないレベルまで、
前段の演算結果を一定量で増幅し、最終段のＦＦＴ演算
結果を外部に出力する時に、前段までの増幅分を全て取
り除くとしても良い。この方法は、ＩＦＦＴ回路にも適
用する。

【００４３】次に、ＦＦＴ回路によるシミュレーション
結果について説明する。図２は、従来のＦＦＴ回路によ
るシミュレーション結果の一例を示す図である。図３
は、本実施の形態に係るＦＦＴ回路によるシミュレーシ
ョン結果の一例を示す図である。このシミュレーション
は、サブキャリア数７６８のＯＦＤＭ（Orthogonal Fre
quency Division Multiplex）伝送の復調に、１０２４
点ＦＦＴを用いたものである。入力信号系列は、ランダ
ムに生成したデータビット列を４ビットずつ取り出して
１６ＱＡＭシンボルにマッピングされる。ここでは、理
想的にＯＦＤＭ変調、つまり、浮動小数点演算でＩＦＦ
Ｔを行った結果を１１ビット量子化（有効ビット数１１
ビット）している。また、このシミュレーションに、フ
ェージングや雑音等の劣化要素は加えていない。また、
従来のＦＦＴ回路による演算と本発明のＦＦＴ回路によ
る演算は、共に１６ビットの固定小数点演算で行った。

【００４４】図２において、１６ＱＡＭコンスタレーシ
ョンの各信号が広範囲に分布しているのに対して、図３
においては分散が小さくなっており、本発明のＦＦＴ回
路の方が精度良くＦＦＴ演算を行っていることがわか
る。

【００４５】

【発明の効果】以上に詳述したように本発明によれば、
複素乗算を行う前に、入力信号系列または途中の演算結
果をオーバーフローしないレベルまで一定量で増幅する
ことにより、加算結果及び減算結果及び複素乗算結果の
下位ビットの切り捨てによる誤差を最小に抑えることが
できる。従って、入力信号系列の入力レベルが小さい場
合においても、ＦＦＴの演算を精度良く行うことができ
る。また、従来のＦＦＴ回路に対して、わずかな回路の
追加で構成することができる。

【図面の簡単な説明】

【図１】本実施の形態に係るＦＦＴ回路の構成例を示す
図である。

【図２】従来のＦＦＴ回路によるシミュレーション結果
の一例を示す図である。

【図３】本実施の形態に係るＦＦＴ回路によるシミュレ
ーション結果の一例を示す図である。

【図４】従来のＦＦＴ回路の構成例を示す図である。

【図５】８点ＦＦＴのフローグラフを示す図である。

【符号の説明】

１０１スイッチ、１０２ＤＰＲＡＭ、１０３第一
のレジスタ、１０４加算器、１０５減算器、１０６
第二のレジスタ、１０７第三のレジスタ、１０８位
相係数発生器、１０９複素乗算器、３０１最大値検
出部、３０２シフタ。

Claims

【特許請求の範囲】

【請求項１】バタフライ演算手段のループを備えた高
速フーリエ変換回路であって、前記バタフライ演算手段の入力系列の最大値を検出し、
前記最大値及び前記高速フーリエ変換回路のビット幅に
基づいて前記バタフライ演算手段の出力系列のビットシ
フトを行い、前記ループの最終回において前記ビットシ
フトと逆のビットシフトを行うことを特徴とする高速フ
ーリエ変換回路。
【請求項２】バタフライ演算手段のループを備えた高
速フーリエ逆変換回路であって、前記バタフライ演算手段の入力系列の最大値を検出し、
前記最大値及び前記高速フーリエ変換回路のビット幅に
基づいて前記バタフライ演算手段の出力系列のビットシ
フトを行い、前記ループの最終回において前記ビットシ
フトと逆のビットシフトを行うことを特徴とする高速フ
ーリエ逆変換回路。