KR100890768B1 - 데이터 변환 프로세서 및 이를 갖는직교주파수분할다중변조 수신장치 - Google Patents

데이터 변환 프로세서 및 이를 갖는직교주파수분할다중변조 수신장치 Download PDF

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Abstract

메모리의 크기를 줄이기 위한 데이터 변환 프로세서 및 이를 갖는 직교 주파수 분할 다중 변조 (OFDM) 수신장치가 개시된다. 데이터 변환 프로세서는, 전반 스테이지부 및 후반 스테이지부를 포함하여, log2N개(N은 2의 멱지수)의 스테이지들을 이용하여 FFT/IFFT 연산 처리를 수행한다. 전반 스테이지부는 종속 연결된 복수의 스테이지들을 포함하고, 짝수 스테이지마다 짝수의 멱지수를 갖는 트위들팩터를 이용하여 입력신호를 변환한다. 후반 스테이지부는 종속 연결된 복수의 스테이지들을 포함하고, 최종적으로 2-포인트 이산 푸리에 변환(DFT)이 되도록 전반 스테이지부로부터 제공되는 신호들을 분해하여 주파수 영역 또는 시간 영역의 출력 신호를 출력한다. 이에 따라, 매 두 번째 스테이지마다 곱해지는 트위들팩터의 멱지수를 모두 짝수로 구현하는 알고리즘을 FFT 또는 IFFT 처리시, 전체 또는 부분적으로 적용하므로써, 다른 알고리즘들에 비해 하드웨어의 복잡도를 적거나 같게 유지할 수 있다.

Description

데이터 변환 프로세서 및 이를 갖는 직교주파수분할다중변조 수신장치{DATA TRANSFORMING PROCESSOR AND OFDM RECEIVER HAVING THE SAME}
도 1은 본 발명에 따른 OFDM 수신장치를 설명하기 위한 블럭도이다.
도 2는 도 1에 도시된 데이터 변환 프로세서를 설명하는 블록도이다.
도 3은 도 2에 도시된 FFT/IFFT 처리부에 구비되는 버터플라이 연산 소자를 설명하는 개념도이다.
도 4는 도 2에 도시된 FFT/IFFT 처리부를 설명하기 위한 블럭도이다.
도 5는 제1 비교예에 따른 16-포인트 래딕스(radix)-2 DIF FFT 알고리즘의 신호 흐름도이다.
도 6은 제2 비교예에 따른 16-포인트 래딕스-22 알고리즘에 따른 16-포인트 FFT용 신호 흐름도이다.
도 7은 제3 비교예에 따른 16-포인트 래딕스-23 알고리즘에 따른 16-포인트 FFT용 신호 흐름도이다.
도 8은 본 발명의 일실시예에 따른 알고리즘에 따른 16-포인트 FFT용 신호 흐름도이다.
도 9는 트위들팩터의 특성을 설명하기 위한 성상도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 튜너 20 : 복소 검출부
30 : A/D 변환부 40 : FFT 프로세서
50 : 복조부 110 : 컨트롤러
120 : 트위들팩터 테이블 130 : 트위들팩터 변환기
140 : FFT/IFFT 처리부 150 : 데이터 메모리
본 발명은 데이터 변환 프로세서 및 이를 갖는 직교 주파수 분할 다중 변조 (OFDM) 수신장치에 관한 것으로, 보다 상세하게는 메모리의 크기를 줄이기 위한 데이터 변환 프로세서 및 이를 갖는 직교 주파수 분할 다중 변조 (OFDM) 수신장치에 관한 것이다.
일반적으로, 직교 주파수 분할 다중 변조(Orthogonal Frequency Division Multiplexing, 이하 OFDM)는 시간축에 따라 직렬로 입력되는 데이터를 병렬로 변환하여 역푸리에 변환(IFFT; Inverse Fast Fourier Transform)을 수행한 후, 직렬로 다시 변환하여 OFDM 수신장치로 전송하는 변조방식이다. 상기 OFDM 수신장치에서, 입력된 신호는 디지털 신호로 변환된다. 이때 디지털 변환된 신호는 일정한 비트 단위로 고속 푸리에 변환(Fast Fourier Transform, 이하 FFT)하여 원래의 신호로 복원된다.
한편, DVB 시스템, WiMAX(WiBro) 시스템 등과 같이 OFDM 기술에 기반하고 있는 최신의 이동통신 기술 및 차세대 이동통신 기술은 모두 고속 푸리에 변환(fast Fourier transform, FFT)을 바탕으로 하고 있다.
상기한 시스템들은 8192-포인트(DVB 시스템), 2048-포인트(WiMAX 시스템)와 같이 매우 긴 FFT 연산을 통해 다중 캐리어 변조(multiple carrier modulation)를 수행하게 되고, 이를 위해서 롱-포인트 FFT 연산을 적은 연산량을 가지는 알고리즘을 최대한 작은 하드웨어로 구현하는 것이 중요하다.
FFT 연산량을 줄이기 위해, 래딕스(radix)-2 및 래딕스-4와 같은 기본적인 FFT 알고리즘뿐만 아니라, 래딕스-22, 래딕스-23, 래딕스-4+2, 스플리트(split)-래딕스와 같이 다양한 알고리즘이 제안되었다.
상기한 알고리즘들은, 하드웨어 관점에서 곱셈기의 숫자나 덧셈기의 숫자를 줄이는 역할은 충분히 수행하고 있지만, FFT 연산에 필요한 트위들팩터(twiddle factor)의 수를 고려한 알고리즘이 아니라는 문제점을 가지고 있다.
사인함수와 코사인함수 값으로 구성되어지는 트위들팩터는 CORDIC (COordinate Rotation Digital Computer) 알고리즘을 통해서도 얻을 수 있으나, 큰 용량의 하드웨어가 요구되고, 하나의 트위들팩터를 계산하기 위해서 여러 클럭 싸이클이 요구되므로 일반적으로 FFT 프로세서를 하드웨어로 구현할 때에는 트위들팩터들은 ROM 테이블에 저장된다.
하지만, 최근 수천-포인트 FFT 연산을 수행하는 롱-포인트 FFT 프로세서의 경우, 상기한 트위들팩터를 저장하는 ROM 테이블의 크기가 증가하는 문제점이 있다.
또한, ROM 테이블이 차지하는 면적이 클 뿐 아니라, 소비전력이 증가하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 트위들팩터를 저장하는 ROM 테이블의 크기를 줄이기 위한 데이터 변환 프로세서를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 FFT 프로세서를 갖는 OFDM 수신장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일실시예에 따른 데이터 변환 프로세서는, 전반 스테이지부 및 후반 스테이지부를 포함하여, log2N개(N은 2의 멱지수)의 스테이지들을 이용하여 FFT/IFFT 연산 처리를 수행한다. 상기 전반 스테이지부는 종속 연결된 복수의 스테이지들을 포함하고, 짝수 스테이지마다 짝수의 멱지수를 갖는 트위들팩터를 이용하여 입력신호를 변환한다. 상기 후반 스테이지부는 종속 연결된 복수의 스테이지들을 포함하고, 최종적으로 2-포인트 DFT가 되도록 상기 전반 스테이지부로부터 제공되는 신호들을 분해하여 주파수 영역 또는 시간 영역의 출력 신호를 출력한다.
상기한 본 발명의 목적을 실현하기 위하여 다른 실시예에 따른 데이터 변환 프로세서는 컨트롤러, 트위들팩터 테이블, 트위들팩터 변환기, FFT/IFFT 처리부 및 데이터 메모리를 포함한다. 상기 트위들팩터 테이블은 FFT/IFFT 연산에 사용되는 트위들팩터들을 저장한다. 상기 트위들팩터 변환기는 외부에서 공급되는 FFT 또는 IFFT 선택신호와 상기 컨트롤러의 제어에 응답하여, 상기 트위들팩터 테이블에 저장된 FFT용 또는 IFFT용 트위들팩터들을 읽는다. 상기 FFT/IFFT 처리부는 종속 연결된 복수의 스테이지들을 포함하고, 상기 컨트롤러의 제어에 응답하여, 상기 트위들팩터 변환기로부터 제공되는 트위들팩터들을 이용하여 FFT 또는 IFFT 연산을 처리한다. 상기 데이터 메모리는 상기 FFT/IFFT 처리부에 의한 연산 결과를 저장하고, 상기 컨트롤러의 제어에 응답하여 저장된 연산 결과를 출력한다. 상기 FFT/IFFT 처리부는 다음 스테이지에서 필요한 트위들팩터의 멱지수를 짝수로 변환하여 다음 스테이지에서 필요한 트위들팩터의 수를 줄이기 위해, 멱지수가 1인 트위들팩터를 곱하는 콘스탄트 곱셈기를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위하여 일실시예에 따른 OFDM 수신장치는 복소 검출부, A/D 변환부, FFT 프로세서 및 복조부를 포함한다. 상기 복소 검출부는 롱 프리앰블과, 상기 롱 프리앰블에 후속하는 복수의 데이터로 이루어진 심볼을 갖는 OFDM 신호를 튜너로부터 제공받아 베이스 밴드 OFDM 신호로 변환하여 실수부의 OFDM 신호(I 채널)와 허수부의 OFDM 신호(Q 채널)를 획득하고, 획득한 상기 실수부의 OFDM 신호와 허수부의 OFDM 신호를 출력한다. 상기 A/D 변환부는 상기 실수부의 OFDM 신호와 허수부의 OFDM 신호를 디지털 변환하고, 디지털 변환된 실수부의 OFDM 데이터와 허수부의 OFDM 데이터를 출력한다. 상기 FFT 프로세서는 디지털 변환된 OFDM 데이터의 모든 심볼에 대해 복소수 연산을 통해 FFT을 수행한다. 상기 복조부는 상기 FFT된 실수부 및 허수부 OFDM 신호를 제공받아 복조한다. 상기 FFT 프로세서는 전반 스테이지부 및 후반 스테이지부를 포함하여 log2N개(N은 2의 멱지수)의 스테이지들을 이용하여 FFT 연산 처리를 수행한다. 여기서, 상기 전반 스테이지부는 종속 연결된 복수의 스테이지들을 포함하고, 짝수 스테이지마다 짝수의 멱지수를 갖는 트위들팩터를 이용하여 입력신호를 변환한다. 상기 후반 스테이지부는 종속 연결된 복수의 스테이지들을 포함하고, 최종적으로 2-포인트 DFT가 되도록 상기 전반 스테이지부로부터 제공되는 신호들을 분해하여 주파수 영역 또는 시간 영역의 출력 신호를 출력한다.
상기한 본 발명의 다른 목적을 실현하기 위하여 다른 실시예에 따른 OFDM 수신장치는 복소 검출부, A/D 변환부, FFT 프로세서 및 복조부를 포함한다. 상기 복소 검출부는 롱 프리앰블과, 상기 롱 프리앰블에 후속하는 복수의 데이터로 이루어진 심볼을 갖는 OFDM 신호를 튜너로부터 제공받아 베이스 밴드 OFDM 신호로 변환하여 실수부의 OFDM 신호(I 채널)와 허수부의 OFDM 신호(Q 채널)를 획득하고, 획득한 상기 실수부의 OFDM 신호와 허수부의 OFDM 신호를 출력한다. 상기 A/D 변환부는 상기 실수부의 OFDM 신호와 허수부의 OFDM 신호를 디지털 변환하고, 디지털 변환된 실수부의 OFDM 데이터와 허수부의 OFDM 데이터를 출력한다. 상기 FFT 프로세서는 디지털 변환된 OFDM 데이터의 모든 심볼에 대해 복소수 연산을 통해 FFT을 수행한 다. 상기 복조부는 상기 FFT된 실수부 및 허수부 OFDM 신호를 제공받아 복조한다. 상기 FFT 프로세서는 컨트롤러, 트위들팩터 테이블, 트위들팩터 변환기, FFT/IFFT 처리부 및 데이터 메모리를 포함한다. 상기 트위들팩터 테이블은 FFT/IFFT 연산에 사용되는 트위들팩터들을 저장한다. 상기 트위들팩터 변환기는 외부에서 공급되는 FFT 또는 IFFT 선택신호와 상기 컨트롤러의 제어에 응답하여, 상기 트위들팩터 테이블에 저장된 FFT용 또는 IFFT용 트위들팩터들을 읽는다. 상기 FFT/IFFT 처리부는 종속 연결된 복수의 스테이지들을 포함하고, 상기 컨트롤러의 제어에 응답하여, 상기 트위들팩터 변환기로부터 제공되는 트위들팩터들을 이용하여 FFT 또는 IFFT 연산을 처리한다. 상기 데이터 메모리는 상기 FFT/IFFT 처리부에 의한 연산 결과를 저장하고, 상기 컨트롤러의 제어에 응답하여 저장된 연산 결과를 출력한다. 상기 FFT/IFFT 처리부는 다음 스테이지에서 필요한 트위들팩터의 멱지수를 짝수로 변환하여 다음 스테이지에서 필요한 트위들팩터의 수를 줄이기 위해, 멱지수가 1인 트위들팩터를 곱하는 콘스탄트 곱셈기를 포함한다.
이러한 데이터 변환 프로세서 및 이를 갖는 OFDM 수신장치에 의하면, 매 두 번째 스테이지마다 곱해지는 트위들팩터의 멱지수를 모두 짝수로 구현하는 알고리즘을 FFT 또는 IFFT 처리시, 전체 또는 부분적으로 적용하므로써, 다른 알고리즘들에 비해 하드웨어의 복잡도를 적거나 같게 유지할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 OFDM 수신장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 본 발명에 따른 OFDM 수신장치는 튜너(10), 복소 검출부(20), A/D 변환부(30), FFT 프로세서(40) 및 복조부(50)를 포함하여, 외부로부터 수신되는 OFDM 신호를 복조하고, 복조된 OFDM 신호를 재생 장치(미도시) 등에 제공한다.
상기 튜너(10)는 수신 유닛(미도시)에 연결되어, OFDM 송신장치(미도시)로부터 전송되는 OFDM 신호(9)를 상기 수신 유닛을 통해 제공받아 이를 중간 주파수 범위를 갖는 OFDM 신호(11)로 변환하고, 변환된 OFDM 신호(11)를 상기 복소 검출부(20)에 제공한다.
상기 복소 검출부(20)는 상기 튜너(10)로부터 제공되는 OFDM 신호(11)를 베이스 밴드의 OFDM 신호로 변환하여 실수부(real part)의 OFDM 신호(I 채널)(21I)와 허수부(imaginary part)의 OFDM 신호(Q 채널)(21Q)를 획득하고, 획득한 상기 실수부의 OFDM 신호(21I)와 허수부의 OFDM 신호(21Q)를 상기 A/D 변환부(30)에 제공한다.
상기 A/D 변환부(30)는 상기 실수부의 OFDM 신호(21I)와 허수부의 OFDM 신호(21Q)를 디지털 변환하고, 디지털 변환된 실수부의 OFDM 신호(31I)와 허수부의 OFDM 신호(31Q)를 상기 FFT 프로세서(40)에 제공한다.
상기 FFT 프로세서(40)는 디지털 변환된 실수부의 OFDM 신호(31I)와 허수부의 OFDM 신호(31Q)를 제공받기 위해 상기 A/D 변환부(30)에 연결되어, 상기 OFDM 신호의 모든 심볼에 대해 복소수(complex number) 연산을 통해 FFT을 수행한다. 이를 수학식으로 정의하면 아래와 같다.
먼저, FFT의 정의식에서 FFT의 입력을 실수부와 허수부로 표현하면 수학식 1과 같다.
Figure 112007022382312-pat00001
여기서, x(n)는 FFT의 입력이고, a(n)는 실수부이며, b(n)는 허수부이다. FFT의 출력도 하기하는 수학식 2와 같이 표현할 수 있다.
Figure 112007022382312-pat00002
이것을 FFT 일반식에 대입하여 정리하면, 하기하는 수학식 3 내지 5와 같다.
Figure 112007022382312-pat00003
Figure 112007022382312-pat00004
여기서,
Figure 112007022382312-pat00005
이다.
Figure 112007022382312-pat00006
여기서,
Figure 112007022382312-pat00007
이다.
이러한 FFT에 의해 OFDM 신호는 디지털 변조 파형의 주파수 축에서 실수부(real part)와 허수부(imaginary part)로 각각 나뉘어진다.
상기 복조부(50)는 상기 FFT 프로세서(40)로부터 FFT된 실수부 및 허수부 OFDM 신호(41I, 41Q)를 제공받아 복조한다. 물론 복조된 OFDM 신호(51)는 재생을 위해 외부에 별도로 제공되는 처리 장치(미도시)에 전송된다.
그러면, 상기한 FFT 프로세서를 보다 상세히 설명한다.
도 2는 도 1에 도시된 FFT 프로세서를 설명하는 블록도이다. 통상적으로 FFT 프로세서와 IFFT 프로세서는 동일한 프로세서로 구현되므로 본 실시예에서는 FFT/IFFT 프로세서를 설명한다.
도 2를 참조하면, 본 발명의 일실시예에 따른 FFT/IFFT 프로세서(40)는 컨트롤러(110), 트위들팩터 테이블(120), 트위들팩터 변환기(130), FFT/IFFT 처리부(140) 및 데이터 메모리(150)를 포함한다. 상기 컨트롤러(110), 트위들팩터 테이블(120), 트위들팩터 변환기(130) 및 FFT/IFFT 처리부(140)는 FFT(fast fourier transform) 연산과, IFFT(inverse fast fourier transform) 연산을 수행하는 데이터 변환기의 기능을 수행한다. 상기 데이터 메모리(150)는 상기 데이터 변환기에서 수행된 연산 결과를 저장한다.
FFT 동작시, 상기 FFT/IFFT 프로세서(40)는 시간 영역의 시리얼 입력신호를 주파수 영역으로 변환한 후 주파수 영역의 시리얼 출력신호를 출력한다. 즉, 시간 영역 인터페이스로부터 입력되는 시간 영역 데이터를 주파수 영역 데이터로 변환해서 주파수 영역 인터페이스로 출력하는 FFT(fast fourier transform) 연산을 수행한다.
한편, IFFT 동작시, 상기 FFT/IFFT 프로세서(40)는 주파수 영역의 시리얼 입력신호를 시간 영역으로 변환한 후 시간 영역의 시리얼 출력신호를 출력한다. 즉, 주파수 영역 인터페이스로부터 입력되는 주파수 영역 데이터를 시간 영역 데이터로 변환해서 시간 영역 인터페이스로 출력하는 IFFT(inverse fast fourier transform) 연산을 수행한다.
상기 컨트롤러(110)는 상기 FFT/IFFT 프로세서(40)의 전반적인 제어를 수행한다. 예를들어, 상기 컨트롤러(110)는 외부로부터 입력되는 모드 선택 신호(SEL)(미도시)가 하이 레벨(즉, 논리 '1')일 때, 상기 FFT/IFFT 프로세서(40)가 FFT 연산을 수행하도록 제어한다. 한편, 상기 컨트롤러(110)는 상기 모드 선택 신호(SEL)가 로우 레벨(즉, 논리 '0')일 때, 상기 FFT/IFFT 프로세서(40)가 IFFT 연산을 수행하도록 제어한다.
상기 트위들팩터 테이블(120)은 FFT/IFFT 연산에 사용되는 트위들팩터들을 저장하고, 상기 컨트롤러(110)의 제어에 응답하여 저장된 트위들팩터들을 상기 트위들팩터 변환기(130)에 제공한다.
상기 트위들팩터 변환기(130)는 상기 컨트롤러(110)의 제어에 응답하여 상기 트위들팩터 테이블(120)에 저장된 트위들팩터들을 읽어 상기 FFT/IFFT 처리부(140)에 제공된다. 상기 트위들팩터 변환기(130)는 외부에서 FFT 선택신호가 제공되면 FFT 연산을 위한 트위들팩터를 상기 트위들팩터 테이블(120)에서 읽어들어 상기 FFT/IFFT 처리부(140)에 제공한다. 상기 트위들팩터 변환기(130)는 외부에서 IFFT 선택신호가 제공되면 IFFT 연산을 위한 트위들팩터를 상기 트위들팩터 테이블(120)에서 읽어들어 상기 FFT/IFFT 처리부(140)에 제공한다.
상기 FFT/IFFT 처리부(140)는 상기 컨트롤러(110)의 제어에 응답하여 래딕스-R FFT/IFFT 연산을 병렬로 처리하기 위해, 예를들어, R 개의 연산 소자들을 포함한다(여기서, R은 2보다 큰 자연수). 각각의 연산 소자들은 래딕스-R FFT/IFFT 연산을 위한 버터플라이 연산을 수행한다. 이때 상기 연산 소자들은 버터플라이 연산 소자로 칭해진다.
도 3은 도 2에 도시된 FFT/IFFT 처리부에 구비되는 버터플라이 연산 소자를 설명하는 개념도이다.
도 3을 참조하면, 버터플라이 연산 소자(142)는 복소수 가산기(complex adder)(142a), 복소수 감산기(complex subtracter)(142b) 및 복소수 승산기(complex multiplier)(142c)를 포함한다.
상기 복소수 가산기(142a)는 입력 단자들을 통해 입력된 제1 입력 데이터(IN1) 및 제2 입력 데이터(IN2)를 가산하여 출력 단자를 통해 제1 출력 데이터(OUT1)를 출력한다.
상기 복소수 감산기(142b)는 제1 입력 데이터에서 제2 입력 데이터를 감산하여 상기 복소수 승산기(113)에 출력한다.
상기 복소수 승산기(142c)는 상기 복소수 감산기(142b)의 출력 값에 대응하 는 트위들팩터, 예를들어,
Figure 112007022382312-pat00008
(여기서, k는 0~6)을 승산하여 출력단자(OUT2)를 통해 제2 출력 데이터(OUT2)를 출력한다.
도 2의 설명으로 환원하여, 상기 데이터 메모리(150)는 복수의 메모리 뱅크들을 포함하고, 상기 컨트롤러(110)의 제어에 응답하여 상기 FFT/IFFT 처리부(140)로부터 제공되는 데이터를 저장하고, 상기 FFT/IFFT 처리부(140)로부터 데이터 추출 요청에 응답하여 기저장된 데이터를 상기 FFT/IFFT 처리부(140)에 제공한다.
도 4는 도 2에 도시된 FFT/IFFT 처리부를 설명하기 위한 블록도로서, 특히 도 4는 2048-포인트 FFT를 구현하는 파이프라인 구조의 래딕스-22 FFT/IFFT 처리부를 논리적으로 설명하는 구조도이다.
도 4를 참조하면, FFT/IFFT 처리부(140)는 2048-포인트 FFT 연산 처리를 위해, 총 11개의 스테이지들이 구비된다. 본 실시예에서는 2048-포인트 FFT 연산 처리를 위해, 총 11개의 스테이지들중 입력측에 가까운 6개의 스테이지들에 대해서 본 발명에 따른 알고리즘이 적용되었고, 나머지 5개의 스테이지들에 대해서는 래딕스-22 알고리즘이 적용되었다.
도 4에서, 'BF'는 버터플라이 연산 소자를 의미하고, 숫자가 기재된 블록은 피포(FIFO: First In First Out)를 의미하며, -j는 π/2 회전자를 의미하고, 'C'는 콘스탄트 곱셈기를 의미하며, 'x'는 트위들팩터 곱셈기를 칭한다. 피포에 기재된 숫자는 길이를 의미한다.
첫 번째 스테이지에서, 외부로부터 2048-포인트의 입력 신호가 입력됨에 따 라, 2048-포인트의 입력 신호중 처음 1024-포인트의 입력신호는 피포에 저장되고, 그 다음 1024-포인트의 입력신호와 상기 피포에 저장된 1024-포인트의 입력신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통해 얻어진 결과값들은 그 순서에 따라 π/2 라디안 회전되고, 멱지수가 1인 트위들팩터(W2048)와 곱해진다. 여기서, 멱지수가 1인 트위들팩터(W2048)와 곱해지지 않는 π/2 라디안 회전된 결과값들중 나머지 절반은 멱지수가 0인 트위들팩터와 곱해진다고 판단해도 무방하다.
구체적으로, 도 2에 도시된 컨트롤러(110)에서 인에이블링 신호가 입력됨에 따라, π/2 회전자는 액티브되어 버터플라이 연산 결과값의 1/4을 회전시키고, 콘스탄트 곱셈기 역시, 컨트롤러(110)에서 제공되는 인에이블링 신호에 의해 액티브되어 π/2 회전자의 결과값에 멱지수가 1인 트위들팩터(W2048)를 승산시킨다. 즉, 컨트롤러(110)로부터 제공되는 인에이블링 신호의 패턴에 따라 π/2 회전자 및 콘스탄트 곱셈기의 동작이 결정된다.
일례에 따르면, 인에이블링 신호는 버터플라이 연산을 통한 결과들중 1/4이 π/2 라디안 회전되도록 π/2 회전자를 액티브시키고, 상기 π/2 라디안 회전된 결과값들중 일부는 일정 패턴을 갖고서 멱지수가 1인 트위들팩터(W2048)와 곱해지도록 콘스탄트 곱셈기를 액티브시킨다. 이를 정리하면 하기하는 표 1과 같다.
Figure 112007022382312-pat00009
표 1을 참조하면, 2048-포인트의 입력 신호중 처음 1/2(0~1023)은 π/2 라디안 회전도 되지 않고 콘스탄트도 곱해지지 않는다. 2048-포인트의 입력 신호중 1/2(=2/4)~3/4까지는 π/2 라디안 회전은 하지 않는다. 하지만, 번갈아가면서 콘스탄트 곱셈이 수행된다. 한편, 2048-포인트의 입력 신호중 3/4~4/4까지는 π/2 라디안 회전이 기본적으로 수행되고, 추가적으로 교호로 콘스탄트 곱셈이 수행된다.
두 번째 스테이지에서, 상기 첫 번째 스테이지로부터 출력되는 1024-포인트의 신호중 처음 512-포인트의 신호는 피포에 저장되고, 그 다음 512-포인트의 신호와 상기 피포에 저장된 512-포인트의 신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통해 얻어진 결과값들은 256개의 엔트리를 가지는 트위들팩터 테이블에서 추출된 하나의 엔트리와 곱해진 후, 세 번째 스테이지에 제공된다.
세 번째 스테이지에서, 상기 두 번째 스테이지로부터 출력되는 512-포인트의 신호중 처음 256-포인트의 신호는 피포에 저장되고, 그 다음 256-포인트의 신호와 상기 피포에 저장된 256-포인트의 신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통해 얻어진 결과값들은 그 순서에 따라 π/2 라디안 회전되고, 멱지수가 1인 트위들팩터(W512)와 곱해진다. 상기한 세 번째 스테이지의 동작은 상기한 첫 번째 스테이지의 동작과 유사하다.
네 번째 스테이지에서, 상기 세 번째 스테이지로부터 출력되는 256-포인트의 신호중 처음 128-포인트의 신호는 피포에 저장되고, 그 다음 128-포인트의 신호와 상기 피포에 저장된 128-포인트의 신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통한 결과들은 64개의 엔트리를 가지는 트위들팩터 테이블에서 추출된 하나의 엔트리와 곱해진 후, 다섯 번째 스테이지에 제공된다. 상기한 네 번째 스테이지의 동작은 상기한 두 번째 스테이지의 동작과 유사한다.
다섯 번째 스테이지에서, 상기 네 번째 스테이지로부터 출력되는 128-포인트의 신호중 처음 64-포인트의 신호는 피포에 저장되고, 그 다음 64-포인트의 신호와 상기 피포에 저장된 64-포인트의 신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통한 결과들은 그 순서에 따라 π/2 라디안 회전되고, 멱지수가 1인 트위들팩터(W128)와 곱해진다. 상기한 다섯 번째 스테이지의 동작은 상기한 첫 번째 또는 세 번째 스테이지의 동작과 유사하다.
여섯 번째 스테이지에서, 상기 다섯 번째 스테이지로부터 출력되는 64-포인트의 신호중 처음 32-포인트의 신호는 피포에 저장되고, 그 다음 32-포인트의 신호와 상기 피포에 저장된 64-포인트의 신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통한 결과들은 16개의 엔트리를 가지는 트위들팩터 테이블에서 추출된 하나의 엔트리와 곱해진 후, 일곱 번째 스테이지에 제공된다.
일곱 번째 스테이지에서, 상기 여섯 번째 스테이지로부터 출력되는 32-포인트의 신호중 처음 16-포인트의 신호는 피포에 저장되고, 그 다음 16-포인트의 신호와 상기 피포에 저장된 16-포인트의 신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통한 결과들중 1/4은 π/2 라디안 회전된다.
여덟 번째 스테이지에서, 상기 일곱 번째 스테이지로부터 출력되는 16-포인트의 신호중 처음 8-포인트의 신호는 피포에 저장되고, 그 다음 8-포인트의 신호와 상기 피포에 저장된 8-포인트의 신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통한 결과들중 절반은 트위들팩터 테이블에서 추출된 8개의 엔트리 수와 곱해진다.
아홉 번째 스테이지에서, 상기 여덟 번째 스테이지로부터 출력되는 8-포인트의 신호중 처음 4-포인트의 신호는 피포에 저장되고, 그 다음 4-포인트의 신호와 상기 피포에 저장된 4-포인트의 신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통한 결과들중 1/4은 π/2 라디안 회전된다.
열 번째 스테이지에서, 상기 아홉 번째 스테이지로부터 출력되는 4-포인트의 신호중 처음 2-포인트의 신호는 피포에 저장되고, 그 다음 2-포인트의 신호와 상기 피포에 저장된 2-포인트의 신호들이 차례대로 짝을 이루어 버터플라이 연산이 수행된다. 버터플라이 연산을 통한 결과들중 1/4은 멱지수가 1인 트위들팩터(W8)와 특정 패턴을 갖고서 곱해진다. 상기 특정 패턴은 예를들어, 8개씩 끊어서 고려할 때, 항상 여섯 번째와 여덟 번째가 트위들팩터와 곱해진다. 즉, 0~2047을 기준으로 5,7,13,15,21,23... 등이 곱해진다.
열 한번째 스테이지에서, 상기 열 번째 스테이지로부터 출력되는 2-포인트의 신호중 처음 1-포인트의 신호는 피포에 저장되고, 그 다음 1-포인트의 신호와 상기 피포에 저장된 1-포인트의 신호는 짝을 이루어 버터플라이 연산이 수행된 후 출력된다.
두 번째 스테이지에서 도시된 다중화기는 1024-포인트의 입력 신호를 FFT/IFFT 처리하기 위해 구비된 것이다. 따라서, 도 4에 도시된 FFT/IFFT 처리부(140)는 2048-포인트 FFT 연산 처리뿐 아니라, 1024-포인트 FFT 연산 처리도 가능하다.
유사하게, 세 번째 스테이지에서 도시된 다중화기는 512-포인트의 입력 신호를 FFT/IFFT 처리하기 위해 구비된 것이다. 따라서, 상기한 FFT/IFFT 처리부(140)는 2048-포인트 FFT 연산 처리뿐 아니라, 512-포인트 FFT 연산 처리도 가능하다.
또한, 네 번째 스테이지에서 도시된 다중화기는 256-포인트의 입력 신호를 FFT/IFFT 처리하기 위해 구비된 것이다. 따라서, 상기한 FFT/IFFT 처리부(140)는 2048-포인트 FFT 연산 처리뿐 아니라, 256-포인트 FFT 연산 처리도 가능하다.
도 4에서는 2048-포인트 FFT 연산 처리를 위해, 총 11개의 스테이지들중 입력측에 가까운 6개의 스테이지들에 대해서 본 발명에 따른 알고리즘이 적용되었고, 나머지 5개의 스테이지들에 대해서는 래딕스-22 알고리즘이 적용되었다.
당업자라면, 8192-포인트 FFT 연산 처리를 위해, 총 13개의 스테이지들중 입력측에 가까운 8개의 스테이지들에 대해서 본 발명에 따른 알고리즘이 적용될 수 있고, 나머지 5개의 스테이지들에 대해서는 래딕스-22 알고리즘이 적용될 수도 있다.
또한, 1024/512/256-포인트 FFT 연산 처리에도 상기한 바와 같은 유사한 방식이 적용될 수 있다. 예를들어, 64-포인트 FFT 연산 처리를 위해, 총 6개의 스테이지들중 입력측에 가까운 4개의 스테이지들에 대해서는 본 발명에 따른 알고리즘이 적용되고, 나머지 2개의 스테이지들에 대해서는 래딕스-22 알고리즘이 적용될 수 있다.
이들 버터플라이 연산 소자들 각각은 입력포트에 수신된 데이터를 처리하여, 다음 스테이지의 입력포트에 연속적으로 인가하거나, 또는 최종 제4 스테이지인 경우, 멀티플렉서를 거쳐 메모리 위치에 인가되는 한 쌍의 출력 신호를 발생시킨다.
본 발명에 따른 알고리즘은 1960년대 쿨리와 터키(Cooley & Tukey)에 의해 제안되었던 래딕스-2 DIF(decimation-in-frequency) 연산(decomposition)을 2번 적용함으로써 유도되어진다.
주어진 x(n)에 대해서 N-포인트 이산 푸리에 변환(Discrete Fourier Transform, DFT)은 하기하는 수학식 6에 의해 정의된다.
Figure 112007022382312-pat00010
상기한 수학식 6에서, x(n)와 X(k)는 모두 복소수(complex number)이다. 여기서, ROM 테이블에 저장해야 할 대상인 트위들팩터(
Figure 112007022382312-pat00011
)는 하기하는 수학식 7에 의해 정의된다.
Figure 112007022382312-pat00012
n과 k를 3차원식으로 전개하면 하기하는 수학식 8과 같다.
Figure 112007022382312-pat00013
상기한 수학식 8을 수학식 6에 대입하면 하기하는 수학식 9와 같이 얻을 수 있다.
Figure 112007022382312-pat00014
여기서 함수 B(●)는 다음과 같이 정의되어진다.
Figure 112007022382312-pat00015
본 발명에 따른 알고리즘은 n2에 대해서 합산하는 과정에서 n3이 홀수인지, 짝수인지에 따라서 수학식을 전개하는 것이다.
n3이 짝수인 경우, 하기하는 수학식 11로 전개되고, n3이 홀수인 경우, 하기하는 수학식 12로 전개된다.
Figure 112007022382312-pat00016
Figure 112007022382312-pat00017
여기서, m은 0 과 N/8-1 사이의 정수이다.
상기한 수학식 11 및 12를 수학식 9에 대입하면 하기하는 수학식 13을 얻을 수 있다.
Figure 112007022382312-pat00018
위의 수학식 8에서 H(●) 또한 n3의 값에 따라서 그 식이 다르게 표현될 수 있다.
즉, H(●)는 n3이 짝수인 경우, 하기하는 수학식 14로 표현되고, n3이 홀수인 경우, 하기하는 수학식 15로 표현될 수 있다.
Figure 112007022382312-pat00019
Figure 112007022382312-pat00020
여기서, k1은 0 또는 1이다.
따라서, 수학식 14로부터 FFT의 버터플라이 연산에서, n3이 짝수인 경우, 입력쪽에 단순히 로테이션(rotation)에 해당하는 복소수 j만 곱해지는 것을 알 수 있다.
또한, n3이 홀수인 경우, 추가로
Figure 112007022382312-pat00021
을 곱하는 콘스탄트 곱셈기가 요구됨을 수학식 15로부터 알 수 있다.
이처럼 입력측에서 콘스탄트를 곱해줌으로써, 상기한 수학식 8에 나타낸 바와 같이, 곱해져야할 트위들팩터인
Figure 112007022382312-pat00022
와
Figure 112007022382312-pat00023
의 멱지수 부분이 모두 짝수가 되는 것을 알 수 있다. 즉, 본 발명에 따른 알고리즘에서, 매 두 번째 스테이지마다 곱해져야할 트위들팩터의 멱지수는 모두 짝수라는 것을 의미한다.
이에 반해, 일반적인 래딕스-2, 래딕스-22, 그리고 래딕스-23 알고리즘들은 대부분의 트위들팩터를 저장하는 ROM 테이블에 멱지수가 짝수인 트위들팩터와 홀수인 트위들팩터를 모두 저장해야 한다.
도 4에서는 SDF(Single-path Delay Feedback) 구조의 FFT 프로세서에 본 발명에 따른 알고리즘을 채용한 것을 하나의 예로 설명하였으나, 당업자라면 다중 경로 지연 교환자(multi-path delay commutator, MDC)와 같은 다른 파이프라인 구조에도 적용될 수 있음은 자명하다.
한편, 도 4에서는 FFT 방식에 대해서만 설명되었다. 하지만, 인버스 고속 푸리에 변환(inverse fast Fourier transform, IFFT)에도 유사하게 적용될 수 있음은 자명하다.
즉, X(k)의 N-포인트 Inverse DFT (IDFT)는 하기하는 수학식 16으로 정의된다.
Figure 112007022382312-pat00024
상기한 수학식 16에 나타낸 바와 같이, IFFT은 단지 트위들팩터에서 허수 부분의 부호만 변경하면 FFT와 같은 방식으로 처리된다. 따라서, FFT 연산뿐이 아니라 IFFT에서도 적용될 수 있다.
이상에서 설명된 바와 같이, 본 발명에 따른 FFT 프로세서에 따르면, 트위들팩터(twiddle factor)를 저장하는 ROM 테이블의 크기를 줄일 수 있다. 특히, 계산 복잡도(computational complexity)로 널리 사용되는 래딕스-22 알고리즘에 비해 동일한 계산복잡도를 가지면서, 필요한 ROM 테이블의 크기는 절반으로 줄일 수 있다.
또한, 본 발명에 따른 FFT 프로세서는 래딕스-2와 같이 간단한 구조를 가지므로 하드웨어로 용이하게 구현될 수 있다.
본 발명에서 ROM 테이블의 크기를 절반으로 줄이면서 필요한 추가 로직은 간단한 몇 개의 덧셈기로서, 전체 계산복잡도에는 영향을 미치지 않으면서 ROM 테이블의 크기를 대략 1/2 정도 줄일 수 있다.
그러면, 본 발명에 따른 FFT 알고리즘의 특성인 짝수 멱지수의 트위들팩터만 요한다는 특성이 어떻게 전체 필요한 트위들팩터의 수를 줄이는지에 대해서 설명한다.
파이프라인드(Pipelined) 래딕스-2 DIF FFT 연산에서, 필요한 트위들팩터의 수는 첫 번째 스테이지에서 가장 많고, 다음 스테이지로 갈수록 점점 감소한다.
임의의 스테이지에서 필요한 트위들팩터의 수는 2가지 요소에 의해서 결정된다. 첫 번째 요소는 트위들팩터의 최고멱지수값 (maximum exponent value, MEV)이고, 다른 하나는 트위들팩터들 사이의 최대공약수(greatest common divisor, GCD)값이다.
상기 트위들팩터들 사이의 최대공약수(GCD) 값을 "minimum stride"라고 정의하면, 필요한 트위들팩터의 수인 Nrequired는 하기하는 수학식 17과 같다.
Figure 112007022382312-pat00025
하지만, 일반적으로 ROM 엔트리의 수는 2n을 만족하기 때문에, 실제 필요한 ROM 테이블 엔트리의 수(NROM)는 상기한 수학식 17에 주어진 Nrequired 보다 크다.
도 5는 제1 비교예에 따른 16-포인트 래딕스(radix)-2 DIF(Decimation In Frequency) FFT 알고리즘의 신호 흐름도(signal flow diagram)이다. 특히, 도 5는 데이터 포인트(N)가 16인 경우의 FFT 연산에 대응되는 신호 흐름도이다.
도 5를 참조하면, 예를들어, 16개의 입력 데이터들(x(0)~x(15))은 4개(=log216)의 연산 스테이지(operation stage)를 통해 순차적으로 처리되어, 16개의 출력 데이터들(X(0)~X(15))로서 출력된다. 예를들어, 각각의 입력 데이터들(x(0)~x(15))은 20비트의 폭을 가질 수 있다.
각각의 연산 스테이지들에서, 래딕스-2 버터플라이 연산(butterfly operation)이 수행된다. 이를 위해, 제1 연산 스테이지에서는 트위들팩터 테이블에서 추출된 8개의 트위들팩터들(W160~W167)이 필요하고, 제2 연산 스테이지에서는 상기 트위들팩터 테이블에서 추출된 4개의 트위들팩터들(W160, W162, W164, W166)이 필요하며, 제3 연산 스테이지에서는 상기 트위들팩터 테이블에서 추출된 2개의 트위들팩터들(W160, W164)이 필요하다.
16개의 출력 데이터들(X(0)~X(15))은 역디지트 순서(reverse digit order)로 출력되고, 정상적인 순서(natural order)로 정렬되어 등화기에 입력될 수 있다.
상기한 16-포인트 래딕스(radix)-2 FFT 연산을 위해서, 매 스테이지들마다 트위들팩터들이 필요하므로 상기 트위들팩터를 저장하는 ROM 테이블이 필요하다.
도 6은 제2 비교예에 따른 16-포인트 래딕스(radix)-22 알고리즘에 따른 16-포인트 FFT용 신호 흐름도이다.
도 6을 참조하면, 예를들어, 입력 데이터들(x(0)~x(15))은 4개(=log216)의 연산 스테이지를 통해 순차적으로 처리되어, 출력 데이터들(X(0)~X(15))로서 출력된다. 예를들어, 각각의 입력 데이터들(x(0)~x(15))은 20비트의 폭을 가질 수 있다.
각각의 연산 스테이지들에서, 래딕스-22 버터플라이 연산이 수행된다. 이를 위해, 제1 연산 스테이지에서는 1개의 복소수 회전자(-j)가 필요하고, 제2 연산 스테이지에서는 트위들팩터 테이블에서 추출된 6개의 트위들팩터들(W161, W162, W163, W164, W166, W169)이 필요하고, 제3 연산 스테이지에서는 1개의 복소수 회전자(-j)가 필요하다.
16개의 출력 데이터들(X(0)~X(15))은 역디지트 순서로 출력되고, 정상적인 순서로 정렬되어 등화기에 입력될 수 있다.
상기한 16-포인트 래딕스(radix)-22 FFT 연산을 위해서, 4개의 스테이지들중 두번째 스테이지에만 트위들팩터들이 필요하다. 따라서, 도 5에 도시된 16-포인트 래딕스(radix)-2 FFT 연산에 대응되는 알고리즘에 비해, 도 6에 도시된 16-포인트 래딕스(radix)-22 FFT 연산에 대응되는 알고리즘은 상대적으로 트위들팩터를 저장하는 ROM 테이블이 크기가 작음을 확인할 수 있다.
도 7은 제3 비교예에 따른 16-포인트 래딕스(radix)-23 알고리즘에 따른 16-포인트 FFT용 신호 흐름도이다.
도 7을 참조하면, 예를들어, 입력 데이터들(x(0)~x(15))은 4개(=log216)의 연산 스테이지를 통해 순차적으로 처리되어, 출력 데이터들(X(0)~X(15))로서 출력된다. 예를들어, 각각의 입력 데이터들(x(0)~x(15))은 20비트의 폭을 가질 수 있다.
각각의 연산 스테이지들에서, 래딕스-23 버터플라이 연산이 수행된다. 이를 위해, 제1 연산 스테이지에서는 1개의 복소수 회전자(-j)가 필요하고, 제2 연산 스테이지에서는 1개의 복소수 회전자(-j), 트위들팩터 테이블에서 추출된 1개의 트위들팩터들(W162) 및 1개의 복소수 트위들팩터(-jW162)가 필요하고, 제3 연산 스테이지에서는 상기 트위들팩터 테이블에서 추출된 6개의 트위들팩터들(W161, W162, W163, W164, W166, W167)이 필요하다.
16개의 출력 데이터들(X(0)~X(15))은 역디지트 순서로 출력되고, 정상적인 순서로 정렬되어 등화기에 입력될 수 있다.
상기한 16-포인트 래딕스(radix)-23 FFT 연산을 위해서, 4개의 스테이지들중두번째 스테이지 및 세번째 스테이지에만 트위들팩터들이 필요하다. 따라서, 도 5에 도시된 16-포인트 래딕스(radix)-2 FFT 연산에 대응되는 알고리즘에 비해, 도 7에 도시된 16-포인트 래딕스(radix)-23 FFT 연산에 대응되는 알고리즘은 상대적으로 트위들팩터를 저장하는 ROM 테이블의 크기가 작음을 확인할 수 있다.
도 8은 본 발명의 일실시예에 따른 알고리즘에 따른 16-포인트 FFT용 신호 흐름도이다.
도 8을 참조하면, 예를들어, 입력 데이터들(x(0)~x(15))은 4개(=log216)의 연산 스테이지를 통해 순차적으로 처리되어, 출력 데이터들(X(0)~X(15))로서 출력된다. 예를들어, 각각의 입력 데이터들(x(0)~x(15))은 20비트의 폭을 가질 수 있다.
각각의 연산 스테이지들에서, 본 발명에 따른 알고리즘과 래딕스-22 버터플라이 연산이 혼재되어 수행된다. 이를 위해, 제1 연산 스테이지에서는 1개의 복소수 회전자들(-j), 1개의 트위들팩터(W161) 및 1개의 복소수 트위들팩터 및 1개의 복소수 트위들팩터(-jW161)가 필요하고, 제2 연산 스테이지에서는 4개의 트위들팩터들(W162, W164, W166, W168)이 필요하고, 제3 연산 스테이지에서는 1개의 복소수 회전자(-j)가 필요하다.
16개의 출력 데이터들(X(0)~X(15))은 역디지트 순서로 출력되고, 정상적인 순서로 정렬되어 등화기에 입력될 수 있다.
이상에서 설명된 바와 같이, 도 5에 도시된 래딕스-2 알고리즘에 따른 16-포인트 FFT 연산을 위해서, 각 스테이지들마다 트위들팩터 테이블이 필요하다.
하지만, 도 6에 도시된 래딕스-22 알고리즘에 따른 16-포인트 FFT 연산이나, 도 7에 도시된 래딕스-23 알고리즘에 따른 16-포인트 FFT 연산을 위해서는, 콘스탄트곱셈이 도입된다. 따라서, ROM 테이블을 필요로 하는 스테이지의 수를 줄이는 것을 확인할 수 있다.
상기한 ROM 테이블의 크기를 줄이기 위해서는, 복소수 j를 곱하는 것과 같은 로테이션(rotation)을 제외한 실제 곱셈과 관련되는 트위들팩터들의 멱지수(exponent)가 일정한 간격으로 분포가 되어있어야 한다. 이와 같은 일정함을 나타내는 지표가 바로 "minimum stride" 값이다.
도 5, 6, 7, 8에 나타나 있는 여러 알고리즘들의 16-포인트 FFT에 대해서 필요한 ROM 테이블의 엔트리 수는 하기하는 표 2과 같다.
Figure 112007022382312-pat00026
다른 알고리즘들과 달리, 본 발명에 따른 알고리즘의 "minimum stride"가 1 보다 크므로 본 발명에 따른 알고리즘이 ROM 엔트리의 수를 줄일 수 있음을 확인할 수 있다.
트위들팩터는 상기한 수학식 2에 나타낸 바와 같이, 사인함수와 코사인함수로 이루어진다.
도 9는 트위들팩터의 특성을 설명하기 위한 성상도(Signal Constellation)이다.
도 9를 참조하면, X-축을 실수축(Re)으로, Y-축을 허수축(Im)으로 하여 정의되는 성상도에서, 1사분면상에 매핑된 제1 트위들팩터(S(y,x))는 2사분면상에 매핑된 제2 트위들팩터(P(x,-y))와 π/2 라디안의 대칭성이 존재한다. 상기 제2 트위들팩터(P(x,-y))는 3사분면상에 매핑되는 제3 트위들팩터(Q(-y,-x))와 π/2 라디안의 대칭성이 존재하며, 상기 제3 트위들팩터(Q(-y,-x))는 4사분면상에 매핑되는 제4 트위들팩터(R(-x,y))와 π/2 라디안의 대칭성이 존재한다.
또한, 2사분면상에 매핑되는 제2 트위들팩터(P(x,-y))는 4사분면상에 매핑되는 제4 트위들팩터(R(-x,y))와 π 라디안의 대칭성이 존재한다. 1사분면상에 매핑되는 제1 트위들팩터(S(y,x))는 3사분면상에 매핑되는 제3 트위들팩터(Q(-y,-x))와 π 라디안의 대칭성이 존재한다.
이에 따라, 1사분면상에 매핑된 트위들팩터(S(y,x))만 알고있으면, 2사분면, 3사분면 및 4사분면에 매핑되는 트위들팩터들(P(x,-y),Q(-y,-x),R(-x,y))을 알 수 있다. 따라서, 도 9와 같은 π/2 라디안에 대한 대칭성을 고려하여 필요한 트위들팩터의 수들을 줄일 수 있다.
이를 감안하여, 8192-포인트 FFT 연산과 2048-포인트 FFT 연산에 대해서 필요한 ROM 테이블의 엔트리 수는 하기하는 표 3와 같다.
Figure 112007022382312-pat00027
표 3에서, 8192-포인트 FFT 연산 처리하기 위해, 전체 13-스테이지들중 처음 8-스테이지들에 대해서는 본 발명에 따른 알고리즘을 적용하고, 나머지 5- 스테이지들에 대해서는 래딕스-22 알고리즘을 적용하였다.
또한, 2048-포인트 FFT 연산 처리하기 위해, 전체 11-스테이지들중 처음 6-스테이지에 대해서 본 발명에 따른 알고리즘을 적용하고, 나머지 5-스테이지에 대해서는 래딕스-22 알고리즘을 적용하였다.
왜냐하면, DIF 형태를 기본으로 할 경우, 입력측에 가까운 스테이지에서 많은 트위들팩터들을 요구하므로, 상기 입력측에 가까운 스테이지 부분에 대해서만 본 발명에 따른 알고리즘을 적용하여도 큰 효과를 얻을 수 있다.
상기한 표 3를 참조하면, 8192-포인트 FFT 연산을 수행하기 위해 래딕스-2 알고리즘이 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 4092개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 18개이며, 일반 곱셈기의 총수는 40개이다.
8192-포인트 FFT 연산을 수행하기 위해 래딕스-22 알고리즘이 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 2728개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 18개이며, 일반 곱셈기의 총수는 20개이다.
8192-포인트 FFT 연산을 수행하기 위해 래딕스-23 알고리즘과 래딕스-4+2 알고리즘이 혼재되어 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 2340개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 72개이며, 일반 곱셈기의 총수는 16개이다.
한편, 8192-포인트 FFT 연산을 수행하기 위해 본 발명에 따른 알고리즘과 래딕스-22 알고리즘이 혼재되어 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 1368개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 38개이며, 일반 곱셈기의 총수는 20개이다.
8192-포인트 FFT 연산을 수행하기 위해 본 발명에 따른 알고리즘이 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 1364개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 48개이며, 일반 곱셈기의 총수는 20개이다.
한편, 2048-포인트 FFT 연산을 수행하기 위해 래딕스-2 알고리즘이 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 1020개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 18개이며, 일반 곱셈기의 총수는 32개이다.
2048-포인트 FFT 연산을 수행하기 위해 래딕스-22 알고리즘이 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 680개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 18개이며, 일반 곱셈기의 총수는 16개이다.
2048-포인트 FFT 연산을 수행하기 위해 래딕스-23 알고리즘과 래딕스-4+2 알고리즘이 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 584개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 54개이며, 일반 곱셈기의 총수는 12개이다.
한편, 2048-포인트 FFT 연산을 수행하기 위해 본 발명에 따른 알고리즘과 래딕스-22 알고리즘이 혼재되어 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 344개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 36개이며, 일반 곱셈기의 총수는 16개이다.
2048-포인트 FFT 연산을 수행하기 위해 본 발명에 따른 알고리즘이 적용된 경우, 트위들팩터 테이블에 대응하는 ROM 테이블의 엔트리 총수는 340개이고, 콘스탄트 곱셈기를 구현하는데 필요한 덧셈기의 총수는 46개이며, 일반 곱셈기의 총수는 16개이다.
이상에서 설명된 바와 같이, 본 발명에 따른 알고리즘은 다른 알고리즘들에 비해 필요한 ROM 테이블의 엔트리 수를 효과적으로 줄일 수 있음을 확인할 수 있다.
본 발명에 따른 알고리즘에서 ROM 테이블의 엔트리 수를 줄일 수 있는 대신, 2-스테이지마다 추가로 콘스탄트 곱셈기가 요구된다. 따라서, 본 발명에 따른 알고리즘의 효용성은 상기 콘스탄트 곱셈기의 복잡도에 종속할 수 있다.
상기 콘스탄트 곱셈기의 복잡도는 곱해지는 콘스탄트를 2진법으로 표현하였을 때 '0'이 아닌 비트의 수를 통해서 나타낸다. '0'이 아닌 비트를 최소화하기 위해서, 고정된 포인트 연산을 위해 반올림되어진 각 콘스탄트들은 minimal signed digit(MSD) 표현법을 통해 나타내어질 수 있고, 이는 하기하는 표 4에 나와있다.
Figure 112007022382312-pat00028
표 4에서, '/1'은 -1을 의미한다.
상기한 표 4을 참조하면, 대부분 '0'이고 몇 개의 '1' 및 '/1'인 비트들이 존재하기 때문에, 적은 수의 덧셈기(adder)로 대체되어질 수 있다.
이상에서 설명한 바와 같이, 래딕스-22 알고리즘과 함께 매 두 번째 스테이지마다 곱해지는 트위들팩터의 멱지수를 모두 짝수로 구현하는 본 발명에 따른 알고리즘을 FFT 또는 IFFT 처리시, 전체 또는 부분적으로 적용하므로써, 다른 알고리즘들에 비해 하드웨어의 복잡도를 적거나 같게 유지할 수 있다. 따라서, ROM 테이블 엔트리의 수는 매우 줄일 수 있다. 이는 트위들팩터의 π/2 라디안 대칭성이 아닌, π/4 라디안 대칭성을 고려하여도 마찬가지이다.
DIF 파이프라인드 FFT 연산에서는 처음 스테이지들의 ROM 테이블에서 필요로 하는 엔트리의 수가 전체의 절대 다수를 차지한다. 따라서, 본 발명에 따른 알고리즘을 적용하여 소수의 덧셈기만을 추가로 사용하여 그 수를 절반으로 줄이는 것은 전체에서 필요한 ROM 테이블의 엔트리 수를 절반으로 줄이는 것과 동일한 효과를 내는 큰 영향을 준다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. log2N개(N은 2의 멱지수)의 스테이지들을 이용하여 고속 푸리에 변환/역푸리에 변환(이하, FFT/IFFT) 연산 처리를 수행하는 데이터 변환 프로세서에 있어서,
    종속 연결된 복수의 스테이지들을 포함하고, 짝수 스테이지마다 짝수의 멱지수를 갖는 트위들팩터를 이용하여 입력신호를 변환하는 전반 스테이지부; 및
    종속 연결된 복수의 스테이지들을 포함하고, 최종적으로 2-포인트 이산 푸리에 변환(이하, DFT)이 되도록 상기 전반 스테이지부로부터 제공되는 신호들을 분해하여 주파수 영역 또는 시간 영역의 출력 신호를 출력하는 후반 스테이지부를 포함하고,
    상기 log2N개의 스테이지들의 수는 상기 전반 스테이지부에 구비되는 스테이지의 수와 상기 후반 스테이지부에 구비되는 스테이지의 수의 합과 동일한 것을 특징으로 하는 데이터 변환 프로세서.
  2. 제1항에 있어서, 상기 전반 스테이지부에 구비되는 스테이지의 수는 상기 후반 스테이지부에 구비되는 스테이지의 수보다 많은 것을 특징으로 하는 데이터 변환 프로세서.
  3. 제1항에 있어서, 외부에서 N-포인트 입력 신호가 제공됨에 따라,
    상기 전반 스테이지부에는 log2P개(여기서 log2P는 log2N보다 작은 자연수)의 스테이지들이 구비되고,
    상기 후반 스테이지부에는 log2Q개(여기서, log2Q는 log2P보다 작은 자연수)의 스테이지들이 구비된 것을 특징으로 하는 데이터 변환 프로세서.
  4. 제1항에 있어서, 상기 후반 스테이지부는 래딕스-22 알고리즘으로 구현된 것을 특징으로 하는 데이터 변환 프로세서.
  5. 제1항에 있어서, 상기 전반 스테이지부는
    멱지수가 짝수인 트위들팩터를 저장하는 ROM 테이블을 더 포함하는 것을 특징으로 하는 데이터 변환 프로세서.
  6. 컨트롤러;
    고속 푸리에 변환/역푸리에 변환(이하, FFT/IFFT) 연산에 사용되는 트위들팩터들을 저장하는 트위들팩터 테이블;
    외부에서 공급되는 FFT 또는 IFFT 선택신호와 상기 컨트롤러의 제어에 응답하여, 상기 트위들팩터 테이블에 저장된 FFT용 또는 IFFT용 트위들팩터들을 읽는 트위들팩터 변환기;
    종속 연결된 복수의 스테이지들을 포함하고, 상기 컨트롤러의 제어에 응답하여, 상기 트위들팩터 변환기로부터 제공되는 트위들팩터들을 이용하여 FFT 또는 IFFT 연산을 처리하는 FFT/IFFT 처리부; 및
    상기 FFT/IFFT 처리부에 의한 연산 결과를 저장하고, 상기 컨트롤러의 제어에 응답하여 저장된 연산 결과를 출력하는 데이터 메모리를 포함하고,
    상기 FFT/IFFT 처리부는,
    다음 스테이지에서 필요한 트위들팩터의 멱지수를 짝수로 변환하여 다음 스테이지에서 필요한 트위들팩터의 수를 줄이기 위해, 멱지수가 1인 트위들팩터를 곱하는 콘스탄트 곱셈기를 포함하는 것을 특징으로 하는 데이터 변환 프로세서.
  7. 제6항에 있어서, 상기 FFT/IFFT 처리부는,
    종속 연결된 복수의 스테이지들을 포함하고, 짝수 스테이지마다 짝수의 멱지수를 갖는 트위들팩터를 이용하여 입력신호를 변환하는 전반 스테이지부; 및
    종속 연결된 복수의 스테이지들을 포함하고, 최종적으로 2-포인트 이산 푸리에 변환(이하, DFT)이 되도록 상기 전반 스테이지부로부터 제공되는 신호를 분해하여 주파수 영역 또는 시간 영역의 출력 신호를 출력하는 후반 스테이지부를 포함하는 것을 특징으로 하는 데이터 변환 프로세서.
  8. 제7항에 있어서, 상기 FFT/IFFT 처리부는 log2N개(N은 2의 멱지수)의 스테이지들을 이용하여 FFT/IFFT 연산 처리를 수행하고,
    상기 전반 스테이지부에 구비되는 스테이지의 수는 상기 후반 스테이지부에 구비되는 스테이지의 수보다 많고,
    상기 log2N개의 스테이지들의 수는 상기 전반 스테이지부에 구비되는 스테이지의 수와 상기 후반 스테이지부의 구비되는 스테이지의 수의 합과 동일한 것을 특징으로 하는 데이터 변환 프로세서.
  9. 제7항에 있어서, 상기 FFT/IFFT 처리부가 N-포인트 FFT 연산 처리 또는 IFFT 연산 처리를 수행하면,
    상기 전반 스테이지부에는 log2P개(여기서 log2P는 log2N보다 작은 자연수)의 스테이지들이 구비되고,
    상기 후반 스테이지부에는 log2Q개(여기서, log2Q는 log2P보다 작은 자연수)의 스테이지들이 구비된 것을 특징으로 하는 데이터 변환 프로세서.
  10. 제9항에 있어서, 상기 N이 2048(또는 log2N=11)일 때,
    상기 log2P는 6이고, 상기 log2Q는 5인 것을 특징으로 하는 데이터 변환 프로세서.
  11. 롱 프리앰블과, 상기 롱 프리앰블에 후속하는 복수의 데이터로 이루어진 심볼을 갖는 직교 주파수 분할 다중 변조(이하, OFDM) 신호를 튜너로부터 제공받아 베이스 밴드 OFDM 신호로 변환하여 실수부의 OFDM 신호(I 채널)와 허수부의 OFDM 신호(Q 채널)를 획득하고, 획득한 상기 실수부의 OFDM 신호와 허수부의 OFDM 신호를 출력하는 복소 검출부;
    상기 실수부의 OFDM 신호와 허수부의 OFDM 신호를 디지털 변환하고, 디지털 변환된 실수부의 OFDM 데이터와 허수부의 OFDM 데이터를 출력하는 아날로그-디지털(이하, A/D) 변환부;
    디지털 변환된 OFDM 데이터의 모든 심볼에 대해 복소수 연산을 통해 고속 푸리에 변환(이하, FFT)을 수행하는 FFT 프로세서; 및
    상기 FFT된 실수부 및 허수부 OFDM 신호를 제공받아 복조하는 복조부를 포함하고, 상기 FFT 프로세서는 log2N개(N은 2의 멱지수)의 스테이지들을 이용하여 FFT 연산 처리를 수행하기 위해,
    종속 연결된 복수의 스테이지들을 포함하고, 짝수 스테이지마다 짝수의 멱지수를 갖는 트위들팩터를 이용하여 입력신호를 변환하는 전반 스테이지부; 및
    종속 연결된 복수의 스테이지들을 포함하고, 최종적으로 2-포인트 이산 푸리에 변환(이하, DFT)이 되도록 상기 전반 스테이지부로부터 제공되는 신호들을 분해하여 주파수 영역 또는 시간 영역의 출력 신호를 출력하는 후반 스테이지부를 포함하고,
    상기 log2N개의 스테이지들의 수는 상기 전반 스테이지부에 구비되는 스테이지의 수와 상기 후반 스테이지부에 구비되는 스테이지의 수의 합과 동일한 것을 특징으로 하는 직교 주파수 분할 다중 변조 방식의 수신장치.
  12. 제11항에 있어서, 외부에서 N-포인트 입력 신호가 제공됨에 따라,
    상기 전반 스테이지부에는 log2P개(여기서 log2P는 log2N보다 작은 자연수)의 스테이지들이 구비되고,
    상기 후반 스테이지부에는 log2Q개(여기서, log2Q는 log2P보다 작은 자연수)의 스테이지들이 구비된 것을 특징으로 하는 직교 주파수 분할 다중 변조 방식의 수신장치.
  13. 롱 프리앰블과, 상기 롱 프리앰블에 후속하는 복수의 데이터로 이루어진 심볼을 갖는 직교 주파수 분할 다중 변조(이하, OFDM) 신호를 튜너로부터 제공받아 베이스 밴드 OFDM 신호로 변환하여 실수부의 OFDM 신호(I 채널)와 허수부의 OFDM 신호(Q 채널)를 획득하고, 획득한 상기 실수부의 OFDM 신호와 허수부의 OFDM 신호를 출력하는 복소 검출부;
    상기 실수부의 OFDM 신호와 허수부의 OFDM 신호를 디지털 변환하고, 디지털 변환된 실수부의 OFDM 데이터와 허수부의 OFDM 데이터를 출력하는 아날로그-디지털(이하, A/D) 변환부;
    디지털 변환된 OFDM 데이터의 모든 심볼에 대해 복소수 연산을 통해 고속 푸리에 변환(이하, FFT)을 수행하는 FFT 프로세서; 및
    상기 FFT된 실수부 및 허수부 OFDM 신호를 제공받아 복조하는 복조부를 포함하고, 상기 FFT 프로세서는
    컨트롤러;
    FFT 연산에 사용되는 트위들팩터들을 저장하는 트위들팩터 테이블;
    외부에서 공급되는 FFT 선택신호와 상기 컨트롤러의 제어에 응답하여, 상기 트위들팩터 테이블에 저장된 FFT용 트위들팩터들을 읽는 트위들팩터 변환기;
    종속 연결된 복수의 스테이지들을 포함하고, 상기 컨트롤러의 제어에 응답하여, 상기 트위들팩터 변환기로부터 제공되는 트위들팩터들을 이용하여 FFT 연산을 처리하는 FFT 처리부; 및
    상기 FFT 처리부에 의한 연산 결과를 저장하고, 상기 컨트롤러의 제어에 응답하여 저장된 연산 결과를 출력하는 데이터 메모리를 포함하고,
    상기 FFT 처리부는 다음 스테이지에서 필요한 트위들팩터의 멱지수를 짝수로 변환하여 다음 스테이지에서 필요한 트위들팩터의 수를 줄이기 위해, 멱지수가 1인 트위들팩터를 곱하는 콘스탄트 곱셈기를 포함하는 것을 특징으로 하는 직교 주파수 분할 다중 변조 방식의 수신장치.
  14. 제13항에 있어서, 상기 FFT 처리부는,
    종속 연결된 복수의 스테이지들을 포함하고, 짝수 스테이지마다 짝수의 멱지수를 갖는 트위들팩터를 이용하여 입력신호를 변환하는 전반 스테이지부; 및
    종속 연결된 복수의 스테이지들을 포함하고, 최종적으로 2-포인트 이산 푸리에 변환(이하, DFT)이 되도록 상기 전반 스테이지부로부터 제공되는 신호를 분해하여 주파수 영역 또는 시간 영역의 출력 신호를 출력하는 후반 스테이지부를 포함하는 것을 특징으로 하는 직교 주파수 분할 다중 변조 방식의 수신장치.
  15. 제14항에 있어서, 상기 FFT 처리부가 N-포인트 FFT 연산 처리를 수행하면,
    상기 전반 스테이지부에는 log2P개(여기서 log2P는 log2N보다 작은 자연수)의 스테이지들이 구비되고,
    상기 후반 스테이지부에는 log2Q개(여기서, log2Q는 log2P보다 작은 자연수)의 스테이지들이 구비된 것을 특징으로 하는 직교 주파수 분할 다중 변조 방식의 수신장치.
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