JPH0677734A - Ｆｍ復調器 - Google Patents
Ｆｍ復調器Info
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- JPH0677734A JPH0677734A JP25191292A JP25191292A JPH0677734A JP H0677734 A JPH0677734 A JP H0677734A JP 25191292 A JP25191292 A JP 25191292A JP 25191292 A JP25191292 A JP 25191292A JP H0677734 A JPH0677734 A JP H0677734A
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Abstract
(57)【要約】
【目的】 回路規模が小さくて済むアークタンジェント
型のＦＭ復調器を提供する。 【構成】 入力ＦＭ信号を互いに９０度の位相差を有す
る２信号に変換する直交化回路２と、直交化回路２から
出力された２信号の比にもとづくアークタンジェント値
を出力するアークタンジェント演算回路５と、アークタ
ンジェント演算回路５からの出力を入力とする差分回路
７とを備え、差分回路７の出力を復調出力とした。そこ
で除算回路および大きな記憶容量のＲＯＭなどが不要と
なって、回路規模が小さくて済む。
型のＦＭ復調器を提供する。 【構成】 入力ＦＭ信号を互いに９０度の位相差を有す
る２信号に変換する直交化回路２と、直交化回路２から
出力された２信号の比にもとづくアークタンジェント値
を出力するアークタンジェント演算回路５と、アークタ
ンジェント演算回路５からの出力を入力とする差分回路
７とを備え、差分回路７の出力を復調出力とした。そこ
で除算回路および大きな記憶容量のＲＯＭなどが不要と
なって、回路規模が小さくて済む。
Description
【０００１】
【産業上の利用分野】本発明はＦＭ復調器に関し、詳細
にはデジタル信号処理技術を用いたＦＭ復調器に関す
る。
にはデジタル信号処理技術を用いたＦＭ復調器に関す
る。
【０００２】
【従来の技術】デジタル信号処理技術を用いたＦＭ復調
器として例えばアークタンジェント型のＦＭ復調器が知
られている。アークタンジェント型のＦＭ復調器は図３
に示すように、入力ＦＭ信号を９０度移相器３１に供給
して互いに直交する信号に変換のうえ除算回路３２に供
給して除算し、除算出力にもとづいてアークタンジェン
ト情報を格納したＲＯＭ３３から入力ＦＭ信号の位相値
を得て、差分回路３４において復調出力を得るものであ
る。
器として例えばアークタンジェント型のＦＭ復調器が知
られている。アークタンジェント型のＦＭ復調器は図３
に示すように、入力ＦＭ信号を９０度移相器３１に供給
して互いに直交する信号に変換のうえ除算回路３２に供
給して除算し、除算出力にもとづいてアークタンジェン
ト情報を格納したＲＯＭ３３から入力ＦＭ信号の位相値
を得て、差分回路３４において復調出力を得るものであ
る。
【０００３】
【発明が解決しとうとする課題】しかしながら、上記し
たＦＭ復調器によるときは位相値を得るために、除算回
路と数１０ｋビットの記憶容量のＲＯＭを必要とする問
題点があるほか、ＲＯＭからの出力を−π（ｒａｄ）か
ら＋π（ｒａｄ）の値に復元するための付加回路を必要
とする問題点があり、回路規模が大きく、実用に適さな
いという問題点があった。
たＦＭ復調器によるときは位相値を得るために、除算回
路と数１０ｋビットの記憶容量のＲＯＭを必要とする問
題点があるほか、ＲＯＭからの出力を−π（ｒａｄ）か
ら＋π（ｒａｄ）の値に復元するための付加回路を必要
とする問題点があり、回路規模が大きく、実用に適さな
いという問題点があった。
【０００４】本発明は、回路規模が小さくて済むアーク
タンジェント型のＦＭ復調器を提供することを目的とす
る。
タンジェント型のＦＭ復調器を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明のＦＭ復調器は、
入力ＦＭ信号を互いに９０度の位相差を有する２信号に
変換する直交化回路と、直交化回路から出力された２信
号の比にもとづくアークタンジェント値を出力するアー
クタンジェント演算回路と、アークタンジェント演算回
路からの出力を入力とする差分回路とを備え、差分回路
の出力を復調出力とすることを特徴とする。
入力ＦＭ信号を互いに９０度の位相差を有する２信号に
変換する直交化回路と、直交化回路から出力された２信
号の比にもとづくアークタンジェント値を出力するアー
クタンジェント演算回路と、アークタンジェント演算回
路からの出力を入力とする差分回路とを備え、差分回路
の出力を復調出力とすることを特徴とする。
【０００６】また、本発明のＦＭ復調器において、アー
クタンジェント演算回路を、直交化回路から出力された
２出力の符号を各別に判定する第１および第２の符号判
定回路と、第１の符号判定回路の出力にもとづいて入力
信号をそれぞれ正転・反転する第１および第２の反転回
路と、第１および第２の符号判定回路からの出力にもと
づいて定数値０、π、または−πを出力する定数発生手
段と、第１の反転回路からの出力と第１の加減算回路か
らの出力とを選択的に入力し、かつ出力に第１の加減算
回路を接続した第１のレジスタと、第２の反転回路から
の出力と第２の加減算回路からの出力とを選択的に入力
し、かつ出力に第２の加減算回路を接続した第２のレジ
スタと、定数発生手段からの出力と第３の加減算回路か
らの出力とを選択的に入力し、かつ出力に第３の加減算
回路を接続した第３のレジスタと、第２のレジスタから
の出力の符号を判定する第３の符号判定回路とを備え、
第３の符号判定回路の出力にもとづいて第１、第２およ
び第３の加減算回路を加算または減算動作をさせ、第１
の加減算回路の一方に入力を第２のレジスタからの出力
とし、第２の加減算回路の一方の入力を第１のレジスタ
からの出力とし、第３の加減算回路の一方の入力をアー
クタンジェントの２の−Ｋ乗（Ｋ＝０、１、２、３…）
の定数値とし、かつ第３のレジスタからの出力をアーク
タンジェント演算結果としてもよい。
クタンジェント演算回路を、直交化回路から出力された
２出力の符号を各別に判定する第１および第２の符号判
定回路と、第１の符号判定回路の出力にもとづいて入力
信号をそれぞれ正転・反転する第１および第２の反転回
路と、第１および第２の符号判定回路からの出力にもと
づいて定数値０、π、または−πを出力する定数発生手
段と、第１の反転回路からの出力と第１の加減算回路か
らの出力とを選択的に入力し、かつ出力に第１の加減算
回路を接続した第１のレジスタと、第２の反転回路から
の出力と第２の加減算回路からの出力とを選択的に入力
し、かつ出力に第２の加減算回路を接続した第２のレジ
スタと、定数発生手段からの出力と第３の加減算回路か
らの出力とを選択的に入力し、かつ出力に第３の加減算
回路を接続した第３のレジスタと、第２のレジスタから
の出力の符号を判定する第３の符号判定回路とを備え、
第３の符号判定回路の出力にもとづいて第１、第２およ
び第３の加減算回路を加算または減算動作をさせ、第１
の加減算回路の一方に入力を第２のレジスタからの出力
とし、第２の加減算回路の一方の入力を第１のレジスタ
からの出力とし、第３の加減算回路の一方の入力をアー
クタンジェントの２の−Ｋ乗（Ｋ＝０、１、２、３…）
の定数値とし、かつ第３のレジスタからの出力をアーク
タンジェント演算結果としてもよい。
【０００７】また、本発明のＦＭ復調器において、アー
クタンジェント演算回路の出力をアークタンジェント値
の１／π倍の値としてもよい。
クタンジェント演算回路の出力をアークタンジェント値
の１／π倍の値としてもよい。
【０００８】
【作用】本発明のＦＭ復調器によれば、直交化回路によ
って入力ＦＭ信号は互いに９０度の位相差を有する２信
号に変換され、直交化回路から出力された２出力の比に
もとづくアークタンジェント値が演算されてアークタン
ジェント演算回路から出力され、アークタンジェント演
算回路からの出力、すなわち位相角の差分が差分回路に
よってとられて、復調出力とされる。したがって、除算
回路および大記憶容量のＲＯＭを必要とせず、復調出力
が得られて、回路規模は小さくて済み、実用的である。
って入力ＦＭ信号は互いに９０度の位相差を有する２信
号に変換され、直交化回路から出力された２出力の比に
もとづくアークタンジェント値が演算されてアークタン
ジェント演算回路から出力され、アークタンジェント演
算回路からの出力、すなわち位相角の差分が差分回路に
よってとられて、復調出力とされる。したがって、除算
回路および大記憶容量のＲＯＭを必要とせず、復調出力
が得られて、回路規模は小さくて済み、実用的である。
【０００９】また、アークタンジェント演算回路の出力
をアークタンジェント値の１／π倍の値としたときは、
πの整数倍の加算による−πからπの範囲の補正が自動
的に行える。
をアークタンジェント値の１／π倍の値としたときは、
πの整数倍の加算による−πからπの範囲の補正が自動
的に行える。
【００１０】
【実施例】以下本発明を実施例により説明する。図１は
本発明の一実施例の構成を示すブロック図である。
本発明の一実施例の構成を示すブロック図である。
【００１１】本実施例のＦＭ復調器は、入力ＦＭ信号を
直交化回路２に供給して互いに直交する信号Ｘ、Ｙに変
換し、信号Ｘ、Ｙを受けてアークタンジェント演算回路
５に供給し、アークタンジェント演算回路５からの演算
出力を差分回路７に供給して、差分回路７の出力を復調
出力とする。
直交化回路２に供給して互いに直交する信号Ｘ、Ｙに変
換し、信号Ｘ、Ｙを受けてアークタンジェント演算回路
５に供給し、アークタンジェント演算回路５からの演算
出力を差分回路７に供給して、差分回路７の出力を復調
出力とする。
【００１２】上記のように構成された本実施例のＦＭ復
調器において、入力ＦＭ信号が供給されると直交化回路
２から互いに直行する信号Ｘおよび信号Ｙが出力され
る。ここで、信号Ｘの方が信号Ｙより９０度位相が進ん
でいるものとする。
調器において、入力ＦＭ信号が供給されると直交化回路
２から互いに直行する信号Ｘおよび信号Ｙが出力され
る。ここで、信号Ｘの方が信号Ｙより９０度位相が進ん
でいるものとする。
【００１３】信号ＸおよびＹを受けたアークタンジェン
ト演算回路５においてＸ＝ｃｏｓＺ、Ｙ＝ｓｉｎＺを満
たす角度信号Ｚが算出される。演算された角度信号Ｚは
差分回路７において角度信号Ｚの微分、つまり周波数が
差分近似により出力され、復調出力として出力される。
ト演算回路５においてＸ＝ｃｏｓＺ、Ｙ＝ｓｉｎＺを満
たす角度信号Ｚが算出される。演算された角度信号Ｚは
差分回路７において角度信号Ｚの微分、つまり周波数が
差分近似により出力され、復調出力として出力される。
【００１４】次に、アークタンジェント演算回路５の構
成について説明する。アークタンジェント回路５は図２
に示すように構成されており、ＣＯＲＤＩＣとして知ら
れる関数計算法を回路化したものである。
成について説明する。アークタンジェント回路５は図２
に示すように構成されており、ＣＯＲＤＩＣとして知ら
れる関数計算法を回路化したものである。
【００１５】信号Ｘは符号判定回路１０および反転回路
９に供給し、同様に、信号Ｙは反転回路１６および符号
判定回路１７に供給し、符号判定回路１０による信号Ｘ
の符号判定出力にもとづいて反転回路９において信号Ｘ
を選択的に正転、または反転すなわち（−１）倍し、符
号判定回路１０による信号Ｘの符号判定出力にもとづい
て反転回路１６において信号Ｙを選択的に正転、または
反転すなわち（−１）倍する。
９に供給し、同様に、信号Ｙは反転回路１６および符号
判定回路１７に供給し、符号判定回路１０による信号Ｘ
の符号判定出力にもとづいて反転回路９において信号Ｘ
を選択的に正転、または反転すなわち（−１）倍し、符
号判定回路１０による信号Ｘの符号判定出力にもとづい
て反転回路１６において信号Ｙを選択的に正転、または
反転すなわち（−１）倍する。
【００１６】定数値０および定数値πをセレクタ２４に
供給し、符号判定回路１０による信号Ｘの符号判定出力
にもとづいてセレクタ２４において一方の入力を選択
し、セレクタ２４による選択出力は反転回路２５に供給
し、符号判定回路１７による信号Ｙの符号判定出力にも
とづいてセレクタ２４からの出力を反転回路２５におい
て選択的に正転、または反転すなわち（−１）倍する。
供給し、符号判定回路１０による信号Ｘの符号判定出力
にもとづいてセレクタ２４において一方の入力を選択
し、セレクタ２４による選択出力は反転回路２５に供給
し、符号判定回路１７による信号Ｙの符号判定出力にも
とづいてセレクタ２４からの出力を反転回路２５におい
て選択的に正転、または反転すなわち（−１）倍する。
【００１７】反転回路９からの出力および後記の１ビッ
ト左シフト回路１３からの出力とはセレクタ１１に供給
し、セレクタ１１の出力はＸレジスタ１２に供給してロ
ードし、Ｘレジスタ１２の出力は１ビット右シフト回路
１４および加減算回路１５に供給し、加減算回路１５に
おいて後記の符号判定回路２２の出力にもとづいてＸレ
ジスタ１２からの出力と後記の１ビット右シフト回路２
０からの出力と加算もしくは減算を行う。加減算回路１
５からの出力は１ビット左シフト回路１３に供給して、
１ビット左シフトする。
ト左シフト回路１３からの出力とはセレクタ１１に供給
し、セレクタ１１の出力はＸレジスタ１２に供給してロ
ードし、Ｘレジスタ１２の出力は１ビット右シフト回路
１４および加減算回路１５に供給し、加減算回路１５に
おいて後記の符号判定回路２２の出力にもとづいてＸレ
ジスタ１２からの出力と後記の１ビット右シフト回路２
０からの出力と加算もしくは減算を行う。加減算回路１
５からの出力は１ビット左シフト回路１３に供給して、
１ビット左シフトする。
【００１８】反転回路１６からの出力および後記の１ビ
ット左シフト回路２１からの出力とはセレクタ１８に供
給し、セレクタ１８の出力はＹレジスタ１９に供給して
ロードし、Ｙレジスタ１９の出力は、１ビット右シフト
回路２０、符号判定回路２２および加減算回路２３に供
給し、加減算回路２３において符号判定回路２２の出力
にもとづいてＹレジスタ１９からの出力と１ビット右シ
フト回路１４からの出力と加算もしくは減算を行う。加
減算回路２３からの出力は１ビット左シフト回路２１に
供給する。
ット左シフト回路２１からの出力とはセレクタ１８に供
給し、セレクタ１８の出力はＹレジスタ１９に供給して
ロードし、Ｙレジスタ１９の出力は、１ビット右シフト
回路２０、符号判定回路２２および加減算回路２３に供
給し、加減算回路２３において符号判定回路２２の出力
にもとづいてＹレジスタ１９からの出力と１ビット右シ
フト回路１４からの出力と加算もしくは減算を行う。加
減算回路２３からの出力は１ビット左シフト回路２１に
供給する。
【００１９】反転回路２５からの出力と後記の１ビット
左シフト回路２８からの出力とはセレクタ２６に供給
し、セレクタ２６からの出力はＺレジスタ２７に供給し
てロードし、Ｚレジスタ２７の出力は加減算回路２９に
供給し、Ｚレジスタ２１からの出力とアークタンジェン
ト２の−ｋ乗（ｋ＝０、１、２…）の定数値生成回路３
０の出力とを加減算回路２９において、符号判定回路２
２の出力にもとづいて加算もしくは減算を行う。加減算
回路２９からの出力は１ビット左シフト回路２８に供給
する。Ｚレジスタ２７からの出力は角度信号Ｚとして出
力する。
左シフト回路２８からの出力とはセレクタ２６に供給
し、セレクタ２６からの出力はＺレジスタ２７に供給し
てロードし、Ｚレジスタ２７の出力は加減算回路２９に
供給し、Ｚレジスタ２１からの出力とアークタンジェン
ト２の−ｋ乗（ｋ＝０、１、２…）の定数値生成回路３
０の出力とを加減算回路２９において、符号判定回路２
２の出力にもとづいて加算もしくは減算を行う。加減算
回路２９からの出力は１ビット左シフト回路２８に供給
する。Ｚレジスタ２７からの出力は角度信号Ｚとして出
力する。
【００２０】ここで、定数値生成回路３０はアークタン
ジェント２の−ｋ乗のそれぞれＫ＝０、１、２…に対す
る定数値を格納したＲＯＭなどで構成することができ
る。また、アークタンジェント２の−ｋ乗の値は定数値
であるからＲＯＭに代わって論理回路で構成してもよ
い。
ジェント２の−ｋ乗のそれぞれＫ＝０、１、２…に対す
る定数値を格納したＲＯＭなどで構成することができ
る。また、アークタンジェント２の−ｋ乗の値は定数値
であるからＲＯＭに代わって論理回路で構成してもよ
い。
【００２１】上記のように構成されたアークタンジェン
ト演算回路５において、符号判定回路１０において信号
Ｘの符号が判定され、信号Ｘ＜０のときは反転回路９に
おいて信号Ｘが、反転回路１６において信号Ｙが反転さ
れ、反転された信号Ｘはセレクタ１１を介してレジスタ
１２にロードされ、反転された信号Ｙはセレクタ１８を
介してレジスタ１９のロードされる。信号Ｘ≧０のとき
は反転回路９、１６において信号Ｘ、信号Ｙが反転され
ずそのままレジスタ１２、１９にそれぞれロードされ
る。
ト演算回路５において、符号判定回路１０において信号
Ｘの符号が判定され、信号Ｘ＜０のときは反転回路９に
おいて信号Ｘが、反転回路１６において信号Ｙが反転さ
れ、反転された信号Ｘはセレクタ１１を介してレジスタ
１２にロードされ、反転された信号Ｙはセレクタ１８を
介してレジスタ１９のロードされる。信号Ｘ≧０のとき
は反転回路９、１６において信号Ｘ、信号Ｙが反転され
ずそのままレジスタ１２、１９にそれぞれロードされ
る。
【００２２】同時に、信号Ｘの正負に応じてセレクタ２
４によって定数０または定数πが選択されて出力され
る。セレクタ２４からの出力は、符号判定回路１７にお
いて判定した信号Ｙの正負により、すなわち信号Ｙ＜０
のときはセレクタ２４の出力を反転して、信号Ｙ≧０の
ときは反転せず、セレクタ２６を介してＺレジスタ２７
のロードされる。上記により初期設定が終了する。
４によって定数０または定数πが選択されて出力され
る。セレクタ２４からの出力は、符号判定回路１７にお
いて判定した信号Ｙの正負により、すなわち信号Ｙ＜０
のときはセレクタ２４の出力を反転して、信号Ｙ≧０の
ときは反転せず、セレクタ２６を介してＺレジスタ２７
のロードされる。上記により初期設定が終了する。
【００２３】次のクロックからセレクタ１１、１８、２
６はそれぞれ１ビット左シフト回路１３、２１、２８の
出力を選択する側に切替えられる。また、加減算回路１
５および２９はＹレジスタ１９にロードされたデータが
正のときは加算回路として作用し、負のときは減算回路
として作用し、加減算回路２３は逆にＹレジスタ１９に
ロードされたデータが正のときは減算回路として作用
し、負のときは加算回路として作用する。
６はそれぞれ１ビット左シフト回路１３、２１、２８の
出力を選択する側に切替えられる。また、加減算回路１
５および２９はＹレジスタ１９にロードされたデータが
正のときは加算回路として作用し、負のときは減算回路
として作用し、加減算回路２３は逆にＹレジスタ１９に
ロードされたデータが正のときは減算回路として作用
し、負のときは加算回路として作用する。
【００２４】加減算回路１５、２３、２９の出力の各ビ
ットは１ビット左シフト回路１３、２１、２８によって
１ビットシフトされてセレクタ１１、１８、２６に接続
される。ここで、０ビットには０が入力される。同様に
Ｘレジスタ１２のデータ、Ｙレジスタ１９のデータは１
ビット右シフト回路１４、２０によって各ビットが右に
１ビットシフトされて加減算回路１５、２３に接続され
る。最上位ビットは符号拡張されれる。
ットは１ビット左シフト回路１３、２１、２８によって
１ビットシフトされてセレクタ１１、１８、２６に接続
される。ここで、０ビットには０が入力される。同様に
Ｘレジスタ１２のデータ、Ｙレジスタ１９のデータは１
ビット右シフト回路１４、２０によって各ビットが右に
１ビットシフトされて加減算回路１５、２３に接続され
る。最上位ビットは符号拡張されれる。
【００２５】初期設定の終了に続いて、Ｘレジスタ１
２、Ｙレジスタ、Ｚレジスタ２７、アークタンジェント
２の−ｋ乗（ｋ＝０、１、２…）の定数値生成回路３０
に同時にクロックを必要回数与え、Ｚレジスタ２７の出
力Ｚからアークタンジェントの演算出力を得る。いま、
クロックを１６回与えた場合においてはアークタンジェ
ントの誤差は２×１０の−５乗以下になり、クロックを
１７回与えた場合は誤差は１×１０の−５乗以下にな
る。したがって、定数値生成回路３０をＲＯＭで構成し
た場合、その記憶容量は数１０バイトの容量で済むこと
になる。
２、Ｙレジスタ、Ｚレジスタ２７、アークタンジェント
２の−ｋ乗（ｋ＝０、１、２…）の定数値生成回路３０
に同時にクロックを必要回数与え、Ｚレジスタ２７の出
力Ｚからアークタンジェントの演算出力を得る。いま、
クロックを１６回与えた場合においてはアークタンジェ
ントの誤差は２×１０の−５乗以下になり、クロックを
１７回与えた場合は誤差は１×１０の−５乗以下にな
る。したがって、定数値生成回路３０をＲＯＭで構成し
た場合、その記憶容量は数１０バイトの容量で済むこと
になる。
【００２６】次に図１に戻って、アークタンジェント演
算回路５の出力を１／π倍して、−１から１の範囲の値
にしておくと、差分回路７の出力を固定小数点数−１か
ら１の範囲に表現したとき、−πの整数倍の加算による
−πからπの範囲内への補正が自動的に行われ、差分演
算出力をそのまま復調出力とすることができる。しかし
この場合は復調出力のレベルが１／πだけ小さくなる。
算回路５の出力を１／π倍して、−１から１の範囲の値
にしておくと、差分回路７の出力を固定小数点数−１か
ら１の範囲に表現したとき、−πの整数倍の加算による
−πからπの範囲内への補正が自動的に行われ、差分演
算出力をそのまま復調出力とすることができる。しかし
この場合は復調出力のレベルが１／πだけ小さくなる。
【００２７】
【発明の効果】以上説明した如く本発明のＦＭ復調器に
よれば、直交化回路の出力にもとづき直接アークタンジ
ェントを演算するようにしたため、従来必要とした除算
回路、大容量のＲＯＭ、該ＲＯＭ出力の修正回路を必要
とせず、ＦＭ復調が行える効果がある。
よれば、直交化回路の出力にもとづき直接アークタンジ
ェントを演算するようにしたため、従来必要とした除算
回路、大容量のＲＯＭ、該ＲＯＭ出力の修正回路を必要
とせず、ＦＭ復調が行える効果がある。
【００２８】また、アークタンジェントの演算をＣＯＲ
ＤＩＣ関数計算回路構成で行うようにした請求項２の場
合は３組のレジスタと加減算回路で構成できて、回路規
模が小さくて済み、比較的高速処理が行えて、実用的な
ＦＭ復調器となるという効果がある。
ＤＩＣ関数計算回路構成で行うようにした請求項２の場
合は３組のレジスタと加減算回路で構成できて、回路規
模が小さくて済み、比較的高速処理が行えて、実用的な
ＦＭ復調器となるという効果がある。
【００２９】アークタンジェント演算回路の出力を１／
π倍して、−１から１の範囲の値にしておくと、差分回
路の出力を固定小数点数−１から１の範囲に表現したと
き、−πの整数倍の加算による−πからπの範囲内への
補正が自動的に行われ、差分演算出力をそのまま復調出
力とすることができる効果がある。
π倍して、−１から１の範囲の値にしておくと、差分回
路の出力を固定小数点数−１から１の範囲に表現したと
き、−πの整数倍の加算による−πからπの範囲内への
補正が自動的に行われ、差分演算出力をそのまま復調出
力とすることができる効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例におけるアークタンジェント
演算回路の構成を示すブロック図である。
演算回路の構成を示すブロック図である。
【図３】従来例のＦＭ復調器の構成を示すブロック図で
ある。
ある。
２ 直交化回路 ５ アークタンジェント演算回路 ７ 差分回路 ９、１６および２５ 反転回路 １０、１７および２２ 符号判定回路 １１、１８および２６ セレクタ １２ Ｘレジスタ １５、２３および２９ 加減算回路 １９ Ｙレジスタ ２７ Ｚレジスタ ３０ アークタンジェント２の−ｋ乗の定数値生成回路
Claims (3)
- 【請求項１】 入力ＦＭ信号を互いに９０度の位相差を
有する２信号に変換する直交化回路と、直交化回路から
出力された２信号の比にもとづくアークタンジェント値
を出力するアークタンジェント演算回路と、アークタン
ジェント演算回路からの出力を入力とする差分回路とを
備え、差分回路の出力を復調出力とすることを特徴とす
るＦＭ復調器。 - 【請求項２】 請求項１記載のＦＭ復調器において、ア
ークタンジェント演算回路を、 直交化回路から出力された２出力の符号を各別に判定す
る第１および第２の符号判定回路と、 第１の符号判定回路の出力にもとづいて入力信号をそれ
ぞれ正転・反転する第１および第２の反転回路と、 第１および第２の符号判定回路からの出力にもとづいて
定数値０、π、または−πを出力する定数発生手段と、 第１の反転回路からの出力と第１の加減算回路からの出
力とを選択的に入力し、かつ出力に第１の加減算回路を
接続した第１のレジスタと、 第２の反転回路からの出力と第２の加減算回路からの出
力とを選択的に入力し、かつ出力に第２の加減算回路を
接続した第２のレジスタと、 定数発生手段からの出力と第３の加減算回路からの出力
とを選択的に入力し、かつ出力に第３の加減算回路を接
続した第３のレジスタと、 第２のレジスタからの出力の符号を判定する第３の符号
判定回路とを備え、 第３の符号判定回路の出力にもとづいて第１、第２およ
び第３の加減算回路を加算または減算動作をさせ、第１
の加減算回路の一方に入力を第２のレジスタからの出力
とし、第２の加減算回路の一方の入力を第１のレジスタ
からの出力とし、第３の加減算回路の一方の入力をアー
クタンジェントの２の−Ｋ乗（Ｋ＝０、１、２、３…）
の定数値とし、かつ第３のレジスタからの出力をアーク
タンジェント演算結果としたことを特徴とするＦＭ復調
器。 - 【請求項３】 請求項１または２記載のＦＭ復調器にお
いて、 アークタンジェント演算回路の出力をアークタンジェン
ト値の１／π倍の値としたことを特徴とするＦＭ復調
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25191292A JPH0677734A (ja) | 1992-08-28 | 1992-08-28 | Ｆｍ復調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25191292A JPH0677734A (ja) | 1992-08-28 | 1992-08-28 | Ｆｍ復調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677734A true JPH0677734A (ja) | 1994-03-18 |
Family
ID=17229813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25191292A Pending JPH0677734A (ja) | 1992-08-28 | 1992-08-28 | Ｆｍ復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677734A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217587A (ja) * | 2007-03-06 | 2008-09-18 | Nec Infrontia Corp | 双方向コンテンツ表示システム及び方法 |
| JP2011097558A (ja) * | 2009-10-29 | 2011-05-12 | Mitac Internatl Corp | アドレス帳及び関連した通信装置における複数の連絡先の状態を同時に表示する方法 |
| JP2011214921A (ja) * | 2010-03-31 | 2011-10-27 | Oki Electric Industry Co Ltd | 干渉型光ファイバーセンサーシステムおよび演算器 |
| US8055225B2 (en) | 2008-06-05 | 2011-11-08 | Kabushiki Kaisha Toshiba | FM receiver |
| JP2017223500A (ja) * | 2016-06-14 | 2017-12-21 | キヤノン株式会社 | 座標データ回転演算装置及び座標データ回転演算方法 |
-
1992
- 1992-08-28 JP JP25191292A patent/JPH0677734A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217587A (ja) * | 2007-03-06 | 2008-09-18 | Nec Infrontia Corp | 双方向コンテンツ表示システム及び方法 |
| US8055225B2 (en) | 2008-06-05 | 2011-11-08 | Kabushiki Kaisha Toshiba | FM receiver |
| JP2011097558A (ja) * | 2009-10-29 | 2011-05-12 | Mitac Internatl Corp | アドレス帳及び関連した通信装置における複数の連絡先の状態を同時に表示する方法 |
| JP2011214921A (ja) * | 2010-03-31 | 2011-10-27 | Oki Electric Industry Co Ltd | 干渉型光ファイバーセンサーシステムおよび演算器 |
| JP2017223500A (ja) * | 2016-06-14 | 2017-12-21 | キヤノン株式会社 | 座標データ回転演算装置及び座標データ回転演算方法 |
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