KR20220014991A - 올-디지털 위상 고정 루프에서의 디지털 루프 필터 - Google Patents

올-디지털 위상 고정 루프에서의 디지털 루프 필터 Download PDF

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Abstract

본 발명은 올-디지털 위상 고정 루프에서의 디지털 루프 필터를 개시한다. 상기 디지털 루프 필터는, 제1 데이터 신호와 제2 데이터 신호 중 하나를 유효 데이터로 출력하는 선택 회로; 상기 유효 데이터와 제1 레지스터 신호를 가산 또는 감산하여 제1 연산 신호를 출력하는 제1 연산 회로; 상기 제1 연산 신호를 레지스터하고 상기 제1 연산 신호를 상기 제1 레지스터 신호로 출력하는 제1 레지스터 회로; 상기 유효 데이터의 적어도 하나의 비트의 값과 상기 제1 레지스터 신호를 가산 또는 감산하여 제2 연산 신호를 출력하는 제2 연산 회로; 및 상기 제2 연산 신호를 레지스터하고 상기 제2 연산 신호를 제어 신호로 출력하는 제2 레지스터 회로;를 포함할 수 있다.

Description

올-디지털 위상 고정 루프에서의 디지털 루프 필터{DIGITAL LOOP FILTER IN ALL-DIGITAL PHASE LOCKED LOOP}
본 발명은 올-디지털 위상 고정 루프에 관한 것으로, 더 상세하게는 올-디지털 위상 고정 루프의 검증을 용이하고 고속으로 진행할 수 있는 디지털 루프 필터에 관한 것이다.
일반적으로 위상 고정 루프는 기준 신호의 주파수와 동일한 주파수의 안정된 발진 신호를 출력한다.
이러한 위상 고정 루프는 디스플레이 장치의 소스 드라이버에 채용될 수 있으며, 입력 신호의 주파수 체배로 클럭 신호를 복원하는데 이용될 수 있다.
디지털 위상 고정 루프는 디지털 루프 필터를 포함할 수 있으며, 디지털 루프 필터는 기준 신호와 피드백 신호의 위상차에 대응하는 디지털 신호를 이용하여 디지털 제어 발진기의 발진주파수를 결정하는 제어 신호를 출력할 수 있다.
그런데, 종래 기술에 따른 디지털 루프 필터는 디지털 코딩을 위한 신호 합성 블록과 적분기 및 가산기로 구현되므로 위상 고정 루프의 검증 시 디지털 코딩을 위한 신호 합성 블록과 회로도의 혼재로 인한 복잡성과 계산 시간이 증가하는 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는 올-디지털 위상 고정 루프의 검증을 용이하고 고속으로 진행할 수 있는 디지털 루프 필터를 제공하는데 있다.
일 실시예에 따른 올-디지털 위상 고정 루프에서의 디지털 루프 필터는, 제1 데이터 신호와 제2 데이터 신호 중 하나를 유효 데이터로 출력하는 선택 회로; 상기 유효 데이터와 제1 레지스터 신호를 가산 또는 감산하여 제1 연산 신호를 출력하는 제1 연산 회로; 상기 제1 연산 신호를 레지스터하고 상기 제1 연산 신호를 상기 제1 레지스터 신호로 출력하는 제1 레지스터 회로; 상기 유효 데이터의 적어도 하나의 비트의 값과 상기 제1 레지스터 신호를 가산 또는 감산하여 제2 연산 신호를 출력하는 제2 연산 회로; 및 상기 제2 연산 신호를 레지스터하고 상기 제2 연산 신호를 제어 신호로 출력하는 제2 레지스터 회로;를 포함할 수 있다.
일 실시예에 따른 올-디지털 위상 고정 루프에서의 디지털 루프 필터는, 기준 신호와 피드백 신호의 위상차에 대응하는 제1 데이터 신호와 제2 데이터 신호를 수신하고, 상기 제1 데이터 신호와 상기 제2 데이터 신호 중 하나를 유효 데이터로 출력하는 선택 회로; 상기 유효 데이터의 값과 제1 레지스터 신호를 가산 또는 감산한 제1 연산 신호를 레지스터하고, 상기 제1 연산 신호에 대응하는 제1 레지스터 신호를 출력하는 주파수 적분 경로; 및 상기 유효 데이터의 적어도 하나의 하위 비트의 값과 상기 제1 레지스터 신호를 가산 또는 감산한 제2 연산 신호를 레지스터하고 상기 제2 연산 신호에 대응하는 제어 신호를 출력하는 비례 경로;를 포함할 수 있다.
일 실시예에 따른 올-디지털 위상 고정 루프는 기준 신호와 피드백 신호의 위상차를 디지털 값으로 변환하고 상기 디지털 값에 대응하는 제1 데이터 신호 및 제2 데이터 신호를 출력하는 시간 디지털 변환 회로; 상기 제1 데이터 신호와 상기 제2 데이터 신호 중 하나를 유효 데이터로 선택하고, 상기 유효 데이터와 제1 레지스터 신호를 연산하여 제어 신호를 출력하는 디지털 루프 필터; 발진 신호를 생성하고, 상기 제어 신호에 응답하여 상기 발진 신호의 주파수를 제어하는 디지털 제어 발진기; 및 상기 발진 신호를 분주하여 상기 피드백 신호를 상기 시간 디지털 변환 회로에 출력하는 분주기;를 포함할 수 있다.
일 실시예에 따른 올-디지털 위상 고정 루프는, 기준 신호를 이용하여 제1 클럭 신호, 제2 클럭 신호 및 제3 클럭 신호를 발생하는 클럭 발생기; 상기 제1 클럭 신호에 응답하여 상기 기준 신호가 피드백 신호보다 위상이 빠를 때의 디지털 값에 대응하는 제1 데이터 신호를 출력하는 제1 시간 디지털 변환 회로; 상기 제1 클럭 신호에 응답하여 상기 기준 신호가 상기 피드백 신호보다 위상이 느릴 때의 디지털 값에 대응하는 제2 데이터 신호를 출력하는 제2 시간 디지털 변환 회로; 상기 제2 클럭 신호에 응답하여 상기 제1 데이터 신호 또는 상기 제2 데이터 신호를 이용하여 연산을 수행하고, 상기 제3 클럭 신호에 응답하여 제어 신호를 출력하는 디지털 루프 필터; 및 상기 제어 신호에 응답하여 발진 신호의 주파수를 제어하고 상기 발진 신호를 출력하는 디지털 제어 발진기;를 포함할 수 있다.
상술한 바와 같이, 실시예들은 디지털 코딩을 위한 신호 합성 블록 없이 디지털 회로들로 구현이 가능하므로 디지털 위상 고정 루프의 검증을 용이하고 고속으로 진행할 수 있다.
도 1은 일 실시예에 따른 올-디지털 위상 고정 루프에서의 디지털 루프 필터의 블록도이다.
도 2는 일 실시예에 따른 올-디지털 위상 고정 루프에서의 디지털 루프 필터의 세부 블록도이다.
도 3은 일 실시예에 따른 올-디지털 위상 고정 루프에서의 디지털 루프 필터의 동작을 설명하기 위한 순서도이다.
도 4는 도 1 및 도 2에 도시된 연산 회로의 회로도이다.
도 5는 일 실시예에 따른 올-디지털 위상 고정 루프의 블록도이다.
도 6은 일 실시예에 따른 올-디지털 위상 고정 루프의 세부 블록도이다.
도 7은 일 실시예에 따른 올-디지털 위상 고정 루프의 동작을 설명하기 위한 순서도이다.
실시예들은 올-디지털 위상 고정 루프의 검증을 용이하고 고속으로 진행할 수 있는 디지털 루프 필터 및 이를 포함하는 올-디지털 위상 고정 루프를 제공한다.
실시예들에서, 제1 데이터 신호는 기준 신호가 피드백 신호보다 위상이 빠를 때의 위상차에 대응하는 디지털 값으로 정의될 수 있고, 제2 데이터 신호는 기준 신호가 피드백 신호보다 위상이 느릴 때의 위상차에 대응하는 디지털 값으로 정의될 수 있다.
실시예들에서, 제1 및 제2 와 같은 용어는 다양한 구성 요소들을 식별하기 위해 사용될 수 있다. 구성 요소들은 제1 및 제2 와 같은 용어들에 의해 한정되지 않는다.
도 1은 일 실시예에 따른 올-디지털 위상 고정 루프에서의 디지털 루프 필터(20)의 블록도이다.
디지털 루프 필터(20)는 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2)를 이용하여 디지털 제어 발진기의 발진주파수를 결정하는 제어 신호(VCON)를 출력할 수 있다.
여기서, 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2)는 기준 신호(REF)와 피드백 신호(FEB)의 위상차에 대응하는 디지털 값으로 시간 디지털 변환 회로(10)로부터 수신할 수 있다(도 5에 대한 설명 참고).
도 1을 참고하면, 디지털 루프 필터(20)는 선택 회로(21), 제1 연산 회로(FAFS1), 제1 레지스터 회로(REG1), 제2 연산 회로(FAFS2) 및 제2 레지스터 회로(REG2)를 포함할 수 있다.
먼저, 선택 회로(21)는 제1 데이터 신호(IN1)의 값에 따라 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2) 중 하나를 유효 데이터(VDATA)로 선택할 수 있다.
선택 회로(21)는 시간 디지털 변환 회로(10, 도 5참고)로부터 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2)를 수신할 수 있다. 시간 디지털 변환 회로(10)는 기준 신호와 피드백 신호의 위상차를 디지털 값으로 변환하여 레지스터하고, 제1 클럭 신호(CLK1)에 응답하여 디지털 값에 대응하는 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2)를 디지털 루프 필터(20)에 제공할 수 있다.
선택 회로(21)는 기준 신호가 피드백 신호보다 위상이 빠를 때의 위상차에 대응하는 디지털 값으로 제1 데이터 신호(IN1)를 수신할 수 있으며, 기준 신호가 피드백 신호보다 위상이 느릴 때의 디지털 값으로 제2 데이터 신호(IN2)를 수신할 수 있다.
이러한 선택 회로(21)는 기준 신호와 피드백 신호의 위상차에 대응하는 디지털 값인 제1 데이터 신호(IN1)의 값에 따라 제1 데이터 신호 또는 제2 데이터 신호(IN2)를 유효 데이터(VDATA)로 선택할 수 있다.
일례로, 선택 회로(21)는 기준 신호가 피드백 신호보다 위상이 빠를 때 제1 데이터 신호(IN1)를 유효 데이터(VDATA)로 선택할 수 있다. 그리고, 선택 회로(21)는 기준 신호가 피드백 신호보다 위상이 느릴 때 제2 데이터 신호(IN2)를 유효 데이터(VDATA)로 선택할 수 있다.
선택 회로(21)는 논리 회로(24) 및 멀티플렉서(22)를 포함할 수 있다.
논리 회로(24)는 제1 데이터 신호(IN1)의 비트들의 값을 논리 연산하고 선택 신호(SEL)를 출력할 수 있다. 일례로, 논리 회로(24)는 노어 연산 회로를 포함할 수 있다.
멀티플렉서(22)는 선택 신호(SEL)에 따라 제1 데이터 신호(IN1) 또는 제2 데이터 신호(IN2)를 유효 데이터(VDATA)로 출력할 수 있다.
일례로, 선택 회로(21)는 기준 신호가 피드백 신호보다 위상이 느릴 때 '00000…'값을 가지는 제1 데이터 신호(IN1)를 수신할 수 있으며 기준 신호와 피드백 신호의 위상차에 대응하는 디지털 값으로 제2 데이터 신호(IN2)를 수신할 수 있다.
논리 회로(24)는 '00000…'값을 가지는 제1 데이터 신호(IN1)를 노어 연산하여 하이 로직 레벨의 선택 신호(SEL)를 출력할 수 있다.
멀티 플렉서(22)는 하이 로직 레벨의 선택 신호(SEL)에 응답하여 제2 데이터 신호(IN2)를 유효 데이터(VDATA)로 출력할 수 있다.
그리고, 선택 회로(21)는 기준 신호가 피드백 신호보다 위상이 빠를 때 기준 신호와 피드백 신호의 위상차에 대응하는 디지털 값으로 제1 데이터 신호(IN1)를 수신할 수 있다.
논리 회로(24)는 위상차에 대응하는 디지털 값을 가지는 제1 데이터 신호(IN1)를 노어 연산하므로 로우 로직 레벨의 선택 신호(SEL)를 출력할 수 있다.
멀티 플렉서(22)는 로우 로직 레벨의 선택 신호(SEL)에 응답하여 제1 데이터 신호(IN1)를 유효 데이터(VDATA)로 출력할 수 있다.
제1 연산 회로(FAFS1)는 유효 데이터(VDATA)와 기존 값을 가산 또는 감산하여 제1 연산 신호를 출력할 수 있다. 기존 값은 제1 레지스터 회로(REG1)로부터 수신되는 제1 레지스터 신호(REG1)로 설정될 수 있다.
제1 레지스터 회로(REG1)는 제1 연산 신호를 레지스터하고 제2 클럭 신호(CLK2)에 응답하여 제1 연산 신호를 제1 레지스터 신호(REG1)로 출력할 수 있다. 제2 클럭 신호(CLK2)는 제1 연산 회로(FAFS1)의 연산이 끝나는 시간에 수신될 수 있다.
제1 레지스터 회로(REG1)는 제1 레지스터 신호(REG1)를 제1 레지스터 회로(REG1)와 제2 레지스터 회로(REG2)에 제공할 수 있다.
제2 연산 회로(FAFS2)는 유효 데이터의 적어도 하나의 비트의 값과 제1 레지스터 신호를 가산 또는 감산하여 제2 연산 신호를 출력할 수 있다. 적어도 하나의 비트 값은 최하위 비트(LSB)의 값으로 설정될 수 있다.
제2 레지스터 회로(REG2)는 제2 연산 신호를 레지스터하고, 제3 클럭 신호에 응답하여 제2 연산 신호를 제어 신호(VCON)로 출력할 수 있다. 제3 클럭 신호(CLK3)는 제2 연산 회로(FAFS2)의 연산이 끝나는 시간에 수신될 수 있다.
제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 제1 데이터 신호(IN1) 또는 제2 데이터 신호(IN2)가 유효 데이터(VDATA)로 선택되는지에 따라 가산기 또는 감산기로 동작할 수 있다.
제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 제1 데이터 신호(IN1)가 유효 데이터(VDATA)로 선택될 때 가산기로 동작할 수 있으며 제2 데이터 신호(IN2)가 유효 데이터(VDATA)로 선택될 때 감산기로 동작할 수 있다.
이러한 제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 선택 회로(21)의 논리 회로(24)로부터 선택 신호(SEL)를 수신할 수 있으며, 선택 신호(SEL)의 로직 레벨에 따라 가산기 또는 감산기로 동작할 수 있다.
결국, 제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 기준 신호가 피드백 신호보다 위상이 빠를 때 가산기로 동작할 수 있으며, 기준 신호가 피드백 신호보다 위상이 느릴 때 감산기로 동작할 수 있다.
제1 연산 회로(FAFS1)와 제1 레지스터 회로(REG1)은 주파수 적분 경로로 이용될 수 있고, 제2 연산 회로(FAFS2)와 제2 레지스터 회로(REG2)는 비례 경로로 이용될 수 있다.
주파수 적분 경로는 제1 연산 회로(FAFS1)와 통해서 유효 데이터(VDATA)와 제1 레지스터 신호(REG1)를 가산 또는 감산하여 제1 연산 신호를 제1 레지스터 회로(REG1)에 저장할 수 있고, 제2 클럭 신호(CLK2) 응답하여 동작하는 제1 레지스터 회로(REG1)를 통해서 제1 연산 신호를 제1 레지스터 신호로 출력할 수 있다.
비례 경로는 제2 연산 회로(FAFS2)와 통해서 유효 데이터(VDATA)의 최하위 비트(LSB)의 값과 제1 레지스터 신호(REG1)를 가산 또는 감산하여 제2 연산 신호를 제2 레지스터 회로(REG2)에 저장할 수 있고, 제3 클럭 신호(CLK3)에 응답하여 동작하는 제2 레지스터 회로(REG2)를 통해서 제2 연산 신호를 제어 신호(VCON)로 출력할 수 있다.
주파수 적분 경로와 비례 경로에서, 제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 기준 신호가 피드백 신호보다 위상이 빠를 때 가산기로 동작할 수 있으며, 기준 신호가 피드백 신호보다 위상이 느릴 때 감산기로 동작할 수 있다.
도 2는 일 실시예에 따른 올-디지털 위상 고정 루프에서의 디지털 루프 필터(20)의 세부 블록도이다.
도 2를 참고하면, 디지털 루프 필터(20)는 제1 시간 디지털 변환 회로(TDC_P)로부터 기준 신호(REF)가 피드백 신호(FEB)보다 위상이 빠를 때의 위상차에 대응하는 디지털 값으로 제1 데이터 신호(IN1)를 수신할 수 있다.
그리고, 디지털 루프 필터(20)는 기준 신호(REF)가 피드백 신호(FEB)보다 위상이 느릴 때의 위상차에 대응하는 디지털 값으로 제2 데이터 신호(IN2)를 수신할 수 있다.
선택 회로(21)는 논리 회로(24)와 멀티플렉서(22)를 통해서 제1 데이터 신호(IN1)의 값에 따라 제1 데이터 신호(IN1) 또는 제2 데이터 신호(IN2)를 유효 데이터(VDATA)로 선택할 수 있다.
제1 연산 회로(FAFS1)는 유효 데이터(VDATA)의 미리 설정된 비트들(VDATA[0:n-2])의 값과 기존 값을 가산 또는 감산하여 제1 연산 신호(FAS1([0:n-1])를 출력할 수 있다. 제1 연산 회로(FAFS1)는 제1 레지스터 회로(REG1)로부터 기존 값으로 이용되는 제1 레지스터 신호(REG1[0:n-1])의 값을 수신할 수 있다.
제1 레지스터 회로(REG1)는 제1 연산 신호(FAS1([0:n-1])를 레지스터하고 제2 클럭 신호(CLK2)에 응답하여 제1 연산 신호(FAS1([0:n-1])를 제1 레지스터 신호(REG1[0:n-1])로 출력할 수 있다.
제1 레지스터 회로(REG1)는 제1 연산 회로(FAFS1)의 연산이 끝나는 시간에 제2 클럭 신호(CLK2)를 수신할 수 있다.
제1 레지스터 회로(REG1)는 제1 레지스터 신호(REG1[0:n-1])를 제1 레지스터 회로(REG1)와 제2 레지스터 회로(REG2)에 제공할 수 있다.
제2 연산 회로(FAFS2)는 유효 데이터(VDATA)의 최하위 비트(VDATA[0])의 값과 제1 레지스터 신호(REG1[0:n-1])를 가산 또는 감산하여 제2 연산 신호(REG2[0:n-1])를 제2 레지스터 회로(REG2)에 출력할 수 있다.
제2 레지스터 회로(REG2)는 제2 연산 신호(REG2[0:n-1])를 레지스터하고, 제3 클럭 신호(CLK3)에 응답하여 제2 연산 신호(REG2[0:n-1])를 제어 신호(VCON)로 출력할 수 있다.
제2 레지스터 회로(REG2)는 제2 연산 회로(FAFS2)의 연산이 끝나는 시간에 제3 클럭 신호(CLK3)를 수신할 수 있다.
제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 선택 회로(21)의 논리 회로(24)로부터 선택 신호(SEL)를 수신할 수 있으며, 선택 신호(SEL)의 로직 레벨에 따라 가산기 또는 감산기로 동작할 수 있다.
제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 제1 데이터 신호(IN1)가 유효 데이터(VDATA)로 선택될 때 로우 로직 레벨의 선택 신호(SEL)에 응답하여 가산기로 동작할 수 있다.
제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 제2 데이터 신호(IN2)가 유효 데이터(VDATA)로 선택될 때 하이 로직 레벨의 선택 신호(SEL)에 응답하여 감산기로 동작할 수 있다.
즉, 제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 기준 신호(REF)가 피드백 신호(FEB)보다 위상이 빠를 때 제1 데이터 신호(IN1)가 유효 데이터(VDATA)로 선택되고 가산기로 동작할 수 있으며, 기준 신호(REF)가 피드백 신호(FEB)보다 위상이 느릴 때 제2 데이터 신호(IN2)가 유효 데이터(VDATA)로 선택되고 감산기로 동작할 수 있다.
이와 같이 디지털 루프 필터(20)는 디지털 코딩을 위한 신호 합성 블록 없이 가산기와 감산기, 레지스터와 같은 디지털 회로들로 구현이 가능하므로 디지털 위상 고정 루프의 검증을 용이하고 고속으로 진행할 수 있다.
도 3은 일 실시예에 따른 올-디지털 위상 고정 루프에서의 디지털 루프 필터(20)의 동작을 설명하기 위한 순서도이다.
먼저, 디지털 루프 필터(20)는 시간 디지털 변환 회로를 통해서 기준 신호(REF)와 피드백 신호(FEB)의 위상차에 대응하는 디지털 값인 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2)를 수신한다(S11).
이어서, 디지털 루프 필터(20)는 선택 회로(21)를 통해서 유효 데이터를 선택한다(S12). 일례로, 제1 데이터 신호(IN1)의 값이 '0'인 경우 제2 데이터 신호(IN2)를 출력하고, 제1 데이터 신호(IN1)의 값이 '0'이 아닌 경우 제1 데이터 신호를 출력한다.
주파수 적분 경로에서 제1 연산 회로(FAFS1)는 유효 데이터(VDATA)의 미리 설정된 비트들(VDATA[0:n-2])의 값과 기존 값을 가산 또는 감산하고 제1 연산 신호(FAS1([0:n-1])를 제1 레지스터 회로(REG1)에 저장한다(S13).
그리고, 비례 경로에서 제2 연산 회로(FAFS2)는 제1 연산 회로(FAFS1)의 연산이 끝나면 제2 클럭 신호(CLK2)를 수신하고, 제2 클럭 신호(CLK2)에 응답하여 제1 연산 신호(FAS1([0:n-1])에 대응하는 제1 레지스터 신호(REG1([0:n-1])와 유효 데이터(VDATA)의 최하위 비트의 값들을 가산 또는 감산하며, 제2 연산 신호(FAS2([0:n-1])를 제2 레지스터 회로(REG2)에 저장한다(S14).
이어서, 디지털 루프 필터(20)는 제2 연산 회로(FAFS2)의 연산 후에 수신되는 제3 클럭 신호(CLK3)에 응답하여 제어 신호(VCON)를 출력한다(S15).
도 4는 도 1 및 도 2에 도시된 연산 회로의 회로도이다.
도 4를 참고하면, 연산 회로는 선택 신호(SEL)에 따라 가산기 및 감산기로 동작할 수 있다.
일례로, 연산 회로는 선택 신호(SEL)가 로우 로직 레벨로 입력되면 제1 입력 신호(A)와 제2 입력 신호(B)를 가산하는 가산기로 동작할 수 있고, 선택 신호(SEL)가 하이 로직 레벨로 입력되면 제1 입력 신호(A)와 제2 입력 신호(B)의 반전 신호를 가산하는 즉 1 입력 신호(A)와 제2 입력 신호(B)를 감산하는 감산기로 동작할 수 있다.
도 5는 일 실시예에 따른 올-디지털 위상 고정 루프의 블록도이다.
도 5를 참고하면, 디지털 위상 고정 루프는 시간 디지털 변환 회로(10), 디지털 루프 필터(20), 디지털 제어 발진기(30), 분주기(40) 및 클럭 발생기(50)를 포함할 수 있다.
시간 디지털 변환 회로(10)는 기준 신호(REF)와 피드백 신호(FEB)의 위상차를 디지털 값으로 변환할 수 있고 디지털 값에 대응하는 제1 데이터 신호(IN1) 및 제2 데이터 신호(IN2)를 디지털 루프 필터(10)에 출력할 수 있다.
시간 디지털 변환 회로(10)는 기준 신호(REF)가 피드백 신호(FEB)보다 위상이 빠를 때의 디지털 값으로 제1 데이터 신호(IN1)를 출력할 수 있고, 기준 신호(REF)가 피드백 신호(FEB)보다 위상이 느릴 때의 디지털 값으로 제2 데이터 신호(IN2)를 출력할 수 있다.
디지털 루프 필터(10)는 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2) 중 하나를 유효 데이터(VDATA)로 선택할 수 있고, 유효 데이터(VDATA)와 기존 값을 연산하여 제어 신호(VCON)를 출력할 수 있다.
디지털 제어 발진기(30)는 발진 신호(DCO_OUT)를 생성할 수 있고, 제어 신호(VCON)에 응답하여 발진 신호(DCO_OUT)의 주파수를 제어할 수 있다.
분주기(40)는 발진 신호(DCO_OUT)를 미리 설정된 분주비 N으로 분주할 수 있고 피드백 신호(FEB)를 시간 디지털 변환 회로(10)에 출력할 수 있다. 분주비 N은 위상 고정 루프를 채용한 어플리케이션과 외부 장치 간의 프로토콜에 따라 결정될 수 있다.
클럭 발생기(50)는 기준 신호(REF)를 수신할 수 있고, 기준 신호(REF)로부터 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)를 발생할 수 있다.
클럭 발생기(50)는 제1 클럭 신호(CLK1)를 시간 디지털 변환 회로(10)에 제공할 수 있으며, 제2 클럭 신호(CLK2)와 제3 클럭 신호(CLK3)를 디지털 루프 필터(20)에 제공할 수 있다.
시간 디지털 변환 회로(10)는 제1 클럭 신호(CLK1)에 응답하여 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2)를 디지털 루프 필터(20)에 출력할 수 있다.
디지털 루프 필터(20)는 제2 클럭 신호(CLK2)에 응답하여 연산을 수행할 수 있으며, 제3 클럭 신호(CLK3)에 응답하여 제어 신호(VCON)를 디지털 제어 발진기(30)에 제공할 수 있다.
도 6은 일 실시예에 따른 올-디지털 위상 고정 루프의 세부 블록도이다.
도 6을 참고하면, 디지털 위상 고정 루프는 시간 디지털 변환 회로(10), 디지털 루프 필터(20), 디지털 제어 발진기(30), 분주기(40) 및 클럭 발생기(50)를 포함할 수 있다.
시간 디지털 변환 회로(10)는 제1 시간 디지털 변환 회로와 제2 시간 디지털 변환 회로를 포함할 수 있다.
제1 시간 디지털 변환 회로는 기준 신호(REF)가 피드백 신호(FEB)보다 위상이 빠를 때의 디지털 값으로 제1 데이터 신호(IN1)를 출력할 수 있고, 제2 시간 디지털 변환 회로는 기준 신호(REF)가 피드백 신호(FEB)보다 위상이 느릴 때의 디지털 값으로 제2 데이터 신호(IN2)를 출력할 수 있다.
제1 시간 디지털 변환 회로는 포지티브 시간 디지털 변환기(TDC_P), 제1 엔코더, 제1 레지스터를 포함할 수 있다.
포지티브 시간 디지털 변환기(TDC_P)는 기준 신호(REF)와 피드백 신호(FEB)의 위상차를 디지털 값으로 변환할 수 있고, 제1 엔코더는 포지티브 시간 디지털 변환기(TDC_P)의 디지털 값을 2진수로 변환할 수 있다.
제1 레지스터는 제1 엔코더의 2진수를 레지스터할 수 있고 제1 클럭 신호(CLK1)에 응답하여 제1 엔코더의 2진수를 제1 데이터 신호(IN1)로 출력할 수 있다.
제2 시간 디지털 변환 회로는 네거티브 시간 디지털 변환기(TDC_N), 제2 엔코더, 제2 레지스터를 포함할 수 있다.
네거티브 시간 디지털 변환기(TDC_N)는 기준 신호(REF)와 피드백 신호(FEB)의 위상차를 디지털 값으로 변환할 수 있고, 제2 엔코더는 네거티브 시간 디지털 변환기(TDC_N)의 디지털 값을 2진수로 변환할 수 있다.
제2 레지스터는 제2 엔코더의 2진수를 레지스터할 수 있고 제1 클럭 신호(CLK1)에 응답하여 제2 엔코더의 2진수를 제2 데이터 신호(IN2)로 출력할 수 있다.
디지털 루프 필터(20)는 선택 회로(21), 제1 연산 회로(FAFS1), 제1 레지스터 회로(REG1), 제2 연산 회로(FAFS2) 및 제2 레지스터 회로(REG2)를 포함할 수 있다.
선택 회로(21)는 제1 데이터 신호(IN1)의 값에 따라 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2) 중 하나를 유효 데이터(VDATA)로 선택할 수 있다.
선택 회로(21)는 기준 신호(REF)가 피드백 신호(FEB)보다 위상이 빠를 때 제1 데이터 신호(IN1)를 유효 데이터(VDATA)로 선택할 수 있다. 그리고, 선택 회로(21)는 기준 신호가 피드백 신호보다 위상이 느릴 때 제2 데이터 신호(IN2)를 유효 데이터(VDATA)로 선택할 수 있다.
제1 연산 회로(FAFS1)는 유효 데이터(VDATA)와 기존 값을 가산 또는 감산하여 제1 연산 신호를 출력할 수 있다.
제1 레지스터 회로(REG1)는 제1 연산 신호를 레지스터하고 제2 클럭 신호(CLK2)에 응답하여 제1 연산 신호를 제1 레지스터 신호(REG1)로 제2 연산 회로(FAFS2)에 출력할 수 있다.
제2 연산 회로(FAFS2)는 유효 데이터(VDATA)의 최하위 비트의 값과 제1 레지스터 회로(REG1)의 출력 신호를 가산 또는 감산하여 제2 연산 신호를 출력할 수 있다.
제2 레지스터 회로(REG2)는 제2 연산 신호를 레지스터하고, 제3 클럭 신호(CLK3)에 응답하여 제2 연산 신호를 제어 신호(VCON)로 출력할 수 있다.
제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 제1 데이터 신호(IN1) 또는 제2 데이터 신호(IN2)가 유효 데이터(VDATA)로 선택되는지에 따라 가산기 또는 감산기로 동작할 수 있다.
제1 연산 회로(FAFS1)와 제2 연산 회로(FAFS2)는 제1 데이터 신호(IN1)가 유효 데이터(VDATA)로 선택될 때 가산기로 동작할 수 있으며 제2 데이터 신호(IN2)가 유효 데이터(VDATA)로 선택될 때 감산기로 동작할 수 있다.
디지털 제어 발진기(30)는 제어 신호(VCON)에 응답하여 발진 신호(DCO_OUT)의 주파수를 제어할 수 있고, 발진 신호(DCO_OUT)를 분주기(40)에 제공할 수 있다.
분주기(40)는 발진 신호(DCO_OUT)를 미리 설정된 분주비 N으로 분주한 피드백 신호(FEB)를 시간 디지털 변환 회로(10)에 제공할 수 있다.
클럭 발생기(50)는 기준 신호(REF)로부터 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)를 생성할 수 있고, 제1 클럭 신호(CLK1)를 시간 디지털 변환 회로(10)에 제공할 수 있으며, 제2 클럭 신호(CLK2)와 제3 클럭 신호(CLK3)를 디지털 루프 필터(20)에 제공할 수 있다.
시간 디지털 변환 회로(10)는 클럭 발생기(50)의 제1 클럭 신호(CLK1)에 응답하여 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2)를 디지털 루프 필터(20)에 제공할 수 있다.
디지털 루프 필터(20)는 클럭 발생기(50)의 제2 클럭 신호(CLK2)에 응답하여 연산을 수행할 수 있으며, 제3 클럭 신호(CLK3)에 응답하여 연산에 대응하는 제어 신호(VCON)를 디지털 제어 발진기(30)에 제공할 수 있다.
도 7은 일 실시예에 따른 올-디지털 위상 고정 루프의 동작을 설명하기 위한 순서도이다.
도 7을 참고하면, 디지털 위상 고정 루프는 포지티브 시간 디지털 변환기(TDC_P)와 네거티브 시간 디지털 변환기(TDC_N)를 통해서 기준 신호(REF)와 피드백 신호(FEB)의 상승 엣지를 각각 검출하여 두 시간차에 대응하는 디지털 값을 출력할 수 있다(S21).
포지티브 시간 디지털 변환기(TDC_P)는 기준 신호(REF)가 피드백 신호(FEB)의 위상보다 빠를 때의 위상차에 대응하는 디지털 값을 출력하고, 네거티브 시간 디지털 변환기(TDC_N)는 기준 신호(REF)가 피드백 신호(FEB)의 위상보다 느릴 때의 위상차에 대응하는 디지털 값을 출력한다.
이어서, 디지털 위상 고정 루프는 엔코더를 통해서 위상차에 대응하는 디지털 값을 2진수로 변환할 수 있다(S22).
이어서, 디지털 위상 고정 루프는 시간 디지털 변환기와 엔코더의 연산 이후에 수신되는 제1 클럭 신호(CLK1)에 응답하여 제1 레지스터와 제2 레지스터에 저장된 2진수를 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2)로 디지털 루프 필터(20)에 출력할 수 있다(S23).
이어서, 디지털 위상 고정 루프는 선택 회로(21)를 통해서 제1 데이터 신호(IN1)의 값에 따라서 제1 데이터 신호(IN1)와 제2 데이터 신호(IN2) 중 하나를 유효 데이터(VDATA)로 선택할 수 있다.
이어서, 디지털 위상 고정 루프는 제2 연산 회로(FAFS2)의 연산 이후에 수신되는 제3 클럭 신호(CLK3)에 응답하여 연산 신호에 대응하는 제어 신호(VCON)를 디지털 제어 발진기(30)에 출력할 수 있다.
이와 같이 실시예들은 디지털 코딩을 위한 신호 합성 블록 없이 디지털 회로들로 구현이 가능하므로 올-디지털 위상 고정 루프의 검증을 용이하고 고속으로 진행할 수 있다.

Claims (16)

  1. 제1 데이터 신호와 제2 데이터 신호 중 하나를 유효 데이터로 출력하는 선택 회로;
    상기 유효 데이터와 제1 레지스터 신호를 가산 또는 감산하여 제1 연산 신호를 출력하는 제1 연산 회로;
    상기 제1 연산 신호를 레지스터하고 상기 제1 연산 신호를 상기 제1 레지스터 신호로 출력하는 제1 레지스터 회로;
    상기 유효 데이터의 적어도 하나의 비트의 값과 상기 제1 레지스터 신호를 가산 또는 감산하여 제2 연산 신호를 출력하는 제2 연산 회로; 및
    상기 제2 연산 신호를 레지스터하고 상기 제2 연산 신호를 제어 신호로 출력하는 제2 레지스터 회로;
    를 포함하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  2. 제 1 항에 있어서,
    상기 선택 회로는 기준 신호와 피드백 신호의 위상차를 디지털 값으로 변환하는 시간 디지털 변환 회로로부터 상기 제1 데이터 신호와 상기 제2 데이터 신호로 수신하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  3. 제 2 항에 있어서,
    상기 선택 회로는 상기 기준 신호가 상기 피드백 신호보다 위상이 빠를 때의 위상차에 대응하는 디지털 값으로 상기 제1 데이터 신호를 수신하고, 상기 기준 신호가 상기 피드백 신호보다 위상이 느릴 때의 디지털 값으로 상기 제2 데이터 신호를 수신하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  4. 제 1 항에 있어서,
    상기 선택 회로는 상기 제1 데이터 신호의 값에 따라 상기 제1 데이터 신호 또는 상기 제2 데이터 신호를 상기 유효 데이터로 선택하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  5. 제 4 항에 있어서, 상기 선택 회로는,
    상기 제1 데이터 신호를 논리 연산하고 선택 신호를 출력하는 논리 회로; 및
    상기 선택 신호에 따라 상기 제1 데이터 신호 또는 상기 제2 데이터 신호를 상기 유효 데이터로 출력하는 멀티플렉서;
    를 포함하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  6. 제 1 항에 있어서,
    상기 제1 연산 회로 및 제2 연산 회로는 상기 제1 데이터 신호 또는 상기 제2 데이터 신호가 상기 유효 데이터로 선택되는지에 따라 가산기 또는 감산기로 동작하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  7. 제 6 항에 있어서,
    상기 제1 연산 회로 및 상기 제2 연산 회로는
    상기 제1 데이터 신호가 상기 유효 데이터로 선택될 때 가산기로 동작하고 상기 제2 데이터 신호가 상기 유효 데이터로 선택될 때 감산기로 동작하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  8. 제 1 항에 있어서,
    상기 유효 데이터의 상기 적어도 하나의 비트는 최하위 비트로 설정된 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  9. 제 1 항에 있어서,
    상기 제1 레지스터 회로는 제1 클럭 신호에 응답하여 상기 제1 레지스터 신호를 상기 제1 연산 회로 및 상기 제2 연산 회로에 출력하는, 상기 제1 클럭 신호는 상기 제1 연산 회로의 연산이 끝나는 시간에 수신되는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  10. 제 9 항에 있어서,
    상기 제2 레지스터 회로는 제2 클럭 신호에 응답하여 상기 제어 신호를 디지털 제어 발진기에 출력하는, 상기 제2 클럭 신호는 상기 제2 연산 회로의 연산이 끝나는 시간에 수신되는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  11. 기준 신호와 피드백 신호의 위상차에 대응하는 제1 데이터 신호와 제2 데이터 신호를 수신하고, 상기 제1 데이터 신호와 상기 제2 데이터 신호 중 하나를 유효 데이터로 출력하는 선택 회로;
    상기 유효 데이터의 값과 제1 레지스터 신호를 가산 또는 감산한 제1 연산 신호를 레지스터하고, 상기 제1 연산 신호에 대응하는 제1 레지스터 신호를 출력하는 주파수 적분 경로; 및
    상기 유효 데이터의 적어도 하나의 하위 비트의 값과 상기 제1 레지스터 신호를 가산 또는 감산한 제2 연산 신호를 레지스터하고 상기 제2 연산 신호에 대응하는 제어 신호를 출력하는 비례 경로;
    를 포함하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  12. 제 11 항에 있어서,
    상기 선택 회로는 상기 기준 신호가 상기 피드백 신호보다 위상이 빠를 때 상기 제1 데이터 신호를 선택하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  13. 제 12 항에 있어서,
    상기 선택 회로는 상기 기준 신호가 상기 피드백 신호보다 위상이 느릴 때 상기 제2 데이터 신호를 선택하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  14. 제 11 항에 있어서, 상기 주파수 적분 경로는,
    상기 유효 데이터의 값과 제1 레지스터 신호를 가산 또는 감산하여 상기 제1 연산 신호를 출력하는 제1 연산 회로; 및
    상기 제1 연산 신호를 레지스터하고 제1 클럭 신호에 응답하여 상기 제1 레지스터 신호를 출력하는 제1 레지스터 회로;
    를 포함하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  15. 제 14 항에 있어서, 상기 비례 경로는,
    상기 유효 데이터의 적어도 하나의 비트의 값과 상기 제1 레지스터 신호를 가산 또는 감산하여 상기 제2 연산 신호를 출력하는 제2 연산 회로; 및
    상기 제2 연산 신호를 레지스터하고 제2 클럭 신호에 응답하여 상기 제어 신호를 디지털 제어 발진기에 출력하는 제2 레지스터 회로;
    를 포함하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
  16. 제 15 항에 있어서,
    상기 제1 연산 회로와 상기 제2 연산 회로는 상기 기준 신호가 상기 피드백 신호보다 위상이 빠를 때 가산기로 동작하고 상기 기준 신호가 상기 피드백 신호보다 위상이 느릴 때 감산기로 동작하는 올-디지털 위상 고정 루프에서의 디지털 루프 필터.
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