JP4277205B2 - ジッタ発生装置 - Google Patents
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Description
従来では、アナログ方式でジッタを発生(位相変調)させる場合には、PLL(Phase Lock Loop)を用いるのが普通であった。
図15に従来のジッタ発生装置の構成を示す。
図15において、1の位相検波器、2のループフィルタ、3の電圧制御発振器及び4の分周器2でPLL回路が構成されている。
該PLL回路の位相検波器1の後段に加算器5を追加して、該加算器5で位相信号発生器6で発生された信号を加算することによって、電圧制御発振器出力に位相変調がかかり、入力である基準信号にジッタの付加(位相変調)した出力信号が得られる。
なお、位相検波器の前段に配置された7の分周器1は、オプションであって、必要に応じて挿入される。
位相雑音が大きければ、その雑音自体によるジッタが発生し、本来の位相変調が不安定になり、確度の悪化につながる。
通常、電圧制御発振器は任意に周波数範囲を設定できるものであるため、その性質上、基準信号に比べ、位相雑音特性は悪い。
また、位相検波器の検波感度が変化すると位相変調指数が変化し、位相変調確度が悪くなる。
また、位相検波器の検波特性が、比較すべき2信号位相差に対し非直線的であると、変調入力信号振幅に対する位相変調指数も非直線的になってしまうため、位相変調確度が悪くなる。
また、位相検波器の検波感度が変化しても位相変調指数の変化に影響しない様にして、位相変調確度を上げることにある。
また、位相検波器の検波特性が、比較すべき2信号位相差に対し非直線的であっても、変調入力信号振幅に対する位相変調指数を直線的にして位相変調確度を上げることにある。
さらに、入力される位相信号が大きくなった場合でも、位相変調確度を下げることなく位相変調を可能とすることにある。
請求項1の発明は、
一方の入力端子に基準信号が入力される位相検波器の出力信号がループフィルタを介して電圧制御発振器に入力され、この電圧制御発振器の出力信号が分周器を介して前記位相検波器の他方の入力端子に入力されるように構成されたPLL回路を用いたジッタ発生装置において、
前記PLL回路を構成する分周器と位相検波器の間または前記位相検波器の基準信号の入力側には位相信号発生回路からの変調信号が与えられる直交変調器が接続され、
前記位相信号発生回路は、
変調信号発生手段と、
この変調信号発生手段から出力される変調信号をデジタル信号に変換するアナログ−デジタル変換回路と、
このアナログ−デジタル変換回路の出力をアドレスとして前記変調信号の直交成分I(t)及びQ(t)を出力するルックアップテーブルと、
前記アナログ−デジタル変換回路にあらかじめ設定された上限値及び下限値と前記アナログ−デジタル変換回路の出力を比較し、上限側または下限側のオーバーフローを検出するオーバーフロー検出器と、
前記アナログ−デジタル変換回路の出力がオーバーフローしたときは、オーバーフローした変調信号をアナログ−デジタル変換回路の有効領域にシフトさせるためにこのオーバーフロー検出器の出力に基づき有効領域分に相当する信号を発生する制御手段と、
この制御手段の出力信号をアナログ信号に変換するデジタル−アナログ変換回路と、
このデジタル−アナログ変換回路の出力を前記変調信号に加算する加算器、
とで構成されたことを特徴とする。
請求項2の発明は、請求項1に記載のジッタ発生装置において、
前記制御手段は、
前記アナログ−デジタル変換回路の出力の上限側のオーバーフローと下限側のオーバーフローに応じてアップカウントまたはダウンカウントするアップダウンカウンタを備え、 このアップダウンカウンタのカウント方向と異なる極性の信号を出力して前記変調信号をカウント方向と異なる方向にシフトさせる
ことを特徴とする。
請求項3の発明は、請求項1または2に記載のジッタ発生装置において、
前記ルックアップテーブルには、変調信号V(t)のsin(V(t))及びcos(V(t))に相当する値が書き込まれていることを特徴とする。
請求項4の発明は、請求項1または2に記載のジッタ発生装置において、
前記ルックアップテーブルには、前記変調信号I(t)、Q(t)信号を演算生成するためのDSPが設けられていることを特徴とする。
即ち、第2の分周器の分周値を小さくすることができるため、PLLのループ帯域を広く設定することができるので、基準信号に対する、電圧制御発振器の位相雑音抑圧範囲が広くなり、結果として、位相雑音の小さい信号出力が取り出せる。
また、位相検波器に入力される比較すべき2信号の位相差は変調の有無にかかわらず常に同じとなるため、位相検波器の検波感度が変化しても位相変調指数は影響を受けることがない。
同様に、位相検波器の検波特性が、比較すべき2信号位相差に対し非直線的であっても、変調入力信号振幅に対する位相変調指数が直線的になる。さらに、入力される変調信号を加工してアナログ−デジタル変換回路にてアナログ−デジタル変換することにより、見かけ上1UIを超える値を扱うことができ、位相変調範囲を拡大することができる。
図1において、1の位相検波器、2のループフィルタ、3の電圧制御発振器及び第2の分周器4でPLL回路が構成されている。
本発明では、PLLの帰還回路部(即ち、第2の分周器4の出力側)に直交変調器8を挿入して、位相変調された信号が位相検波器に与えられて、入力である基準信号にジッタの付加(位相変調)された出力信号が得られる。
なお、位相検波器の前段に配置された7の分周器1はオプションであって、必要に応じて挿入される。
つまり、PLLのループ帯域を広く設定することができ、基準信号に対する、電圧制御発振器の位相雑音抑圧範囲が広くなり、結果として、位相雑音の小さい信号出力が取り出せる。
このような状態に対応可能とするため、変調信号が大きくなった場合(UI値が増えた場合)は、サインおよびコサインルックアップテーブルデータ値をそのUI数分だけ繰り返したデータを用いて、同様の処理を行う。
アナログ−デジタル変換回路9Bでアナログ−デジタル変換したデータが、アナログ−デジタル変換回路9Bのダイナミックレンジを超えた場合に対応するため、位相信号発生回路の構成を図8に示すような構成とする。図8で、位相信号発生回路10は、入力された変調信号がアナログ−デジタル変換回路9Bのダイナミックレンジを超えたことを検出するオーバーフロー検出器10Aで検出し、ダイナミックレンジを超えた場合にフィードバックをかけて変調信号がアナログ−デジタル変換回路9Bのダイナミックレンジを超えない範囲になった時点でルックアップテーブル9Aを参照する構成としている。
図8では、制御手段10B内にUP/DOWNカウンタを備え、上側と下側のオーバーフロー回数を記憶させる構成として、上側と下側のオーバーフロー回数を管理している。
図11は、本発明のジッタ発生(位相変調)装置の応用例の構成を示す図である。図11において、1の位相検波器、2のループフィルタ、3の電圧制御発振器及び4の分周器2でPLL回路が構成されている。
図12では、変調信号V(t)のsin(V(t))及びcos(V(t))に相当する値を、あらかじめメモリ9-6に書き込んでおき、そのデータを読み出して、デジタル−アナログ(Digital Analog)変換回路9-4a,9-4bでアナログ信号に変換し、サンプリングクロック周波数除去用LPF(Low Pass Filter)9-5a,9-5bを通して、変調信号I(t)、Q(t)を得る。
2 ループフィルタ
3 電圧制御発振器
4 分周器2
5 加算器
6 位相信号発生器
7 分周器1
8 直交変調器
9 位相信号発生回路
9A ルックアップテーブル
9B アナログ−デジタル変換回路
9-1 アナログ−デジタル変換回路
9-2 サインルックアップテーブル(メモリ)
9-3 コサインルックアップテーブル(メモリ)
9-4a,9-4b デジタル−アナログ変換回路
9-5a,9-5b ローパスフィルタ
9-6 メモリ
9-7 DSP
10 位相信号発生回路
10A オーバーフロー検出器
10B 制御手段
10B-1 アップダウンカウンタ
10B-2 記憶手段
10C デジタル−アナログ変換回路
10D 加算器
10E 増幅器
Claims (4)
- 一方の入力端子に基準信号が入力される位相検波器の出力信号がループフィルタを介して電圧制御発振器に入力され、この電圧制御発振器の出力信号が分周器を介して前記位相検波器の他方の入力端子に入力されるように構成されたPLL回路を用いたジッタ発生装置において、
前記PLL回路を構成する分周器と位相検波器の間または前記位相検波器の基準信号の入力側には位相信号発生回路からの変調信号が与えられる直交変調器が接続され、
前記位相信号発生回路は、
変調信号発生手段と、
この変調信号発生手段から出力される変調信号をデジタル信号に変換するアナログ−デジタル変換回路と、
このアナログ−デジタル変換回路の出力をアドレスとして前記変調信号の直交成分I(t)及びQ(t)を出力するルックアップテーブルと、
前記アナログ−デジタル変換回路にあらかじめ設定された上限値及び下限値と前記アナログ−デジタル変換回路の出力を比較し、上限側または下限側のオーバーフローを検出するオーバーフロー検出器と、
前記アナログ−デジタル変換回路の出力がオーバーフローしたときは、オーバーフローした変調信号をアナログ−デジタル変換回路の有効領域にシフトさせるためにこのオーバーフロー検出器の出力に基づき有効領域分に相当する信号を発生する制御手段と、
この制御手段の出力信号をアナログ信号に変換するデジタル−アナログ変換回路と、
このデジタル−アナログ変換回路の出力を前記変調信号に加算する加算器、
とで構成されたことを特徴とするジッタ発生装置。 - 前記制御手段は、
前記アナログ−デジタル変換回路の出力の上限側のオーバーフローと下限側のオーバーフローに応じてアップカウントまたはダウンカウントするアップダウンカウンタを備え、 このアップダウンカウンタのカウント方向と異なる極性の信号を出力して前記変調信号をカウント方向と異なる方向にシフトさせる
ことを特徴とする請求項1に記載のジッタ発生装置。 - 前記ルックアップテーブルには、変調信号V(t)のsin(V(t))及びcos(V(t))に相当する値が書き込まれていることを特徴とする請求項1または2に記載のジッタ発生装置。
- 前記ルックアップテーブルには、前記変調信号I(t)、Q(t)信号を演算生成するためのDSPが設けられていることを特徴とする請求項1または2に記載のジッタ発生装置。
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