JPH023137A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH023137A JPH023137A JP63140027A JP14002788A JPH023137A JP H023137 A JPH023137 A JP H023137A JP 63140027 A JP63140027 A JP 63140027A JP 14002788 A JP14002788 A JP 14002788A JP H023137 A JPH023137 A JP H023137A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルオーディオ機器等のディジタルシ
ステムに用いられる位相同期回路に関する。
ステムに用いられる位相同期回路に関する。
従来の技術
近年、ディジタル化されたオーディオ機器などでは、デ
ィジタル情報の再生や伝送に位相同期回路（以下ＰＬＬ
と略す）が、頻繁に使用されている。従来アナログ回路
で構成していたＰＬＬを、回路の安定化や集積化の目的
のためにディジタル回路で構成する試みがなされている
。
ィジタル情報の再生や伝送に位相同期回路（以下ＰＬＬ
と略す）が、頻繁に使用されている。従来アナログ回路
で構成していたＰＬＬを、回路の安定化や集積化の目的
のためにディジタル回路で構成する試みがなされている
。
第２図は従来のディジタルＰＬＬの例を示したブロック
図である。第２図において、２１は位相比較器、２２は
ディジタル積分器、２３は基準クロック発生器、２４は
可変分周器である。第２図の例では位相比較器２１で信
号人力ＲＸとＰＬＬの再生クロックＰＣＫとの位相比較
を行ない、得られた位相誤差信号をディジタル積分器２
２で積分し、この積分値に応じて可変分周器２４の分局
数を定めている。この例では再生クロックＰＣＫは基準
クロックＭＣＫの分局となる。提案されているディジタ
ルＰＬＬとしては他に位相比較器や、積分器を工夫した
もの或いはディジタル可変発振器として可変分周器の代
りにシフトレジスタ等でリング発振器を構成して、出力
段を巡回的に変更しているものなどがある。
図である。第２図において、２１は位相比較器、２２は
ディジタル積分器、２３は基準クロック発生器、２４は
可変分周器である。第２図の例では位相比較器２１で信
号人力ＲＸとＰＬＬの再生クロックＰＣＫとの位相比較
を行ない、得られた位相誤差信号をディジタル積分器２
２で積分し、この積分値に応じて可変分周器２４の分局
数を定めている。この例では再生クロックＰＣＫは基準
クロックＭＣＫの分局となる。提案されているディジタ
ルＰＬＬとしては他に位相比較器や、積分器を工夫した
もの或いはディジタル可変発振器として可変分周器の代
りにシフトレジスタ等でリング発振器を構成して、出力
段を巡回的に変更しているものなどがある。
発明が解決しようとする課題
しかしながら前述の構成では、再生クロックＰＣＫは基
準クロックＭＣＫＯ分周となるので、再生クロックＰＣ
Ｋのとシえる周波数は離散的であり、中間の周波数を発
生させる場合はこれら離散的な周波数を切り換えて発生
させるので、ジッタの多いものとなる。従って、再生ク
ロックＰＣＫの精度を必要とする用途には不適切である
という問題点を有していた。
準クロックＭＣＫＯ分周となるので、再生クロックＰＣ
Ｋのとシえる周波数は離散的であり、中間の周波数を発
生させる場合はこれら離散的な周波数を切り換えて発生
させるので、ジッタの多いものとなる。従って、再生ク
ロックＰＣＫの精度を必要とする用途には不適切である
という問題点を有していた。
本発明は上記問題点にかんがみ、ＰＬＬの主要構成要素
である可変発振器に安定性のあるディジタル回路を用い
てジッタの非常に少ない再生クロックを得る位相同期回
路を提供するものである。
である可変発振器に安定性のあるディジタル回路を用い
てジッタの非常に少ない再生クロックを得る位相同期回
路を提供するものである。
課題を解決するための手段
本発明は上記問題点を解決するため、可変発振器を、積
分器の出力制御信号に応じた差分位相値を出力する差分
位相生成器と、基準クロック発生器と、差分位相値を基
準クロックに応じて累算する位相累算器と、位相累算器
の累算出力に応じて波形を発生する波形発生器と、波形
発生器の出力をアナログ波形に変換するディジタル／ア
ナログ変換器（以下Ｄ／Ａ変換器と略す）と、Ｄ／Ａ変
換器の出力波形を平滑化する平滑フィルタとて構成した
ことを特徴とするものである。
分器の出力制御信号に応じた差分位相値を出力する差分
位相生成器と、基準クロック発生器と、差分位相値を基
準クロックに応じて累算する位相累算器と、位相累算器
の累算出力に応じて波形を発生する波形発生器と、波形
発生器の出力をアナログ波形に変換するディジタル／ア
ナログ変換器（以下Ｄ／Ａ変換器と略す）と、Ｄ／Ａ変
換器の出力波形を平滑化する平滑フィルタとて構成した
ことを特徴とするものである。
作 用
本発明は上記の構成によって、可変発振器が時間領域の
情報と振幅方向の情報を有効に利用し、更にＤ／Ａ変換
器の出力を平滑フィルタで平滑化することでジッタ成分
の非常に少ない再生クロックを得ることができる。即ち
ジッタ量は基準クロックの周波数と、差分位相の語長と
、波形発生器で発生する波形サンプルの語長及び波形１
周期の分割数で決定されるので、ジッタ量を必要なだけ
抑圧することができる。
情報と振幅方向の情報を有効に利用し、更にＤ／Ａ変換
器の出力を平滑フィルタで平滑化することでジッタ成分
の非常に少ない再生クロックを得ることができる。即ち
ジッタ量は基準クロックの周波数と、差分位相の語長と
、波形発生器で発生する波形サンプルの語長及び波形１
周期の分割数で決定されるので、ジッタ量を必要なだけ
抑圧することができる。
実施例
以下本発明の一実施例である位相同期回路について、図
面を参照しながら説明する。
面を参照しながら説明する。
第１図は本発明の一実施例における位相同期回路のブロ
ック図である。第１図に於て１は位相比較器であシ、２
は積分器であり、３は差分位相生成器であり、４は位相
累算器であり、５は基準クロック発生器であシ、６は波
形発生器であシ、７はＤ／Ａ変換器であシ、８は平滑フ
ィルタである・第３図に位相比較器１、積分器２及び差
分位相生成器３の構成例を示す。第３図において１０１
及び１０２はフリップフロップ回路、１０３は排他的論
理和否定回路（ＥＸＮＯＲゲートと略す）、１０４は排
他的論理和回路（ＥＸＯＲゲートと略す）、１ｏｓｌｄ
否定回路（ＩＮＶゲ ）と略す）、２０１及び２０２は
ダイオード、２０３〜２０７は抵抗素子、２０Ｂはコン
デンサ、２０９は演算増幅器、３０１はＡ／Ｄ変換器、
３０２は読出し専用メモＩＪ （ＲＯＭと略す）である
。第３図においてＰＣＫの位相とＲＸの位相が同期すれ
ば、ＥＸＮＯＲゲート１０３の出力ＶＡＲとＥＸＯＲゲ
ート１０４の出力ＲＥＦは第４図（ａ）のようにハツチ
ングを施した部分の面積が概略等しくなる。
ック図である。第１図に於て１は位相比較器であシ、２
は積分器であり、３は差分位相生成器であり、４は位相
累算器であり、５は基準クロック発生器であシ、６は波
形発生器であシ、７はＤ／Ａ変換器であシ、８は平滑フ
ィルタである・第３図に位相比較器１、積分器２及び差
分位相生成器３の構成例を示す。第３図において１０１
及び１０２はフリップフロップ回路、１０３は排他的論
理和否定回路（ＥＸＮＯＲゲートと略す）、１０４は排
他的論理和回路（ＥＸＯＲゲートと略す）、１ｏｓｌｄ
否定回路（ＩＮＶゲ ）と略す）、２０１及び２０２は
ダイオード、２０３〜２０７は抵抗素子、２０Ｂはコン
デンサ、２０９は演算増幅器、３０１はＡ／Ｄ変換器、
３０２は読出し専用メモＩＪ （ＲＯＭと略す）である
。第３図においてＰＣＫの位相とＲＸの位相が同期すれ
ば、ＥＸＮＯＲゲート１０３の出力ＶＡＲとＥＸＯＲゲ
ート１０４の出力ＲＥＦは第４図（ａ）のようにハツチ
ングを施した部分の面積が概略等しくなる。
即ち抵抗素子２０３と抵抗素子２０４の抵抗値は等しく
設定されておシ、ＶＡＲのローレベル区間にコンデンサ
２０８から抵抗素子２０３とダイオード２０１を介して
ディスチャージされる電荷量と、ＲＥ＃）ハイレベル［
ＫｉＪｆＫコンデンサ２０８へダイオード２０２と抵抗
素子２０４を介してチヤージされる電荷量とが等しく、
演算増幅器２０９の出力電圧ＶＦＣは固定値となる。Ｐ
ＣＫの位相がＲＣＫの位相よりも遅れるとＶＡＲとＲＥ
Ｆの関係は第４図すの様になる。この場合コンデンサ２
０８からの電荷移動にアンバランスができ、ＶＡＲのロ
ーレベル区間にディスチャージされるほうが多くなる。
設定されておシ、ＶＡＲのローレベル区間にコンデンサ
２０８から抵抗素子２０３とダイオード２０１を介して
ディスチャージされる電荷量と、ＲＥ＃）ハイレベル［
ＫｉＪｆＫコンデンサ２０８へダイオード２０２と抵抗
素子２０４を介してチヤージされる電荷量とが等しく、
演算増幅器２０９の出力電圧ＶＦＣは固定値となる。Ｐ
ＣＫの位相がＲＣＫの位相よりも遅れるとＶＡＲとＲＥ
Ｆの関係は第４図すの様になる。この場合コンデンサ２
０８からの電荷移動にアンバランスができ、ＶＡＲのロ
ーレベル区間にディスチャージされるほうが多くなる。
従ってＶＦＣは僅かに上昇し、これに応じて後段の可変
発振器１０は発振周波数を僅かに高め、遅れ位相を回復
する方向に働く。
発振器１０は発振周波数を僅かに高め、遅れ位相を回復
する方向に働く。
ＰＣＫの位相がＲＣＫの位相よりも進むとＶＡＲとＲＥ
Ｆの関係は第４図Ｃの様になシ第４図すの場合とは逆に
ＶＦＣは僅かに下降し、これに応じて後段の可変発振器
１ｏは発振周波数を僅かに低め、進み位相を回復すぺ〈
働く。この様にＶＦＣは発振周波数の制御電圧である。
Ｆの関係は第４図Ｃの様になシ第４図すの場合とは逆に
ＶＦＣは僅かに下降し、これに応じて後段の可変発振器
１ｏは発振周波数を僅かに低め、進み位相を回復すぺ〈
働く。この様にＶＦＣは発振周波数の制御電圧である。
Ａ／Ｄコンバータ３ｏ１はＶＦＣを１６ビツトのディジ
タルデータに変換しＲＯＭ３０２にアドレス値として供
給する。ＲＯＭ３０２はアドレス値に応じて８ピツトの
差分位相値Δωを出力する。第５図にＲＯＭ３０２の内
容をグラフでしめす。ＲＯＭ３０２の内容を書き変える
ことでＶＦＣとΔωとの関係を任意に定められるので可
変発振器１ｏの発振周波数の変調感度を自由に設定でき
る。
タルデータに変換しＲＯＭ３０２にアドレス値として供
給する。ＲＯＭ３０２はアドレス値に応じて８ピツトの
差分位相値Δωを出力する。第５図にＲＯＭ３０２の内
容をグラフでしめす。ＲＯＭ３０２の内容を書き変える
ことでＶＦＣとΔωとの関係を任意に定められるので可
変発振器１ｏの発振周波数の変調感度を自由に設定でき
る。
位相累算器４は１０ビツト加算器４０１とレジスタ４０
２とで構成されている。加算器４０１は差分位相値Δω
とレジスタ４０２に記憶されている前回までの位相累算
値ωとを加算し、基準クロック発生器の出力ＭＣＫに応
じて加算結果ω＋Δωを再びレジスタ４０２に記憶させ
る。これを繰り返し、１０ビツトの最大値を越える値は
Ｑに戻るモジュロ加算を実行する。従って位相累算値ω
は、第６図の様な鋸歯状波となる。第６図にはＭＣＫの
エツジ毎にΔωが累算され、１６進の３ＦＦを越えると
再び０に戻るωの様子を示している。
２とで構成されている。加算器４０１は差分位相値Δω
とレジスタ４０２に記憶されている前回までの位相累算
値ωとを加算し、基準クロック発生器の出力ＭＣＫに応
じて加算結果ω＋Δωを再びレジスタ４０２に記憶させ
る。これを繰り返し、１０ビツトの最大値を越える値は
Ｑに戻るモジュロ加算を実行する。従って位相累算値ω
は、第６図の様な鋸歯状波となる。第６図にはＭＣＫの
エツジ毎にΔωが累算され、１６進の３ＦＦを越えると
再び０に戻るωの様子を示している。
波形発生器θはＲＯＭで構成し、１０ビツトのアドレス
に８ピツト幅の振幅を持つ正弦波のサンプル値を記憶し
ている。第７図にこのＲＯＭの内容をグラフで示す。第
６図の例では位相ωがＱから３ＦＦまで一巡する間に、
４つのアドレス値を出力するので、波形発生器６のＲＯ
Ｍからは１周期に４サンプルの振幅値を持つディジタル
正弦波が読み出される。基準クロックＭＣＫの周波数を
ｆＭＣＫ とすると、Ｄ／Ａ変換器７の出力正弦波のス
ペクトルは第８図の５ＩＮ１の様になシ、折り返し成分
として５ＩＮ１ が現れる。平滑フィルタ８は、この折
り返し成分を除去するようにカットオフ周波数がおよそ
ｆＭＣＫ／２のローパスフィルタを用いている。第８図
中のＬＰＦはこのローパスフィルタの周波数特性を表し
ている。従って平滑フィルり８の出力波形は滑らかな正
弦波となり再生クロックＰＣＫとしてジッタの非常に少
ない信号が得られる。
に８ピツト幅の振幅を持つ正弦波のサンプル値を記憶し
ている。第７図にこのＲＯＭの内容をグラフで示す。第
６図の例では位相ωがＱから３ＦＦまで一巡する間に、
４つのアドレス値を出力するので、波形発生器６のＲＯ
Ｍからは１周期に４サンプルの振幅値を持つディジタル
正弦波が読み出される。基準クロックＭＣＫの周波数を
ｆＭＣＫ とすると、Ｄ／Ａ変換器７の出力正弦波のス
ペクトルは第８図の５ＩＮ１の様になシ、折り返し成分
として５ＩＮ１ が現れる。平滑フィルタ８は、この折
り返し成分を除去するようにカットオフ周波数がおよそ
ｆＭＣＫ／２のローパスフィルタを用いている。第８図
中のＬＰＦはこのローパスフィルタの周波数特性を表し
ている。従って平滑フィルり８の出力波形は滑らかな正
弦波となり再生クロックＰＣＫとしてジッタの非常に少
ない信号が得られる。
ＰＣＫの位相がＲＸの位相に対して遅れている場合、Ｖ
ＦＣは僅かに上昇するので、第６図のＲＯＭアドレスも
僅かに大きくなり、Δωも僅かに大きくなる。従って位
相の累算のステップ幅が増し波形発生器６のＲＯＭから
読み出される正弦波の周波数は僅かに上昇して、第８図
の５ＩＮ２の場所に移動する。このようにして、ＰＣＫ
の遅れ位相は解消される。この場合でも５ＩＮ２はＬＰ
Ｆの通過帯域内なので滑らかでジッタの少ない正弦波が
得られる。ＰＣＫの位相が逆にＲＸに対して進んでいる
場合は、５ＩＮ２はＳ工Ｎ１よりも低い位置に現れて、
ＰＣＫの進み位相は解消される。
ＦＣは僅かに上昇するので、第６図のＲＯＭアドレスも
僅かに大きくなり、Δωも僅かに大きくなる。従って位
相の累算のステップ幅が増し波形発生器６のＲＯＭから
読み出される正弦波の周波数は僅かに上昇して、第８図
の５ＩＮ２の場所に移動する。このようにして、ＰＣＫ
の遅れ位相は解消される。この場合でも５ＩＮ２はＬＰ
Ｆの通過帯域内なので滑らかでジッタの少ない正弦波が
得られる。ＰＣＫの位相が逆にＲＸに対して進んでいる
場合は、５ＩＮ２はＳ工Ｎ１よりも低い位置に現れて、
ＰＣＫの進み位相は解消される。
波形発生器６の出力波形としては正弦波に限るものでは
ない。第９図に示すようにハンチングを施した折り返し
雑音部分が平滑フィルタ８で充分抑圧されればよい。そ
のためには基準クロックＭＣＫの周波数と平滑フィルタ
の周波数特性を第９図のような関係になるように設定す
ればよい。
ない。第９図に示すようにハンチングを施した折り返し
雑音部分が平滑フィルタ８で充分抑圧されればよい。そ
のためには基準クロックＭＣＫの周波数と平滑フィルタ
の周波数特性を第９図のような関係になるように設定す
ればよい。
更に、平滑フィルタの出力波形はそのままでは、位相比
較器での位相の比軟動作に支障をきたす場合があるので
、波形整形器９で２値の波形に変換する。波形整形器と
しては、例えば第１０図の物が使用できる。第１０図ａ
に於て９０１はコンデンサであり、９０２は抵抗素子で
あり、９０３及び９０４は工Ｎｖゲートである。コンデ
ンサ９０１で直流成分を遮断し、ＩＮＶゲート９０３お
よび９０４で増幅している。第１０図すに於て９０６は
電圧比較器であり、９０８及び９０７は抵抗素子である
。電圧比較器９０５は、電源電圧を抵抗素子９０６及び
９０７で分圧して得た基準電圧よりも平滑フィルタ８か
らの信号電圧が高い時、高レベルを出力し、平滑フィル
タ８からの信号電圧が低い時、低レベルを出力する。第
１１図に波形整形器９の効果を示す。第１１図ａは波形
整形器９への入力信号、第１１図すは波形整形器９から
の出力信号である。入力信号の基準レベルを越える部分
は高レベル（＋５ボルト）、基準レベルより低い部分は
低レベル（０ポルト）となる。
較器での位相の比軟動作に支障をきたす場合があるので
、波形整形器９で２値の波形に変換する。波形整形器と
しては、例えば第１０図の物が使用できる。第１０図ａ
に於て９０１はコンデンサであり、９０２は抵抗素子で
あり、９０３及び９０４は工Ｎｖゲートである。コンデ
ンサ９０１で直流成分を遮断し、ＩＮＶゲート９０３お
よび９０４で増幅している。第１０図すに於て９０６は
電圧比較器であり、９０８及び９０７は抵抗素子である
。電圧比較器９０５は、電源電圧を抵抗素子９０６及び
９０７で分圧して得た基準電圧よりも平滑フィルタ８か
らの信号電圧が高い時、高レベルを出力し、平滑フィル
タ８からの信号電圧が低い時、低レベルを出力する。第
１１図に波形整形器９の効果を示す。第１１図ａは波形
整形器９への入力信号、第１１図すは波形整形器９から
の出力信号である。入力信号の基準レベルを越える部分
は高レベル（＋５ボルト）、基準レベルより低い部分は
低レベル（０ポルト）となる。
このようにして、得られた矩形波の再生クロックＰＣＫ
は再び位相比較器１に帰還される。
は再び位相比較器１に帰還される。
発明の効果
以上の様に本発明は、可変発振器を、積分器の出力制御
信号に応じた差分位相値を出力する差分位相生成器と、
基準クロック発生器と、差分位相値を基準クロックに応
じて累算する位相累算器と、位相累算器の累算出力に応
じて波形を発生する波形発生器と、波形発生器の出力を
アナログ波形に変換するディジタル／アナログ変換器（
以下Ｄ／Ａ変換器と略す）と、Ｄ／Ａ変換器の出力波形
を平滑化する平滑フィルタとで構成しているのでＰＬＬ
の主要構成要素である可変発振器を安定性に優れたディ
ジタル回路で構成しながら、ジッタの非常に少ない再生
クロックを得ることができる。さらに積分器をアナログ
回路で構成し、発振周波数の制御電圧をＡ／Ｄ変換器で
再びディジタルデータにすることでディジタル回路の簡
略化も図っている。さらにディジタルデータ化された制
御電圧ＶＦＣをアドレスとしてＲＯＭに記憶された差分
位相値を読み出すので、ＲＯＭの内容を書き変えること
でＶＦＣとΔωとの関係を任意に定められ、可変発振器
の発振周波数の変調感度に自由に設定できる。更に可変
発振器には波形整形器を含むため正確な位相動１作を行
なわせることができる。
信号に応じた差分位相値を出力する差分位相生成器と、
基準クロック発生器と、差分位相値を基準クロックに応
じて累算する位相累算器と、位相累算器の累算出力に応
じて波形を発生する波形発生器と、波形発生器の出力を
アナログ波形に変換するディジタル／アナログ変換器（
以下Ｄ／Ａ変換器と略す）と、Ｄ／Ａ変換器の出力波形
を平滑化する平滑フィルタとで構成しているのでＰＬＬ
の主要構成要素である可変発振器を安定性に優れたディ
ジタル回路で構成しながら、ジッタの非常に少ない再生
クロックを得ることができる。さらに積分器をアナログ
回路で構成し、発振周波数の制御電圧をＡ／Ｄ変換器で
再びディジタルデータにすることでディジタル回路の簡
略化も図っている。さらにディジタルデータ化された制
御電圧ＶＦＣをアドレスとしてＲＯＭに記憶された差分
位相値を読み出すので、ＲＯＭの内容を書き変えること
でＶＦＣとΔωとの関係を任意に定められ、可変発振器
の発振周波数の変調感度に自由に設定できる。更に可変
発振器には波形整形器を含むため正確な位相動１作を行
なわせることができる。
尚、波形発生器としてはＲＯＭばかシでなく、他の記憶
手段や関数発生回路も用いることができる。
手段や関数発生回路も用いることができる。
第１図は本発明の一実施例における位相同期回路のブロ
ック図、第２図は従来の位相同期回路のブロック図、第
３図は位相比較器１．積分器２及び差分位相発生器３の
構成を示すブロック図、第４図は位相比較器１の動作説
明に用いた波形図、第６図はＲＯＭ３０２の特性図、第
６図は位相累算器４の動作説明に用いた特性図、第７図
は波形発生器６の特性図、第８図及び第９図はＤ／Ａ変
換器７の出力波形と平滑フィルり８の周波数領域位相生
成器、４・・・・・・位相累算器、６・・・・・・基準
クロック発生器、６・・・・・・波形発生器、７・・・
・・・Ｄ／Ａ変換器、８・・・・・・平滑フィルタ、９
・・・・・・波形整形器、１ｏ・・・・・・可変発振器
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名信 （ｃン 図 ＥＦ 第 図 θθθθ ＲＯＭアドンス ＦＦＦ 第 図 第 図 屓λ敦 簗 図 ＋、ｌ＞ 図 徨硝Ｗ 第１０図 ：１１図
ック図、第２図は従来の位相同期回路のブロック図、第
３図は位相比較器１．積分器２及び差分位相発生器３の
構成を示すブロック図、第４図は位相比較器１の動作説
明に用いた波形図、第６図はＲＯＭ３０２の特性図、第
６図は位相累算器４の動作説明に用いた特性図、第７図
は波形発生器６の特性図、第８図及び第９図はＤ／Ａ変
換器７の出力波形と平滑フィルり８の周波数領域位相生
成器、４・・・・・・位相累算器、６・・・・・・基準
クロック発生器、６・・・・・・波形発生器、７・・・
・・・Ｄ／Ａ変換器、８・・・・・・平滑フィルタ、９
・・・・・・波形整形器、１ｏ・・・・・・可変発振器
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名信 （ｃン 図 ＥＦ 第 図 θθθθ ＲＯＭアドンス ＦＦＦ 第 図 第 図 屓λ敦 簗 図 ＋、ｌ＞ 図 徨硝Ｗ 第１０図 ：１１図
Claims (3)
- （１）位相比較器と、前記位相比較器の出力を積分して
制御信号を生成する積分器と、前記制御信号に応じて発
振周波数を変化させる可変発振器とを有し、前記可変発
振器が、 （ａ）前記積分器の出力制御信号に応じた差分位相値を
出力する差分位相生成器と、 （ｂ）基準クロック発生器と、 （ｃ）前記差分位相値を前記基準クロックに応じて累算
する位相累算器と、 （ｄ）前記位相累算器の累算出力に応じて波形を発生す
る波形発生器と、 （ｅ）前記波形発生器の出力をアナログ波形に変換する
ディジタル／アナログ変換器と、（ｆ）前記ディジタル
／アナログ変換器の出力波形を平滑化する平滑フィルタ
とで構成したことを特徴とする位相同期回路。 - （２）可変発振器は、更に平滑フィルタの出力を、所定
の振幅値を越えるか否かで高レベル又は低レベルの２値
波形に変換する波形整形器を含むことを特徴とする特許
請求の範囲第１項記載の位相同期回路。 - （３）差分位相生成器は、積分器からのアナログ制御信
号をディジタルデータに変換するアナログ／ディジタル
変換器を有し、前記アナログ／ディジタル変換器の出力
に応じた差分位相を出力する様にした特許請求の範囲第
１項又は第２項記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140027A JPH023137A (ja) | 1988-06-07 | 1988-06-07 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140027A JPH023137A (ja) | 1988-06-07 | 1988-06-07 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023137A true JPH023137A (ja) | 1990-01-08 |
Family
ID=15259249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140027A Pending JPH023137A (ja) | 1988-06-07 | 1988-06-07 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023137A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0678172A (ja) * | 1992-08-28 | 1994-03-18 | Nec Corp | テレビジョン信号処理回路 |
| US6125089A (en) * | 1997-04-09 | 2000-09-26 | Ricoh Company, Ltd. | Recording timing control circuit for optical disk driving device |
| US6314151B1 (en) | 1997-10-08 | 2001-11-06 | Nec Corporation | Phase comparator operable at half frequency of input signal |
| JP2008236567A (ja) * | 2007-03-23 | 2008-10-02 | Nippon Telegr & Teleph Corp <Ntt> | デューティ検出回路 |
| JP2009253733A (ja) * | 2008-04-08 | 2009-10-29 | Nippon Dempa Kogyo Co Ltd | タイミングリカバリー回路 |
-
1988
- 1988-06-07 JP JP63140027A patent/JPH023137A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0678172A (ja) * | 1992-08-28 | 1994-03-18 | Nec Corp | テレビジョン信号処理回路 |
| US6125089A (en) * | 1997-04-09 | 2000-09-26 | Ricoh Company, Ltd. | Recording timing control circuit for optical disk driving device |
| US6314151B1 (en) | 1997-10-08 | 2001-11-06 | Nec Corporation | Phase comparator operable at half frequency of input signal |
| JP2008236567A (ja) * | 2007-03-23 | 2008-10-02 | Nippon Telegr & Teleph Corp <Ntt> | デューティ検出回路 |
| JP2009253733A (ja) * | 2008-04-08 | 2009-10-29 | Nippon Dempa Kogyo Co Ltd | タイミングリカバリー回路 |
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