SE516301C2 - N-fraktionell frekvenssyntes med restfelsrättning - Google Patents
N-fraktionell frekvenssyntes med restfelsrättningInfo
- Publication number
- SE516301C2 SE516301C2 SE9502329A SE9502329A SE516301C2 SE 516301 C2 SE516301 C2 SE 516301C2 SE 9502329 A SE9502329 A SE 9502329A SE 9502329 A SE9502329 A SE 9502329A SE 516301 C2 SE516301 C2 SE 516301C2
- Authority
- SE
- Sweden
- Prior art keywords
- signal
- divider
- frequency
- generating
- divided
- Prior art date
Links
- 238000012937 correction Methods 0.000 title claims description 33
- 230000015572 biosynthetic process Effects 0.000 title claims description 4
- 238000003786 synthesis reaction Methods 0.000 title claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 8
- 230000001419 dependent effect Effects 0.000 claims 2
- 238000001914 filtration Methods 0.000 claims 2
- 230000002194 synthesizing effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000032683 aging Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 241000490229 Eucephalus Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005194 fractionation Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B1/00—Details
- H03B1/04—Reducing undesired oscillations, e.g. harmonics
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
516 301 f* " " 2 fraktionell division använda mycket hög fraktionering, så att reststörningarna kommer att uppträda som ökat sid- bandsbrus i stället för som diskreta störningar.
Inget fraktionellt divisionssystem är perfekt så till vida att det kommer att finnas reststörningar vid frekvenssteglängden eller kraftigt ökat sidbandsbrus för det begränsande fallet som nämns ovan. Detta kommer att uppkomma pga att det fraktionella systemet skapar en nå- got slumpmässig sekvens för att flytta huvudslingdivide- raren så att medelfrekvensen blir korrekt. Därför inne- håller den fraktionella sekvensen den önskade frekvens- offset-informationen med en extra restbrusterm.
En ökning av antalet ackumulatorer och den hastighet med vilken ackumulatorerna arbetar kan reducera amplitu- den hos en restbruset och bryta störutsignalen vid en given offsetfrekvens. Slutligen kommer en punkt att nås vid vilken antalet ackumulatorer och deras arbetshastig- het inte kan ökas ytterligare pga hastighetsbegränsningar eller begränsningar hos divideraren. Därför kommer varje system att nå en gräns för störprestanda även med ett fraktionellt divisionsschema.
I vissa system kommer denna störgräns inte att vara acceptabel. Dessa reststörningar kan reduceras ytterli- gare genom att man använder en D/A-omvandlare för att om- vandla någon kombination av ackumulatorernas innehåll till analog form och därefter matar denna analoga signal till slingfiltret via en kopplingskondensator. Ett sådant system visas för ett enkelt fall med en ackumulator i fig 1.
Ett sådant restfelrättningssystem är inte så väl lämpat för integrerad kretsutformning eftersom valet av kondensatorn kommer att vara kritisk, och även om ett noggrant kapacitansvärde skulle kunna nås så skulle den resulterande kretsen inte kunna upprätthålla den nödvän- diga balansen mellan dividerarens styrport och restfel- rättningsporten pga temperaturberoende, tillverknings- toleranser och åldring. 516 301 3 Därför skulle det vara fördelaktigt att åstadkomma ett restfelrättningsförfarande för N-fraktionell syntes som kan realiseras i form av en integrerad krets och som är tolerant för variationer i temperatur, tillverknings- tolerans och åldring. Dessutom skulle det vara fördel- aktigt för restfelrättningsförfarandet att förbättra störprestanda för antalet ackumulatorer och hastigheten med vilken de arbetar.
Beskrivning av ritningarna Fig 1 visar ett blockschema över en N-fraktionell frekvenssyntetisator, som använder en känd teknik för restfelrättning.
Fig 2 visar ett blockschema över en radiotelefon som kan använda föreliggande uppfinning.
Fig 3 visar mer detaljerat, i blockschemaform en ra- diotelefon i enlighet med föreliggande uppfinning.
Fig 4 visar ett blockschema över en frekvenssynte- tiserare i enlighet med föreliggande uppfinning.
Fig 5 visar ett blockschema över en frekvenssynteti- serare i enlighet med föreliggande uppfinning.
Fig 6 visar detaljerat, i blockschemaform en ladd- ningspump, som vanligen benämnes modulator, i enlighet med föreliggande uppfinning.
Beskrivning av en föredragen utföringsform Den föredragna utföringsformen av föreliggande upp- finning används i en frekvenssyntetiserare i vilket en utsignal fràn en variabel oscillator matas till en digi- tal dividerare. Den digitala divideraren har ett digitalt delningsförhàllande. Den digitala dividerarens utgång ma- tar en insignal till ett fasjämförelsenät. Den andra in- signalen till fasjämförelsenätet tillförs från en refe- rensoscillator. Fasjämförelsenätets utsignal filtreras för avlägsnande av starka bruskomponenter och matas där- efter till en styringàng till den variabla oscillatorn.
Styringàngen är sådan att den variabla oscillatorns ut- signalsfrekvens kommer att ställa in sig själv så att den 516 301 A' " 4 blir lika med referensoscillatorns frekvens gånger det digitala delningsförhállandet.
Den digitala dividerarens delningsförhàllande varie- ras med tiden av ett N-fraktionellt divisionssystem med flera ackumulatorer så att det effektiva delningsförhàl- landet kan varieras i icke-heltalssteg. Delningsförhål- landet programmeras därefter för att realisera den öns- kade kanalfrekvensen, den önskade lmodulationsvågformen och vilken som helst automatisk frekvenskorrektions- offset.
Pga den tidsvarierande delningsfrekvensen som till- förs den digitala divideraren kommer det att bli en reststörnivå i utsignalen från syntetiseraren. Reststör- nivån reduceras ytterligare genom att man alstrar en andra digital sekvens baserat pâ det interna tillståndet hos det N-fraktionella divisionssystemet med flera acku- mulatorer och matar denna andra sekvens direkt till en laddningspumpkrets, eller modulator i fasdetektorn.
I teknik för integrerade kretsar kan förhållandet mellan två komponenter bestämmas med hög noggrannhet. Ab- solutvärdet hos en enskild komponent kommer emellertid att variera brett mellan enskilda partier av IC. Ett sådant system, såsom den kända tekniken i fig 1, kommer inte att låta sig integreras, eftersom kopplingskonden- satorns absoluta värde måste vara fast. Den häri be- skrivna frekvenssyntetiseraren främjar integration, ef- tersom restkorrektionstermens förstärkning i jämförelse med fasdetektorns förstärkning definieras av ett förhål- lande mellan resistorvärden (180, 181 i fig 6). Om ladd- ningspumpens grundläggande ström skulle öka (varvid fas- detektorns förstärkning ökar) pga tillverkningsavvikelser så skulle restkorrektionens ström öka proportionellt och skulle följaktligen ändå ge korrekt korrektionsnivà på laddningspumpens nya strömnivå.
Fig 2 är ett blockschema över en radiotelefon 101. I den föredragna utföringsformen är radiotelefonen 101 en radiotelefon som är utvecklad för att arbeta i ett cellu- 516 301 ó' lärt telefonsystem, såsom det cellulära radiotelefon- systemet ”Global System for Mobile Communications” (GSM), såsom en GSM-radiotelefon från Motorola Inc av modellen SLF177OB/PD.
Fig 3 är ett mer detaljerat blockschema över radio- telefonen 101. Radiotelefonen 101 innefattar en sändare 102, en mottagare 103, ett styrsystem 104, ett användar- gränssnitt 105 och en syntetiserare 107. Syntetiseraren 107 förser mottagaren 103 och sändaren 102 med signaler, vilka är avstämda till en önskad frekvens, för att möj- liggöra mottagning och sändning av data från ett använ- dargränssnitt 105 till en på avstånd belägen sändtagare i radiokommunikationssystemet. Vidare förser syntetiseraren 107 användargränssnittet 105 och styrlogiken 104 med den nödvändiga klocksignalen för korrekt funktion hos de lo- gikkretsar som finns i dessa block.
Fig 4 visar ett blockschema över frekvenssyntetise- raren 107 som àskádliggörs i fig 3. Syntetiserarens ut- gång 15 är ansluten till en ingång till en programmerbar dividerare 108, och den programmerbara divideraren är i sin tur ansluten till en ingång till en fasdetektor 109.
En andra insignal till fasdetektorn 109 erhålls från en referensoscillator 116. En utsignal från fasdetektorn 109 är proportionell mot fasfelet mellan de två insignalerna.
Utsignalen från fasdetektorn 109 inmatas till en ladd- ningspump 110. Laddningspumpen 110 alstrar strömpulser vilka används för att ladda eller ladda ur ett slingfil- ter 113. Slingfiltret 113 alstrar en utspänning som an- vänds som en styrinsignal för en spänningsstyrd oscilla- tor 114. Slutligen används utsignalen frán den spännings- styrda oscillatorn 114 som syntetiserarutsignal 115, vilket gör den faslàsta slingan fullständig.
En programmeringsingång till den programmerbara di- videraren 108 drivs med en digital sekvens med bredden N3 bitar, vilken alstras av ett styrsystem 112 för fraktio- nell division. Den digitala sekvensen förser den program- merbara divideraren 108 med ett delningsförhållande som I 0 OOOOII 516 301 6 är ett decimaltal, och reducerar därigenom den minsta steglängden för syntetiserarens utsignal 115. Vidare ar- betar en generator 111, som alstrar en restkorrektion- sekvens, pà N1 interna bitar i styrsystemet 112 för frak- tionell division för att skapa en digital sekvens som re- presenterar brustermerna i den digitala sekvensen. Utsig- nalen med N2 bitar från generatorn 111 tillförs därefter direkt till laddningspumpen 110. De N2 bitarna orsakar en modulering av ström mot tid för att undertrycka de rest- brustermer som alstras av styrsystemet 112.
Termerna Nl, N2 och N3 är ett notationssätt som an- vänds för att representera tre digitala sekvenser som har tre olika bitbredder. I den föredragna utföringsformen gäller N1=4 bitar, N2=8 bitar och N3=8 bitar. fika talen representerar inte någon betydande del av upp- De speci- finningen och kan variera beroende pà implementeringen av uppfinningen i ett visst system.
Fig 5 visar ett detaljerat blockschema över en sär- skild implementering av frekvenssyntetiseraren 107. Det flerackumulatorsystem som används i frekvenssyntetisera- ren i den föredragna utföringsformen beskrivs i det ame- rikanska patentet nr 5 166 642. Detta system kan emeller- tid bytas ut mot vilket som helst annat likvärdigt fle- rackumulatorsystem som ger samma matematiska resultat.
Data 120, som motsvarar frekvensoffset, matas till den första ackumulatorn 121. Varje ackumulator efter den första matas med innehållet i ackumulatorn av närmast lägre ordning. På detta sätt utför varje ackumulator en digital integration av innehållet i ackumulatorn med när- mast lägre ordning, där den första ackumulatorn 121 utför en digital integrering av indata 120. Följaktligen utför den andra ackumulatorn 122 en dubbelintegral pà indata 120, den tredje ackumulatorn 123 utför en trippelintegral på indata 120 och den fjärde ackumulatorn 124 utför en kvadruppelintegral på indata 120.
Utsignalen från varje ackumulator är överförings- siffran eller spillet. Dessa utsignaler representerar ',s1e 301 7 frekvensoffsetdata 120 och integraler därav. Ett digi- talt, deriverande nät bestående av ett fördröjnings- element 125 och en adderare 126 är anslutet till den fjärde ackumulatorns 124 utgång för överföringssiffran.
Utsignalen fràn detta deriverande nät kaskadkopplas via ytterligare tvâ digitala, deriverande nät vilka är sam- mansatta av fördröjningselement 130 och 137 samt adderare 131 och 138. Nettoeffekten är att utsignalen fràn den fjärde ackumulatorn 124 efter att ha passerat genom de tre digitala, deriverande näten är en korrektion av högre ordning av nämna frekvensoffset och kan adderas till ut- signalen från den första ackumulatorn 121 i adderaren 138. Överföringsutsignalerna frán den andra ackumulatorn 122 och den tredje ackumulatorn 123 tillförs i den digi- tala, deriverande kaskadkopplingen i en lämplig punkt så att dessa överföringsutsignaler också ger korrektioner av högre ordning av nämnda frekvensoffset. Flera ytterligare fördröjningselement läggs till i denna struktur för att säkerställa att sekvenserna av överföringsutsignaler in- riktas korrekt och att adderarna som används i det digi- tala, deriverande nätet isoleras från varandra så att de adderarfördröjningarna inte adderas och minskar arbetets maximala frekvens. Samtliga digitala, deriverande nät och tillhörande fördröjningselement benämnes kollektivt ett digitalt, deriverande system 200.
Utsignalen från det digitala, deriverande systemet 200 adderas till den programmerbara dividerarens fre- kvensdata i en adderare 146. Den resulterande N3-bits- datasekvensen tillförs den programmerbara divideraren 148. Datasekvensen representerar nämnda önskade frekvens- offset och en restbrusterm.
I ett allmänt system av Nzte ordningen, såsom det ovan beskrivna, kan datasekvensutsignalen från styrsyste- met med fraktionell division härledas i en linjeriserad Z-transformmodell enligt: Do=z-2NnI+z-N(1-z-1)NQN 516 301 8' där DI är de inkommande frekvensoffsetdata 120 och QN är restbrustermen.
Innehållet i vilken som helst ackumulator kan här- ledas enligt: DI(x)=z-XDI-z-XQ1-z-(X-1)Q2-z-(X-2)Q3-_..-z'1Qx där X är ackumulatorns ordning.
Om innehållet i denna ackumulator subtraheras från innehållet i ackumulatorn av närmast lägre ordning så er- hålls följande term: DI(x)-z-1DI(x-1)=-z-lox Därför kan restfelstermen rekonstrueras i digital form genom att man subtraherar det fördröjda innehållet i ackumulatorn av näst högsta ordningen från innehållet i ackumulatorn av den högsta ordningen och differentierar resultatet N-1 gånger.
I fig 5 fördröjs de fyra näst signifikanta bitarna i ackumulatorn 123 av näst högsta ordningen en gång med ett fördröjningselement 155 och subtraheras därefter från de fyra mest signifikanta bitarna i ackumulatorn 124 av högsta ordningen i en adderare 156. Detta resulterar i en term som är lika med -z"1Q4 i adderarens 156 utgáng. För- dröjningselement 157, 158 och en adderare 159 bildar ett digitalt, deriverande nät. Utsignalen från adderaren 159 kommer att vara -z“2(l-z'1)Q4. Fördröjningselement 160, 161 och en adderare 162 bildar ett andra digitalt, deri- verande nät. Utsignalen från adderaren 162 kommer att vara -2“3(l-z"1)2Q4. Fördröjningselement 163, 164 och en adderare 165 bildar ett tredje digitalt, deriverande nät.
Utsignalen från adderaren 165 kommer att vara -z“4(1-z'1)3Q4. Slutligen skickas utsignalen från addera- 'ren 165 genom ett digitalt fördröjningselement 167, vil- ket ger resultatet -z“5(l-z'1)3Q4. Denna term kommer där- efter att matas till laddningspumpen 153 med en effektiv förstärkning Kø, rest . 0 o O 0000 OQOnII "516 sen <1 Vi återgår nu till den sekvens som tillförs divide- raren 148. Eftersom fasdetektorn 152 jämför fas och inte frekvens kommer utsignalen från divideraren 148 att in- tegreras effektivt när den passerar genom fasdetektorn 152. Således kan fastermen och fasdetektorns utsignal re- presenteras i Z-transformdomän som: -8 _2__Q|. K_ -4 _ -1 sKi (DO1-1_z_1 NL +Z (1 2 ) NLQ4 där: Kggär fasdetektorns omvandlingsförstärkning och NL är medelvärdet för divisionen (N*P+A+täljare/nämnare).
Ytterligare en fördröjning måste läggas till för att svara för fördröjningen från programmeringen av divide- raren 148 till dess att sänds till fasdetektorn 152. utsignalen från divideraren 148 - +z-5 (1-2-1) 3:-%Q4 Restbruskorrektionstermen från fördröjningselement 167 kan representeras i Z-transformdomän som: ®o2=-(z'5(1-z'1)3K@,rest)Q4 Om värdet pà Kgnrest väljs så att det är lika med fasdetektorns förstärkning divideras det med medelvärdet av slingdelningen så kan en perfekt undertryckning av vilken som helst brustermer uppnås.
Fig 6 visar ett detaljerat blockschema över ladd- ningspumpen 153 i enlighet med den föredragna utförings- formen av föreliggande uppfinning. Fackmannen på området kan byta ut laddningspumpen mot andra likvärdiga ladd- ningspumpar. Denna typ av laddningspump skulle användas tillsammans med en fasdetektor med dubbla tillstànd.
(Andra liknande kretsar kan definieras för fasdetektorer med tre tillstånd.) Strömkällan 169 är kontinuerligt tillslagen. Strömsänkaren 170 är tillslagen 50% av tiden när den fastlåsta slingan är lást och har en ström som är lika med två gånger strömkällans 169 ström. Detta resul- 516 301 terar i en ström i form av en fyrkantvág i utgàngen 168 med nettoladdningsöverföringen noll till slingfiltret när slingan är låst.
Till denna grundläggande struktur läggs en krets av typen ”R-2R-steget” i strömsänkarens 170 styrbana. Denna struktur skapar en ström i varje ”pinne i stegen” som är hälften av strömmen i närmast högre "pinne". Följaktligen kan ett binärt ord inmatas i en sådan struktur för att programmera en analog ström baserat på ett digitalt ord.
För schematisk representation styrs varje pinne i stegen av en inverterare 182, som leder strömmen in i pinnen ge- nom en av två grenar, som omkopplas av transmissionsgrin- dar 183. Var och en av inverterarna 182 styrs med en bit i den datasekvens som definieras av restkorrektions- sekvensgeneratorn 171 till 179. Den ena utgången från de två möjliga grenarna för pinnströmmarna läggs till ström- sänkaren 170. Den andra grenen läggs till jord via en transistor 184. Följaktligen modulerar insignalerna 171 till 179 strömnivàn hos strömsänkaren 170 och tillhanda- håller ett sätt att addera restfelrättningssignalen till fasdetektorns utsignal.
Restfelrättningens förstärkning måste vara lika med fasdetektorns förstärkning Kggdividerat med medelvärdet av delningsförhållandet för undertryckning. Fasdetektorns förstärkning är hg/2H, varvid den största utströmmen från stegstrukturen kommer att vara den laddningspump- ström som erfordras av den normala slingan dividerat med ZHNL. Hälften av denna ström måste dras från resistorn för nominell strömställning för strömsänkaren 170. Detta resulterar i de resistorvärden som är valda för resisto- rerna 180, 181 och 185.
Resistorn 185 skulle normalt vara lika med R/2, så att strömmen i strömsänkaren 170 (=2*VDN-VBE)/R) skulle bli dubbelt så stor som strömmen i strömsänkaren 169. I 5161501 ' *H restkorrektionsschemat, såsom det visas här, skickas en extra ström genom R-2R-stegstrukturen. När restfelet är nollställt kommer databitarna att vara 10000000. Den to- tala strömmen i stegen är då (VDN-VBE)/nNR. För att be- vara laddningspumpen 110 i samma skick som utan felrätt- ning måste denna ström dras från huvudströmgrenen så att summan av de två strömmarna åter blir lika med 2*(VDN- VBE)/R. Då gäller 2*(VDN-VBE)/R-(VDN-VBE)/nNR=(VDN-VBE)*(2/R-1/ENR). Ur detta och Ohms lag blir resistorn 185 R/(2-1/nN)).
Den minsta strömmen genom resistorstegen är 0, vil- ket motsvarar 00000000 eller maximal negativ korrektion.
Den största strömmen genom stegen är 2*(VDN-VBE)/nNR, vilket motsvarar 11111111 eller maximal positiv ström. Om restfelet är positivt så är en enhet 10000001, och om det är negativt så är en enhet 01111111. Följaktligen används den första biten (MSB) som teckenbit för strömkorrektio- Den.
Claims (10)
1. Frekvenssyntetiserare med en styrbar oscillator för alstring av en första signal med en första frekvens, k ä n n e t e c k n a d av ett organ för alstring av en dividerarsekvenssignal, varvid dividerarsekvenssignalen innehåller ett önskat värde och ett felvärde; ett organ för delning av frekvensen i den första signalen, varvid organet för delning är beroende av dividerarsekvenssigna- len och bildar en första dividerad signal; ett organ för detektering av fasen hos den dividerade signalen och alstring av en detekterad dividerad signal; ett organ för approximering av felet i den första dividerarsignalen pga felvärdet i dividerarsekvenssignalen, och för bildande av en första felrättningssignal; och ett organ för module- ring av den detekterade dividerade signalen med felrätt- ningssignalen och alstring av en modulerad signal som har reducerat restfel och för styrning av den styrbara oscil- latorn.
2. Frekvenssyntetiserare enligt patentkrav 1, k ä n n e t e c k n a d av ett organ för filtrering, som svar på organet för modulering, av den modulerade signa- len.
3. Frekvenssyntetiserare enligt patentkrav 1, k ä n n e tre c k n a d av att organet för alstring av en dividerarsekvenssignal vidare innefattar: ett organ för upptagning av en frekvensoffsetsignal; ett första or- gan för integrering av frekvensoffsetsignalen, för bil- dande av en första integrerad signal och en första över- föringssignal; ett andra organ för integrering av den första integrerade signalen för bildande av en andra in- tegrerad signal och en andra överföringssignal; ett förs- ta organ för derivering av den andra överföringssignalen, för bildande av en deriverad andra överföringssignal; ett organ för kombinering av den deriverade andra överfö- OIIIOI 10 15 20 25 30 35 516 301 "43 ringssignalen med den första överföringssignalen, för bildande av en första kombinerad signal; ett organ för derivering av den första kombinerade signalen, för bil- dande av en första derivad, kombinerad signal; och ett kombine- rade signalen med en frekvensdividerarsignal från en pro- organ för kombinering av den första deriverade, grammerbar dividerare för bildande av en dividerarsek- venssignal.
4. Frekvenssyntetiserare enligt patentkrav 3, k ä n n e t e c k n a d av att organet för approximering av felet vidare innefattar ett organ för kombinering av den första integrerade signalen med den andra integrerade signalen för bildande av en andra kombinerad signal; och ett organ för derivering av den andra kombinerade signa- len för bildande av den första felrättningssignalen.
5. N-fraktionell frekvenssyntetiserare som upptar en första signal för att välja utsignalsfrekvens hos en styrbar oscillator genom att dividera utsignalsfrekvensen med hjälp av en dividerare med variabel divisor, som styrs av en dividerarsekvenssignal från ett ackumulator- nät för alstring av en dividerad signal, varvid divide- rarsekvenssignalen innehåller ett önskat värde och ett felvärde, k ä n n e t e c k n a d av en felrättnings- signalgenerator för approximering av felet i dividerar- sekvenssignalen och alstring av en felrättningssignal; en fasdetektor, som är ansluten till utgången med den divi- derade signalen hos divideraren med variabel divisor, för detektering av fasen i den dividerade signalen och alst- ring av en detekterad, dividerad signal; en modulator, som är ansluten till utgången med den detekterade, divi- derade signalen hos fasdetektorn, för modulering av den detekterade, dividerade signalen med felrättningssignalen och alstring av en modulerad signal som har reducerat restfel; ett slingfilter, som är anslutet till utgången med den modulerade signalen hos modulatorn, för alstring . uuw. ~ nou- ~ u.. 10 15 20 25 30 35 51-6 301 /4 av en filtrerad signal; och en styrbar oscillator för upptagning av den filtrerade signalen och alstring av en utsignal med bestämd frekvens.
6. N-fraktionell frekvenssyntetisator k ä n n e - t e c k n a d av en styrbar oscillator, som utmatar en första signal med en första frekvens och som upptar en modulerad signal, för styrning av frekvensen hos den första signalen; ett ackumulatornät, som alstrar en divi- derarsekvenssignal, vilken dividerarsekvenssignal inne- håller ett önskat värde och ett felvärde; en dividerare, som har en signalingàng och en styringàng och en signal- utgàng, varvid den första signalen kopplas till dividera- rens signalingàng, dividerarsekvenssignalen kopplas till dividerarens styringàng för styrning av en dividerare med variabel divisor, och varvid divideraren med variabel di- visor är anordnad för delning av den första signalens frekvens och alstring av en första dividerad signal; en felrättningssignalgenerator för approximering av felet i dividerarsekvenssignalen och alstring av en felrättnings- signal; en fasdetektor, som är ansluten till utgången med den dividerade signalen hos divideraren med variabel di- visor, för detektering av fasen i den dividerade signalen och alstring av en detekterad, dividerad signal; och en modulator, som är ansluten till utgången med den detekte- rade dividerade signalen hos fasdetektorn, för modulering av den detekterade dividerade signalen med felrättnings- signalen och alstring av den modulerade signalen som har reducerat restfel.
7. Förfarande för frekvenssyntetisering, där fre- kvenssyntetiseraren har en styrbar oscillator för alst- ring av en första signal med en första frekvens, k ä n - n e t e c k n a t av stegen att alstra en dividerarsek- venssignal, vilken dividerarsekvenssignal innehåller ett önskat värde och ett felvärde; dividera den första signa- lens frekvens, varvid steget att dividera är beroende av nv~ ...nu .u 10 15 20 25 30 5116 301 /5 dividerarsekvenssignalen och bildar en första dividerad signal; detektera den dividerade signalens fas och alstra en detekterad, dividerad signal; approximera felet i den första dividerade signalen pga felvärdet i dividerarsek- venssignalen och bilda en första felrättningssignal; och modulera den detekterade, dividerade signalen med fel- rättningssignalen och alstra en modulerad signal som har reducerat restfel för styrning av den styrbara oscilla- torn.
8. Förfarande för frekvenssyntetisering enligt pa- tentkrav 7, k ä n n e t e c k n a t av att filtrera den modulerade signalen, som svar på moduleringssteget.
9. Förfarande för frekvenssyntetisering enligt pa- tentkrav 7, k ä n n e t e c k n a t av att steget att alstra en dividerarsekvenssignal vidare innefattar stegen att uppta en frekvensoffsetsignal; integrera frekvensoff- setsignalen för bildande av en första integrerad signal och en första utföringssignal; integrera den första in- tegrerade signalen för bildande av en andra integrerad signal och en andra överföringssignal; derivera den andra överföringssignalen för bildande av en deriverad andra överföringssignal; kombinera den deriverade andra över- föringssignalen med den första överföringssignalen för bildande av en första kombinerad signal; derivera den första kombinerade signalen för bildande av en första de- riverad kombinerad signal; och kombinera den första deri- verade kombinerade signalen med en frekvensdelarsignal från en programmerbar dividerare, för bildande av en di- viderarsekvenssignal.
10. Förfarande för frekvenssyntetisering enligt pa- av att steget att tentkrav 9, k ä n n e't e c k n a t approximera felet vidare innefattar kombinering av den 515 301 /6 nous-c första integrerade signalen med den andra integrerade signalen för bildande av en andra kombinerad signal; och derivering av den andra kombinerade signalen för bildande av den första felrättningssignalen.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/146,257 US5495206A (en) | 1993-10-29 | 1993-10-29 | Fractional N frequency synthesis with residual error correction and method thereof |
PCT/US1994/010446 WO1995012243A1 (en) | 1993-10-29 | 1994-09-16 | Fractional-n frequency synthesis with residual error correction |
Publications (3)
Publication Number | Publication Date |
---|---|
SE9502329D0 SE9502329D0 (sv) | 1995-06-28 |
SE9502329L SE9502329L (sv) | 1995-08-29 |
SE516301C2 true SE516301C2 (sv) | 2001-12-17 |
Family
ID=22516544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SE9502329A SE516301C2 (sv) | 1993-10-29 | 1995-06-28 | N-fraktionell frekvenssyntes med restfelsrättning |
Country Status (15)
Country | Link |
---|---|
US (1) | US5495206A (sv) |
JP (1) | JP3089485B2 (sv) |
KR (1) | KR0153180B1 (sv) |
CN (1) | CN1052353C (sv) |
AU (1) | AU7874194A (sv) |
BR (1) | BR9405979A (sv) |
CA (1) | CA2150549C (sv) |
DE (2) | DE4498263C2 (sv) |
FR (1) | FR2715012B1 (sv) |
GB (1) | GB2289173B (sv) |
RU (1) | RU2134930C1 (sv) |
SE (1) | SE516301C2 (sv) |
SG (1) | SG46701A1 (sv) |
WO (1) | WO1995012243A1 (sv) |
ZA (1) | ZA947835B (sv) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3319677B2 (ja) * | 1995-08-08 | 2002-09-03 | 三菱電機株式会社 | 周波数シンセサイザ |
US5722052A (en) * | 1996-02-28 | 1998-02-24 | Motorola, Inc. | Switching current mirror for a phase locked loop frequency synthesizer and communication device using same |
US6094100A (en) * | 1996-05-20 | 2000-07-25 | Sony Corporation | PLL synthesizer apparatus |
JPH09312567A (ja) * | 1996-05-20 | 1997-12-02 | Sony Corp | Pll周波数シンセサイザの制御回路 |
US6249155B1 (en) | 1997-01-21 | 2001-06-19 | The Connor Winfield Corporation | Frequency correction circuit for a periodic source such as a crystal oscillator |
JP3923150B2 (ja) | 1997-10-16 | 2007-05-30 | 日本テキサス・インスツルメンツ株式会社 | 周波数シンセサイザ |
US6141394A (en) * | 1997-12-22 | 2000-10-31 | Philips Electronics North America Corporation | Fractional-N frequency synthesizer with jitter compensation |
EP0940922B1 (en) * | 1998-03-03 | 2002-12-04 | Motorola Semiconducteurs S.A. | Frequency synthesiser |
CA2233831A1 (en) | 1998-03-31 | 1999-09-30 | Tom Riley | Digital-sigma fractional-n synthesizer |
DE19840241C1 (de) | 1998-09-03 | 2000-03-23 | Siemens Ag | Digitaler PLL (Phase Locked Loop)-Frequenzsynthesizer |
US6442381B1 (en) * | 1998-10-30 | 2002-08-27 | Echelon Corporation | Method and apparatus for defining and generating local oscillator signals for down converter |
US6327319B1 (en) * | 1998-11-06 | 2001-12-04 | Motorola, Inc. | Phase detector with frequency steering |
US6624761B2 (en) * | 1998-12-11 | 2003-09-23 | Realtime Data, Llc | Content independent data compression method and system |
US6130561A (en) * | 1998-12-28 | 2000-10-10 | Philips Electronics North America Corporation | Method and apparatus for performing fractional division charge compensation in a frequency synthesizer |
US6157232A (en) * | 1999-03-18 | 2000-12-05 | Nec Corporation | Local clock generator |
US6434707B1 (en) | 1999-06-07 | 2002-08-13 | Motorola, Inc. | Low phase jitter clock signal generation circuit |
US6366174B1 (en) | 2000-02-21 | 2002-04-02 | Lexmark International, Inc. | Method and apparatus for providing a clock generation circuit for digitally controlled frequency or spread spectrum clocking |
US6747987B1 (en) | 2000-02-29 | 2004-06-08 | Motorola, Inc. | Transmit modulation circuit and method of operating a transmitter |
US6564039B1 (en) | 2000-02-29 | 2003-05-13 | Motorola, Inc. | Frequency generation circuit and method of operating a tranceiver |
FR2807587B1 (fr) * | 2000-04-11 | 2002-06-28 | Thomson Csf | Synthetiseur fractionnaire comportant une compensation de la gigue de phase |
US6785527B2 (en) | 2001-04-02 | 2004-08-31 | Tektronix, Inc. | Conversion spur avoidance in a multi-conversion radio frequency receiver |
US6448831B1 (en) | 2001-06-12 | 2002-09-10 | Rf Micro Devices, Inc. | True single-phase flip-flop |
US6779010B2 (en) | 2001-06-12 | 2004-08-17 | Rf Micro Devices, Inc. | Accumulator with programmable full-scale range |
US6385276B1 (en) | 2001-06-12 | 2002-05-07 | Rf Micro Devices, Inc. | Dual-modulus prescaler |
US6693468B2 (en) | 2001-06-12 | 2004-02-17 | Rf Micro Devices, Inc. | Fractional-N synthesizer with improved noise performance |
US7003049B2 (en) * | 2001-06-12 | 2006-02-21 | Rf Micro Devices, Inc. | Fractional-N digital modulation with analog IQ interface |
US6658043B2 (en) * | 2001-10-26 | 2003-12-02 | Lexmark International, Inc. | Method and apparatus for providing multiple spread spectrum clock generator circuits with overlapping output frequencies |
US6600378B1 (en) | 2002-01-18 | 2003-07-29 | Nokia Corporation | Fractional-N frequency synthesizer with sine wave generator |
CA2480258C (en) * | 2002-03-28 | 2013-08-20 | Kaben Research Inc. | Phase error cancellation circuit and method for fractional frequency dividers and circuits incorporating same |
US7158603B2 (en) * | 2002-12-26 | 2007-01-02 | Freescale Semiconductor, Inc. | Method and apparatus for compensating deviation variances in a 2-level FSK FM transmitter |
DE60302543D1 (de) * | 2003-03-14 | 2006-01-05 | St Microelectronics Srl | Fraktional-Phasenregelschleife |
US7324795B2 (en) * | 2003-09-23 | 2008-01-29 | Nokia Corporation | Method of controlling phase locked loop in mobile station, and mobile station |
ATE365397T1 (de) * | 2004-01-30 | 2007-07-15 | Freescale Semiconductor Inc | Doppelzugriffsmodulator mit einem frequenzsynthetisierer |
KR100666479B1 (ko) | 2004-08-30 | 2007-01-09 | 삼성전자주식회사 | 시그마 델타 변조기를 공유하는 수신 및 송신 채널 분수분주 위상 고정 루프를 포함한 주파수 합성기 및 그 동작방법 |
US7512205B1 (en) * | 2005-03-01 | 2009-03-31 | Network Equipment Technologies, Inc. | Baud rate generation using phase lock loops |
KR100801034B1 (ko) * | 2006-02-07 | 2008-02-04 | 삼성전자주식회사 | 지연된 클럭 신호들을 이용하여 시그마-델타 변조시노이즈을 줄이는 방법과 이를 이용한 프랙셔널 분주 방식의위상고정루프 |
WO2007109743A2 (en) * | 2006-03-21 | 2007-09-27 | Multigig Inc. | Frequency divider |
CN102439844B (zh) * | 2010-08-06 | 2015-02-11 | 松下电器产业株式会社 | 振荡器 |
US9197403B2 (en) | 2012-07-20 | 2015-11-24 | Freescale Semiconductor, Inc. | Calibration arrangement for frequency synthesizers |
RU2504891C1 (ru) * | 2012-11-27 | 2014-01-20 | Закрытое акционерное общество "Научно-производственный центр "Алмаз-Фазотрон" | Способ генерации выходной частоты цифрового синтезатора прямого синтеза |
RU2623892C1 (ru) * | 2016-03-09 | 2017-06-29 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Военно-космическая академия имени А.Ф. Можайского" Министерства обороны Российской Федерации | Способ передачи фазы опорного генератора по фидеру произвольной длины |
US10965297B1 (en) * | 2020-03-03 | 2021-03-30 | Samsung Electronics Co., Ltd | Sigma-delta modulation quantization error reduction technique for fractional-N phase-locked loop (PLL) |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1444860A (en) * | 1974-12-12 | 1976-08-04 | Mullard Ltd | Frequency synthesiser |
GB1560233A (en) * | 1977-02-02 | 1980-01-30 | Marconi Co Ltd | Frequency synthesisers |
GB2026268B (en) * | 1978-07-22 | 1982-07-28 | Racal Communcations Equipment | Frequency synthesizers |
DE3015484A1 (de) * | 1980-04-22 | 1981-10-29 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur frequenzstabilisierung eines hochfrequenten freischwingenden oszillators |
GB2140232B (en) * | 1983-05-17 | 1986-10-29 | Marconi Instruments Ltd | Frequency synthesisers |
FR2557401B1 (fr) * | 1983-12-27 | 1986-01-24 | Thomson Csf | Synthetiseur de frequences a division fractionnaire, a faible gigue de phase et utilisation de ce synthetiseur |
US4573023A (en) * | 1984-08-07 | 1986-02-25 | John Fluke Mfg. Co., Inc. | Multiple-multiple modulus prescaler for a phase-locked loop |
GB2173659B (en) * | 1985-02-06 | 1988-06-08 | Plessey Co Plc | Frequency synthesisers |
WO1986005045A1 (en) * | 1985-02-21 | 1986-08-28 | Plessey Overseas Limited | Improvement in or relating to synthesisers |
GB2172760B (en) * | 1985-02-21 | 1988-05-18 | Plessey Co Plc | Fractional-n frequency |
US4815018A (en) * | 1985-12-24 | 1989-03-21 | Hughes Aircraft Company | Spurless fractional divider direct digital frequency synthesizer and method |
US4743867A (en) * | 1987-08-03 | 1988-05-10 | Motorola, Inc. | Compensation circuitry for dual port phase-locked loops |
US4810977A (en) * | 1987-12-22 | 1989-03-07 | Hewlett-Packard Company | Frequency modulation in phase-locked loops |
GB2214012B (en) * | 1987-12-23 | 1992-01-22 | Marconi Instruments Ltd | Frequency or phase modulation |
GB2217535B (en) * | 1988-04-15 | 1992-12-16 | Racal Res Ltd | Digital circuit arrangement |
AU617455B2 (en) * | 1988-05-06 | 1991-11-28 | Alcatel N.V. | A digital frequency synthesizer |
US4816774A (en) * | 1988-06-03 | 1989-03-28 | Motorola, Inc. | Frequency synthesizer with spur compensation |
GB2228840B (en) * | 1989-03-04 | 1993-02-10 | Racal Dana Instr Ltd | Frequency synthesisers |
GB8907316D0 (en) * | 1989-03-31 | 1989-09-13 | Plessey Co Plc | Fractional'n'synthesisers |
CA2003428C (en) * | 1989-11-21 | 1999-12-14 | Thomas Atkin Denning Riley | Frequency synthesizer |
GB2238434B (en) * | 1989-11-22 | 1994-03-16 | Stc Plc | Frequency synthesiser |
CA2019297A1 (en) * | 1990-01-23 | 1991-07-23 | Brian M. Miller | Multiple-modulator fractional-n divider |
US5055802A (en) * | 1990-04-30 | 1991-10-08 | Motorola, Inc. | Multiaccumulator sigma-delta fractional-n synthesis |
US5093632A (en) * | 1990-08-31 | 1992-03-03 | Motorola, Inc. | Latched accumulator fractional n synthesis with residual error reduction |
US5166642A (en) * | 1992-02-18 | 1992-11-24 | Motorola, Inc. | Multiple accumulator fractional N synthesis with series recombination |
US5256981A (en) * | 1992-02-27 | 1993-10-26 | Hughes Aircraft Company | Digital error corrected fractional-N synthesizer and method |
US5339050A (en) * | 1993-04-27 | 1994-08-16 | National Semiconductor Corp. | Frequency synthesizing phase lock loop with unvarying loop parameters |
-
1993
- 1993-10-29 US US08/146,257 patent/US5495206A/en not_active Expired - Lifetime
-
1994
- 1994-09-16 CN CN94190835A patent/CN1052353C/zh not_active Expired - Fee Related
- 1994-09-16 DE DE4498263A patent/DE4498263C2/de not_active Expired - Fee Related
- 1994-09-16 SG SG1996008738A patent/SG46701A1/en unknown
- 1994-09-16 GB GB9511969A patent/GB2289173B/en not_active Expired - Lifetime
- 1994-09-16 DE DE4498263T patent/DE4498263T1/de active Pending
- 1994-09-16 KR KR1019950702675A patent/KR0153180B1/ko not_active IP Right Cessation
- 1994-09-16 BR BR9405979A patent/BR9405979A/pt not_active Application Discontinuation
- 1994-09-16 RU RU95121757A patent/RU2134930C1/ru active
- 1994-09-16 AU AU78741/94A patent/AU7874194A/en not_active Abandoned
- 1994-09-16 WO PCT/US1994/010446 patent/WO1995012243A1/en active Application Filing
- 1994-09-16 JP JP07512617A patent/JP3089485B2/ja not_active Expired - Fee Related
- 1994-09-16 CA CA002150549A patent/CA2150549C/en not_active Expired - Fee Related
- 1994-10-06 ZA ZA947835A patent/ZA947835B/xx unknown
- 1994-10-21 FR FR9412603A patent/FR2715012B1/fr not_active Expired - Lifetime
-
1995
- 1995-06-28 SE SE9502329A patent/SE516301C2/sv not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
RU2134930C1 (ru) | 1999-08-20 |
GB2289173A (en) | 1995-11-08 |
GB2289173B (en) | 1998-12-16 |
KR0153180B1 (ko) | 1998-12-15 |
CA2150549A1 (en) | 1995-05-04 |
ZA947835B (en) | 1995-05-18 |
SE9502329L (sv) | 1995-08-29 |
CA2150549C (en) | 1999-04-06 |
JPH08505993A (ja) | 1996-06-25 |
DE4498263T1 (de) | 1996-01-11 |
WO1995012243A1 (en) | 1995-05-04 |
FR2715012B1 (fr) | 1998-06-12 |
BR9405979A (pt) | 1996-01-09 |
SE9502329D0 (sv) | 1995-06-28 |
FR2715012A1 (fr) | 1995-07-13 |
US5495206A (en) | 1996-02-27 |
JP3089485B2 (ja) | 2000-09-18 |
CN1052353C (zh) | 2000-05-10 |
AU7874194A (en) | 1995-05-22 |
GB9511969D0 (en) | 1995-09-06 |
KR960700556A (ko) | 1996-01-20 |
SG46701A1 (en) | 1998-02-20 |
CN1116017A (zh) | 1996-01-31 |
DE4498263C2 (de) | 2003-02-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SE516301C2 (sv) | N-fraktionell frekvenssyntes med restfelsrättning | |
US6693468B2 (en) | Fractional-N synthesizer with improved noise performance | |
WO2004088846A1 (en) | Method and system of jitter compensation | |
US6998928B2 (en) | Digital pulse width modulation | |
KR20050010954A (ko) | 분수 분주형 주파수 합성기내의 디지털 델타-시그마 변조기 | |
WO2003041276A2 (en) | Cascaded delay locked loop circuit | |
JP2985489B2 (ja) | 位相同期ループ | |
EP0758468A1 (en) | Digital frequency synthesizer | |
US6779010B2 (en) | Accumulator with programmable full-scale range | |
US5892407A (en) | Phase-locked loop synthesizer | |
EP1371167B1 (en) | Fractional-n frequency synthesizer with fractional compensation method | |
JP3611589B2 (ja) | フラクショナルn分周器 | |
EP1458099B1 (en) | A phase-locked loop circuit with switched-capacitor conditioning of the control current | |
CN105634443A (zh) | 时钟产生装置与其小数分频器 | |
JP2002185320A (ja) | 周波数シンセサイザおよび低雑音周波数合成方法 | |
JP2001237709A (ja) | 周波数シンセサイザ装置、通信装置、周波数変調装置及び周波数変調方法 | |
AU612297B2 (en) | Voltage controlled oscillator | |
US7071787B2 (en) | Method and apparatus for the reduction of phase noise | |
EP1518323A1 (en) | Phase-locked loop with incremental phase detectors and a converter for combining a logical operation with a digital to analog conversion | |
US20240223201A1 (en) | Digital-to-time converter calibration | |
Fitzgibbon et al. | A nested digital delta-sigma modulator architecture for fractional-N frequency synthesis | |
JPH0766726A (ja) | D/a変換装置 | |
CN115473527A (zh) | 一种基于多级量化噪声补偿的分数采样锁相环 | |
RU2119238C1 (ru) | Синтезатор частот | |
CA2371083A1 (en) | Nested modulator arrangement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
NUG | Patent has lapsed |