DE4498263C2 - Fraktionale N Frequenz Synthese mit Restfehlerkorrektur und Verfahren hierzu - Google Patents

Fraktionale N Frequenz Synthese mit Restfehlerkorrektur und Verfahren hierzu

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Description

Die Erfindung bezieht sich auf eine Frequenzsynthese, die fraktionale Teilungstechniken verwendet.
Im allgemeinen enthalten Radiofrequenz (RF)-Kommunikati­ onssysteme mindestens zwei Kommunikationseinheiten. Jede Kom­ munikationseinheit besitzt einen Transceiver zum Senden und Empfangen von RF Signalen über eine Vielzahl von RF Kanälen. Jeder Transceiver enthält einen Frequenzsynthesizer zur Er­ zeugung von RF Signalen.
Bei der Frequenzsynthese ist es wünschenswert, das aus­ gewählte Frequenzsignal in kürzestmöglicher Zeit und mit mi­ nimalen Fehlsignalen zu erhalten. Die in Frage kommenden Fehlsignale sind gewöhnlich mit einem Phasendetektor verbun­ den und sie treten bei der Betriebsfrequenz des Phasendetek­ tors auf, die gleich ist dem Kanalabstand in einem nichtfrak­ tionalen phasenverriegelten Kreis. Daher muß die Bandbreite des phasenverriegelten Kreises klein sein im Verhältnis zum Kanalabstand, um die Fehlsignale möglichst klein zu halten. Eine Reduzierung der Bandbreite des Kreises erhöht die Zeit, die erforderlich ist, um die ausgewählte Frequenz zu erhal­ ten.
Fraktionale N Teilung kann diese Probleme überwinden, da sie es dem Phasendetektor gestattet, bei gleichem Kanalab­ stand mit einer viel höheren Frequenz zu arbeiten. Das ermög­ licht eine viel größere Bandbreite des phasenverriegelten Kreises und dadurch reduziert sich die erforderliche Zeit. Zwei Beispiele fraktionaler Teilungssysteme sind im US-Patent 5,093,632 mit dem Titel "Latched Accumulator Fractional N Synthesis with Residual Error Correction" von Hietala und anderen und im US-Patent 5,166,642 mit dem Titel "Multiple Ac­ cumulator Fractional N Synthesis with Series Recombination" von Hietala beschrieben. Im begrenzten Fall kann das fraktio­ nale Teilungsschema eine sehr große Fraktionalisierung ver­ wenden, so daß die Restfehler als erweitertes Seitenband­ rauschen erscheinen und nicht als einzelne Fehler.
Jedes fraktionale Teilungssystem oder Fraktionalteilungssystem ist nicht perfekt, da Restfehler beim Frequenzschrittabstand auftreten oder ein er­ höhtes Seitenbandrauschen im Fall der Begrenzung, wie das oben erwähnt wurde. Das kommt daher, daß das fraktionale Sy­ stem eine irgendwie zufällige Sequenz erzeugt, um den Haupt­ kreisteiler zu verändern, so daß die mittlere Frequenz kor­ rekt ist. Daher enthält die fraktionale Sequenz die ge­ wünschte Frequenzoffsetinformation mit zusätzlichen Re­ strauschtermen.
Eine Erhöhung der Zahl der Akkumulatoren und der Rate, bei der die Akkumulatoren arbeiten, kann die Amplitude des Restrauschens reduzieren und die fehlerhaften Ausgangssignale an einer vorgegebenen Offset-Frequenz abbrechen. Schließlich wird ein Punkt erreicht, an dem die Zahl der Akkumulatoren und ihre Betriebsrate aus Gründen der Geschwindigkeitsbe­ schränkung oder Beschränkungen des Teilers nicht mehr erhöht werden kann. Daher errreicht jedes System eine Grenze der Fehlfunktion, sogar wenn ein fraktionales Teilungsschema ver­ wendet wird.
In einigen Fällen kann die Fehlergrenze nicht akzeptiert werden. Diese Restfehler können weiter vermindert werden durch Verwendung eines D/A Wandlers, um einige Kombinationen der internen Inhalte der Akkumulatoren in eine analoge Form umzuwandeln und dieses Analogsignal über einen Koppelkonden­ sator an den Kreisfilter zu legen.
Ein solches Restfehlerkorrektursystem ist nicht gut ge­ eignet für einen integrierten Schaltungsaufbau, da die Wahl des Kondensators kritisch ist und sogar wenn man einen genau­ en Kapazitätswert erzielt, wird die sich ergebende Schaltung nicht die erforderliche Balance zwischen dem Teilungssteuereingang und dem Restfehlerkorrektureingang temperatur-, her­ stellungstolerenz- und alterungstabil halten.
Aus US 5 256 981 ist ein fraktionaler N-Synthesizer mit einer Einrichtung zur digitalen Korrektur des durch den Teilungsvorgang bestehenden Fehlers beschrieben. Diese Einrichtung besteht aus einem Zähler und einem Vergleicher, die von dem fraktionalen N-Teiler angesteuert werden und ein digitales Signal erzeugen, das einem Schleifenfilter 116 zugeführt wird.
Es ist die Aufgabe der vorliegenden Erfindung, einen Frequenzsynthesizer anzugeben, der in integrierter Schaltkreisform verwirklicht werden kann.
Diese Aufgabe wird in erfindungsgemäßer Weise durch den Gegenstand des Anspruchs 1 gelöst.
Bevorzugte Ausgestaltungen sind Gegenstand der Unteransprüche.
Beschreibung der Zeichnungen
Fig. 1 ist eine genauere Darstellung eines Funktelefons in Blockdiagrammform gemäß der vorliegenden Erfindung.
Fig. 2 ist eine Darstellung eines Frequenzsynthesizers in Blockdiagrammform gemäß der vorliegenden Erfindung.
Fig. 3 ist eine genaue Darstellung eines Frequenzsynthe­ sizers in Blockdiagrammform gemäß der vorliegenden Erfindung.
Fig. 4 ist eine genaue Darstellung einer Ladungspumpe in Blockdiagrammform, die allgemein als Modulator bezeichnet wird, gemäß der vorliegenden Erfindung.
Beschreibung einer bevorzugten Ausführungsform
Die bevorzugte Ausführungsform der vorliegenden Erfin­ dung betrifft einen Frequenzsynthesizer, in welchem das Ausgangssignal eines variablen Oszillators in einen digi­ talen Teiler eingegeben wird. Der digitale Teiler besitzt ein digitales Teilungsverhältnis. Das Ausgangssignal des digita­ len Teilers versorgt einen Eingang eines Phasenvergleichernetzwerkes. Der andere Eingang des Phasenvergleichernetzwer­ kes wird von einem Referenzoszillator versorgt. Das Ausgangs­ signal des Phasenvergleichernetzwerkes wird gefiltert, um ex­ terne Rauschkomponenten zu beseitigen und wird dann einem Re­ geleingang eines variablen Oszillators zugeführt. Der Regel­ eingang ist derart ausgeführt, daß die vom variablen Oszilla­ tor ausgegebene Frequenz sich selbst so regelt, bis sie der Referenzoszillatorfrequenz multipliziert mit dem digitalen Teilungsverhältnis entspricht.
Das Teilungsverhältnis des digitalen Teilers wird zeit­ lich geändert durch ein fraktionales N Teilungssystem mit mehreren Akkumulatoren, so daß das tatsächliche Teilungsver­ hältnis in nicht ganzzahligen Schritten verändert werden kann. Das Teilungsverhältnis wird dann programmiert, um die gewünschte Kanalfrequenz, die gewünschte Modulationswellen­ form und irgendeinen automatischen Frequenzkorrekturoffset zu verwirklichen.
Durch die zeitlich variable Teilungssequenz (Teilerangabe), die an den digitalen Teiler angelegt wird, verbleibt ein Restfehlerpegel auf dem Ausgangssignal des Synthesizers. Dieser Restfehlerpe­ gel wird vermindert durch Erzeugung einer zweiten di­ gitalen Sequenz (Mehrfachbit-Fehlerkorrektursequenzsignal), die basiert auf dem internen Zustand des fraktionales N Teilungssystem mit mehreren Akkumulatoren, und durch Anlegen dieser zweiten Sequenz direkt an eine Ladungs­ pumpenschaltung.
In der integrierten Schaltkreistechnologie kann das Ver­ hältnis zwischen zwei Komponenten mit hoher Genauigkeit be­ stimmt werden. Der absolute Wert einer einzelnen Komponente wird jedoch stark variieren zwischen den einzelnen Sätzen des IC. So ein System, wie das des Standes der Technik, eignet sich nicht zur Integration, da der absolute Wert des Koppelkondensators festgehalten werden muß. Der hier of­ fenbarte Frequenzsynthesizer eignet sich zur Integration, da die Verstärkung des restlichen Korrekturterms verglichen mit der Verstärkung des Phasendetektors durch das Verhältnis zweier Widerstandswerte (180, 181 von Fig. 4) bestimmt wird. Wenn der Basisstrom der Ladungspumpe durch Fabrikationsunregelmä­ ßigkeiten ansteigt (und damit die Verstärkung des Phasendetektors steigt), dann steigt der Strom der Restkorrektur um einen proportionalen Betrag und gibt somit immer noch den korrekten Korrekturpegel beim neuen Ladungspumpenstrompegel an.
Fig. 1 ist eine detailliertere Darstellung eines Funktele­ fons 101 in Form eines Blockdiagramms. Das Funktelefon 101 umfaßt einen Sender 102, einen Empfänger 103, ein Steuersy­ stem 104, ein Benutzerinterface 105 und einen Synthesizer 107. Der Synthesizer 107 versorgt den Empfänger 103 und den Sender 102 mit Signalen, die auf eine gewünschte Frequenz eingestellt sind, um den Empfang und das Senden von Daten von einem Benutzerinterface 105 zu einem entfernten Transceiver des Funktelephonkommunikationssystems zu ermöglichen. Zusätz­ lich versorgt der Synthesizer 107 das Benutzerinterface 105 und die Steuerlogik 104 mit den notwendigen Taktsignalen für ein korrektes Funktionieren der logischen Schaltkreise, die in diesen Blocks enthalten sind.
Fig. 2 ist eine Darstellung des in Fig. 1 gezeigten Fre­ quenzsynthesizers 107 in Form eines Blockdiagramms. Der Synthesizerausgang 115 ist mit dem Eingang eines programmier­ baren Teilers 108 verbunden, der programmierbare Teiler ist wiederum mit dem Eingang eines Phasendetektors 109 verbunden. Ein zweites Eingangssignal für den Phasendetektor 109 erhält man von einem Referenzoszillator 116. Das Ausgangssignal des Phasendetektors 109 ist proportional dem Phasenfehler zwi­ schen den zwei Eingangssignalen. Das Ausgangssignal des Pha­ sendetektors 109 wird einer Ladungspumpe 110 zugeführt. Die Ladungspumpe 110 liefert Strompulse zum Laden oder Entladen eines Kreisfilters 113. Das Kreisfilter 113 erzeugt eine Aus­ gangsspannung, die als Steuereingangssignal für einen span­ nungsgesteuerten Oszillator 114 dient. Schließlich wird das Ausgangssignal des spannungsgesteuerten Oszillators 114 als Synthesizerausgabesignal 115 verwendet und komplettiert somit den phasenverriegelten Kreis.
Der Programmiereingang des programmierbaren Teilers 108 wird durch eine digitale Sequenz von N3 Bits ge­ steuert, die durch ein fraktionales Teilungssteuersystem 112 erzeugt werden. Die digitale Sequenz liefert eine nicht ganz­ zahlige Teilungsrate an den programmierbaren Teiler 108 und reduziert somit die minimale Schrittgröße des Synthesizier­ ausgangs 115.
Zusätzlich arbeitet ein Restfehlerkorrektursequenzgenerator 111 auf N1 internen Bits des Teilungssteuersystems 112, um eine digitale Sequenz zu erzeugen, die die Rauschterme der digitalen Sequenz darstellen. Die N2 Bits Ausgangssignal des Restfehlerkorrektursequenzgenerators 111 werden dann direkt zur La­ dungspumpe 110 geführt. Die N2 Bits verursachen eine zeitli­ che Modulation des Stroms, um die Restrauschterme des Tei­ lungssteuersystems 112 zu löschen.
Die Terme N1, N2 und N3 sind eine Bezeichnungsart, die verwendet wird, um drei digitale Sequenzen darzustellen, die drei verschiedene Bitweiten enthalten. In der bevorzugten Ausführungsform ist N1 = 4 Bit weit, N2 = 8 Bit weit und N3 = 8 Bit weit. Die spezielle Zahl stellt keinen wichtigen Teil der beanspruchten Erfindung dar und kann in Abhängigkeit von der Realisierung der Erfindung in einem speziellen System va­ riiert werden.
Fig. 3 ist eine genaue Darstellung einer spezifischen Ausführungsform des Frequenzsynthesizers 107 in Block­ diagrammform. In der bevorzugten Ausführungsform ist das im Frequenzsynthesizer verwendete Mehrfachakkumulatorsystem im US-Patent 5,166,642 beschrieben. Es kann jedoch jedes gleich­ wertige Mehrfachakkumulatorsystem verwendet werden, das ein ähnliches mathematisches Ergebnis ergibt.
Daten 120, die dem Frequenzoffset entsprechen, werden in den ersten Akkumulator 121 eingegeben. Jeder Akkumulator nach dem ersten Akkumulator wird mit den Inhalten des Akkumulators der nächstniedrigen Reihenfolge versehen. Auf diese Art führt jeder Akkumulator eine digitale Integration der Inhalte des Akkumulators mit der nächst niedrigeren Ordnung durch, wobei der erste Akkumulator 121 eine digitale Integration der ein­ gegebenen Daten 120 durchführt. Dadurch führt der zweite Ak­ kumulator 122 eine doppelte Integration der eingegebenen Da­ ten 120 durch, der dritte Akkumulator 123 führt eine dreifa­ che Integration der eingegebenen Daten 120 durch und der vierte Akkumulator 124 führt eine vierfache Integration der eingegebenen Daten 120 durch.
Das Ausgangssignal jedes Akkumulators ist das Übertrags- oder Überlaufausgangssignal. Diese Ausgangssignale stellen die Frequenzoffsetdaten 120 und Integrale dieser Daten dar. Ein digitales Ableitnetzwerk bestehend aus Verzögerungsele­ menten 125 und Addierer 126 ist mit dem Übertragsausgang des vierten Akkumulators 124 verbunden. Das Ausgangssignal dieses Ableitnetzwerkes wird kaskadiert durch zwei weitere digitale Ableitnetzwerke, die aus Verzögerungselementen 130 und 137 und Addierern 131 und 138 zusammengesetzt sind. Der Nutzef­ fekt ist der, daß das Ausgangssignal des vierten Akkumulators 124 nachdem es durch die drei digitalen Ableitungen hindurch­ gegangen ist, eine Korrektur hoher Ordnung des Frequen­ zoffsets darstellt und zum Ausgangssignal des ersten Akkumu­ lators 121 im Addierer 138 hinzuaddiert werden kann.
Die Übertragsausgangssignale des zweiten Akkumulators 122 und des dritten Akkumulators 123 werden in der digitalen Ableitungskaskade an den richtigen Punkten aufaddiert, so daß diese Übertragsausgangssignale auch als Korrekturen hoher Ordnung des Frequenzoffsets dienen können. Verschiedene zu­ sätzliche Verzögerungselemente sind dieser Struktur hinzuge­ fügt, um zu gewährleisten, daß die Übertragsausgangssequenzen richtig aneinandergereiht sind und daß die im digitalen Ab­ leitungsnetzwerk verwendeten Addierer voneinander isoliert sind, so daß sich die Verzögerungen der Addierer nicht addie­ ren und somit die maximale Operationsfrequenz verlangsamen. Die ganzen digitalen Ableitungsnetzwerke und die verbundenen Verzögerungselemente werden als digitales Ableitungssystems 200 bezeichnet.
Das Ausgangssignal des digitalen Ableitungssystems 200 wird im Addierer 146 zu den programmierbaren Teilerfrequenzdaten hinzuaddiert. Die sich ergebende N3 Bit Datensequenz (Teilerangabe) wird zum programmierbaren Teiler 148 geführt. Die Datense­ quenz stellt den gewünschten Frequenzoffset dar und enthält einen Re­ strauschterm dar.
In einem oben beschriebenen allgemeinen Nth Ordnungssy­ stem kann das Datensequenzausgangssignal des Bruchteilsteuer­ systems im linearen Z-Transformationsmodell abgeleitet werden als:
DO = z-2NDI + z-N(1 - z-1)NQN,
wobei DI die Eingangsfrequenzoffsetdaten 120 darstellt und QN den Restrauschterm.
Die internen Inhalte jedes der Akkumulatoren können ab­ geleitet werden zu:
DI(X) = z-xDI - z-xQ1 - z-(x-1)Q2 - z-(x-2)Q3 - . . . - z-1QX,
wobei X die Ordnung des Akkumulators darstellt.
Wenn die Inhalte dieses Akkumulators von den Inhalten des nächstniedrigeren Akkumulators abgezogen werden, erhält man folgenden Ausdruck:
DI(X) - z-1DI(X - 1) = -z-1QX.
Es kann daher der Restfehlerterm in digitaler Form wie­ derhergestellt werden, indem die verzögerten Inhalte des Ak­ kumulators zweithöchster Ordnung von den Inhalten des Akkumu­ lators höchster Ordnung abgezogen und das Ergebnis N - 1mal abgeleitet wird.
In Fig. 3 werden die 4 signifikantesten Bits des Akkumu­ lators 123 zweithöchster Ordnung einmal verzögert durch das Verzögerungselement 155 und dann subtrahiert von den 4 signi­ fikantesten Bits des Akkumulators 124 höchster Ordnung im Ad­ dierer 156. Dies ergibt einen Term gleich -z-1Q4 am Ausgang des Addierers 156. Die Verzögerungselemente 157, 158 und der Addierer 159 bilden ein digitales Ableitungsnetzwerk. Das Ausgangssignal des Addierers 159 wird sein -z-2(1 - z-1)Q4.
Die Verzögerungselemente 160, 161 und der Addierer 162 bilden ein zweites digitales Ableitungsnetzwerk. Das Ausgangssignal des Addierers 162 ist -z-3(1 - z-1)2Q4. Verzögerungselemente 163, 164 und ein Addierer 165 bilden ein drittes digitales Ableitungsnetzwerk. Das Ausgangssignal des Addierers ist -z-4(1 - z-1)3Q4. Schließlich wird das Ausgangssignal des Addie­ rers 165 durch ein digitales Verzögerungselement 167 geführt, was zu dem Ergebnis -z-5(1 - z-1)3Q4 führt. Dieser Ausdruck wird dann an die Ladungspumpe mit einer effektiven Verstär­ kung von KØ, restlich gegeben.
Man geht nun zur Sequenz zurück, die an den Teiler 148 gelegt wird. Wenn der Phasendetektor 152 die Phase und nicht die Frequenz vergleicht, so wird das Ausgangssignal vom Tei­ ler 148 tatsächlich integriert, indem es durch den Phasende­ tektor 152 hindurchläuft. Somit kann der Phasenausdruck am Ausgang des Phasendetektors in der Z-Transformations Form an­ gegeben werden als:
wobei Kϕ die Mischverstärkung des Phasendetektors ist und NL die mittlere Teilung (N.P + A + Num/Dem).
Dazu muß eine weitere Verzögerung addiert werden, wegen der Verzögerung durch die Programmierung des Teiles 148 bis das Ausgangssignal des Teilers 148 zum Phasendetektor 152 ge­ sandt wird.
Der restliche Rauschkorrekturausdruck vom Verzögerungs­ element 167 kann in Form der Z-Transformation dargestellt werden als:
ϕ02 = -(z-5(1 - z-1)3Kϕ , restlich)Q4
Wenn der Wert von Kϕ , restlich gewählt wird zu Phasende­ tektorverstärkung geteilt durch die mittlere Kreisteilung, dann kann man ein vollständiges Löschen aller restlichen Rauschterme erreichen.
Fig. 4 zeigt eine genaue Darstellung der Ladungspumpe 153 gemäß der bevorzugten Ausführungsform der Erfindung in Blockdiagrammform. Diese Ladungspumpe wird mit einem Zweizustands-Phasendetektor verwendet. (Andere, ähnliche Schaltungen können für Dreizu­ stands Phasendetektoren definiert werden). Die Stromquelle 169 ist ständig angeschaltet. Die Stromsenke 170 ist zu 50% der Zeit angeschaltet, wenn der Phasenverriegelungskreis ver­ riegelt ist und einen Strom aufweist, der zweimal so groß ist, wie der Strom der Stromquelle 169. Dies ergibt eine Stromrechteckwelle am Ausgang 168 mit einem Nettola­ dungstransfer von Null zum Kreisfilter, wenn der Kreis ver­ riegelt ist.
Zu dieser Basisstruktur wird eine "R-2R Leiterschal­ tung" zum Steuerpfad der Stromsenke 170 hinzugefügt. Diese Struktur erzeugt einen Strom in jeder "Sprosse der Leiter", der halb so groß ist, wie der Strom in der nächst höheren "Sprosse". Es kann dadurch ein binäres Wort in so eine Struk­ tur eingegeben werden, um einen analogen Strom basierend auf einem digitalen Wort zu programmieren. In der schematischen Darstellung wird jede Sprosse der Leiter durch einen Inverter 182 gesteuert, der den Strom in der Sprosse durch einen der beiden Pfade führt, die durch die Übertragungsgates 183 ge­ schaltet werden. Jeder der Inverter 182 wird durch ein Bit der Datensequenz, die durch den Restkorrektursequenzgenerator 171 bis 179 festgelegt wird, gesteuert. Ein Ausgangssignal der beiden möglichen Pfade der Leiterströme wird zur Strom­ senke 170 addiert. Der andere Pfad wird durch den Transistor 184 mit Erde verbunden. Daher modulieren die Eingangssignale 171 bis 179 den Strompegel der Stromsenke 170 und liefern ein Verfahren, um das Restfehlerkorrektursignal zum Ausgangssi­ gnal des Phasendetektors zu addieren.
Die Restfehlerkorrekturverstärkung muß gleich der Pha­ sendetektorverstärkung Kϕ geteilt durch das mittlere Tei­ lungsverhältnis sein, um eine Löschung zu erreichen. Die Pha­ sendetektorverstärkung beträgt IØ/2Π, so daß der maximale Strom, der aus der Leiterstruktur herausfließt, dem Ladungs­ pumpenstrom entspricht, der von der normalen Schleife geteilt durch 2ΠNL benötigt wird. Eine Hälfte dieses Stroms muß subtrahiert werden vom nominalen Strom der Stromeinstellwi­ derstände der Stromsenke 170. Dies ergibt die für die Wider­ stände 180, 181 und 185 gewählten Widerstandswerte.
Der Widerstand 185 entspricht normalerweise R/2, so daß der Strom in der Stromsenke 170 (= 2.(VDN - VBE)/R) doppelt so groß ist wie der Strom in der Stromquelle 169. Im Restkorrek­ turschema wird, wie hier gezeigt, ein zusätzlicher Strom durch die R-2R Leiterstruktur geführt. Der Gesamtstrom in der Leiter beträgt dann (VDN - VBE)/πNR. Um die Ladungspumpe im gleichen Zustand wie dem ohne Fehlerkorrektur zu halten, muß dieser Strom subtrahiert werden vom Hauptstrompfad, so daß die Summe der beiden Ströme wiederum 2.(VDN - VBE)/R ergibt. Dadurch erhält man 2.(VDN - VBE)/R - (VDN - VBE)/πNR = (VDN - VBE).(2/R - 1/πNR). Daraus und unter Berücksichtigung des ohm­ schen Gesetztes erhält man den Wert des Widerstands zu R/(2 - 1/πN)).
Der minimale Strom durch die Widerstandsleiter ist 0, was 00000000 oder der maximalen negativen Korrektur ent­ spricht. Der maximale Strom durch die Leiter ist 2.(VDN - VBE)/­πNR, was 11111111 oder dem maximalen positiven Strom ent­ spricht. Wenn der Restfehler positiv ist, dann ist eine Ein­ heit 10000001, wenn er negativ ist, dann ist eine Einheit 01111111, womit das erste (MSB) Bit als Zeichen für die Stromkorrektur verwendet wird.

Claims (4)

1. Frequenzsynthesizer (107) mit einem steuerbaren Oszillator (114, 150) zum Erzeugen eines Ausgangssignals mit einer Frequenz, wobei der Frequenzsynthesizer aufweist:
ein Fraktionalteilungssteuersystem (112) mit einem Mehrfachakkumulatorsys­ tem (121 bis 124), wobei das Fraktionalteilungssystem ein digitales Teilungssequenzsignal erzeugt, das eine Teilerangabe (N3) und eine Fehlerangabe (N1) enthält;
einen programmierbaren Teiler (108, 148), der mit dem steuerbaren Oszillator (114, 150) und dem Fraktionalteilungssteuersystem (112) gekoppelt ist, wobei der programmierbare Teiler ein geteiltes Signal durch Teilen der Frequenz des Ausgangssignals entsprechend der Teilerangabe in dem digitalen Teilungssequenzsignal bildet;
einen Phasendetektor (109, 152), der mit dem programmierbaren Teiler (108, 148) gekoppelt ist, wobei der Phasendetektor dazu dient, die Phase des geteilten Signals in bezug auf ein Referenzsignal zu detektieren und ein Phasendifferenzsignal zu erzeugen;
einen Restfehlerkorrektursequenzgenerator (111), der mit dem Mehrfachakkumu­ latorsystem enthält, wobei der Generator mit dem (121 bis 124) des Fraktionalteilungssteuersystems (112) gekoppelt ist, wobei der Generator dazu dient, ein digitales Mehrfachbit-Fehlerkorrekturse­ quenzsignal (N2) zu erzeugen, indem der Fehler, der in dem geteilten Signal enthalten ist, angenähert wird entsprechend der Fehlerangabe (N2), die in dem vom Fraktionalteilungssteuersystem erzeugten digitalen Teilungs­ sequenzsignal enthalten ist; und
eine Ladungspumpe (110, 153) in Form eines Stromerzeugungsschaltkreises, wobei die Ladungspumpe mit dem Phasendetektor (109, 152) und dem Restfehlerkorrektursequenzgene­ rator (111) gekoppelt ist und dazu dient, das Phasendifferenz­ signal mit einem Strom zu modulieren, der in dem Stromerzeugungsschaltkreis erzeugt wurde, wobei dies in Antwort auf das digitale Mehrfachbit-Fehlerkorrektursequenzsignal (N2) geschieht, am ein moduliertes Signal zu erzeugen, welches einen verminderten Restfehler aufweist, wobei das modulierte Signal dazu dient, den steuerbaren Oszillator anzusteuern und wobei der Stromerzeugungsschaltkreis eine Stromquelle (169) und eine damit verbundene Stromsenke (170) und einem dazwischenliegenden, mit dem steuerbaren Oszillator (144; 150) verbundenen Ausgang (168), und einen mehrgliedrigen R-2R-Leiterschaltkreis aufweist, wobei dieser aus einer Anzahl von Gliedern besteht, die der Anzahl der Bits des Mehrfachbit-Fehlerkorrektursignals (N2) entspricht, wobei jedes Glied einen Inverter (182) enthält, der von dem jeweiligen Bit angesteuert wird und einen Transistor (183) ansteuert, durch den der in dem Glied fließende Strom entweder der Stromsenke (170) zusätzlich zum über einen Widerstand (185) geleiteten Phasendifferenz­ signal zugeführt wird oder auf Masse ab­ geleitet wird.
2. Frequenzsynthesizer nach Anspruch 1, weiterhin aufweisend einen Schleifenfilter (113, 154), der mit der Ladungspumpe (110, 153) und dem steuerbaren Oszillator (114, 150) gekoppelt ist.
3. Frequenzsynthesizer nach Anspruch 1, wobei das Fraktionalteilungssteuersystem (112) aufweist:
eine Einrichtung (120) zum Empfangen eines Frequenz-Offset-Signals;
einen ersten Akkumulator (121) zum Integrieren des Frequenz-Offset-Signals, um ein erstes integriertes Signal und ein erstes Übertrags-Signal zu bilden;
einen zweiten Akkumulator (122) zum Integrieren des ersten integrierten Signals, um ein zwei­ tes integriertes Signal und ein zweites Übertrags-Signal zu bilden;
eine erste Einrichtung zum Ableiten (132-135) des zweiten Übertrags-Signal, um ein abgeleitetes zweites Übertrags-Signal zu erzeugen;
eine Einrichtung zum Kombinieren (138) des abgeleiteten zweiten Übertrags-Signals mit dem ersten Übertrags-Signal, um ein erstes kombiniertes Signal zu erzeugen;
eine Einrichtung zum Ableiten (145) des ersten kombinierten Signals, um ein erstes abge­ leitetes kombiniertes Signal zu erzeugen; und
eine Einrichtung zum Kombinieren (146) des ersten abgeleiteten kombinierten Signals mit einem programmierbaren Teilerfrequenzteilungssignal, um die digitale Teiler­ angabe (N3) zu erzeugen.
4. Frequenzsynthesizer nach Anspruch 3, wobei der Restfehlerkorrektursequenzge­ nerator (111) aufweist:
eine Einrichtung zum Kombinieren (156) des ersten integrierten Signals mit dem zweiten integrierten Signal, um ein zweites kombiniertes Signal zu erzeugen; und
eine Einrichtung zum Ableiten (157) des zweiten kombinierten Signals, um ein digitales Fehlerkorrektursequenzsignal zu erzeugen.
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