CN1052353C - 带有残余误差校正的分数n频率合成器及其频率合成方法 - Google Patents

带有残余误差校正的分数n频率合成器及其频率合成方法 Download PDF

Info

Publication number
CN1052353C
CN1052353C CN94190835A CN94190835A CN1052353C CN 1052353 C CN1052353 C CN 1052353C CN 94190835 A CN94190835 A CN 94190835A CN 94190835 A CN94190835 A CN 94190835A CN 1052353 C CN1052353 C CN 1052353C
Authority
CN
China
Prior art keywords
signal
frequency
differentiate
digital
sequence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN94190835A
Other languages
English (en)
Other versions
CN1116017A (zh
Inventor
亚历山大·W·希塔拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of CN1116017A publication Critical patent/CN1116017A/zh
Application granted granted Critical
Publication of CN1052353C publication Critical patent/CN1052353C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B1/00—Details
    • H03B1/04—Reducing undesired oscillations, e.g. harmonics
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种频率合成器(107)利用一个可变振荡器(114)，可变振荡器(114)的输出作为频率合成器输出(115)，并被馈到一个数字分频器(108)。该分频器(108)的输出馈送到鉴相器(109)的一个输入端。鉴相器(109)的另一个输入端馈送基准振荡器(116)的信号。鉴相器(109)的输出控制可变振荡器(114)。数字分频器(108)的分频比受一个多累加器分数N分频系统(112)的控制而随时间变化，使实际分频比能以非整数的步级变动。因加到数字分频器(108)上的是随时间变化的分频序列，故在输出信号(！15)中会有残余的伪信号电平。从多累加器分数N分频器系统(112)来的第二数字序列被产生，以减小这个伪信号电平，并将该第二数字序列施加到鉴相器的输出端上。

Description

带有残余误差校正的分数N频率合成器及其频率合成方法
本发明涉及频率合成技术，具体涉及应用分数分频技术的频率合成技术。
一般，射频(RF)通信系统包括至少两个通信单元。每个通信单元包括一个收发信机，用以通过多个射频(RF)信道之中的一个信道发送和接收射频信号。每个收发信机都包括一个频率合成器，用以产生射频信号。
在频率合成中，希望在尽可能短的时间内完成所选定频率的输出，并使任何伪信号输出减至最小。所述的伪信号输出通常与鉴相器有关，发生在鉴相器工作的频率上，它等于非分数式锁相环路中的信道间隔频率。为此，必须使锁相环路带宽相对地小于信道间隔，以将伪信号输出减至最小。然后，减小环路带宽会增大达到选定的频率所需的时间。
分数N分频能够解决这个问题，它对于同样的信道间隔可允许鉴相器工作在高得多的频率上。这样可使锁相环路带宽大得多，从而所需的锁定时间大为减小，可以见到，从Hietala等人的美国专利5,093,632题为“Latched Accumulator Fractional N Synthesis withResidual Error Correction(带有残余误差校正的锁存式累加器分数N合成)”和Hietala的美国专利5,166,642、题为“Multiple AccumulatorFractional N Synthesis with Series Recombination(带有串行再组合的多重累加器分数N合成)”可以看到两个分数分频系统的例子。在一种有限的情况下，以分数分频方案可以使用一个很大的分数比例，以使残余痕迹呈现为增大的边带噪声，而不是离散的痕迹。
任何分数分频系统都是不完善的，在频率步级间隔上会有残余痕迹，或者对于上面述及的有限情况来说会过量增大边带噪声。这种现象的发生是因为分数系统会产生一种稍许随机化的序列而使主环路分频器偏移但平均频率正确的缘故。所以，分数序列中含有所需频率的偏移信息，以一个附加的残余噪声项出现。
增加累加器个数和累加器工作的速率，可以减少残余噪声波形的幅度，并在一个给定的偏移频率上能解除伪信号输出。最终将到达这样的一点上，在这点上由于速度的限制或分频器的限制使累加器的个数和累加器工作的速率不再能进一步增加。因此，对于一个分数分频方案，每个系统会到达其伪信号性能的极限。
在某些系统中，这种伪信号界限是不能被接受的。利用一个数/模变换器将累加器内部的内容的某种组合变换成为模拟形式，然后将此模拟信号通过一个耦合电容器加到环路滤波器上就能够进一步减小这些残余痕迹。这样的系统在图1中示出一种简单的一个累加器的情况。
因电容器的选择很严格，故这样的残余误差校正系统不能很好地适用于集成电路设计，即使电容值可以很精确，所得到的电路在分频器控制端口和残余误差校正端口之间在温度、制造容差和随时间老化上，也难以保持所需的平衡。
为此，对于分数N合成发明一种残余误差校正方法是有益的，使它能以集成电路形式实现，并且能容忍温度、制造容差和随时间老化上的变动。此外，残余误差校正方法改善累加器数目和累加器工作速率方面的伪信号性能，也是有益的。
图1示出利用先有技术残余误差校正的分数N频率合成的方框图。
图2示出可以利用本发明的一个无线电电话的方框图。
图3示出按照本发明的无线电电话的详细方框图。
图4示出按照本发明的频率合成器的方框图。
图5示出按照本发明的频率合成器的详细的方框图。
图6示出按照本发明的电荷泵(通常称为“调制器”)的详细方框图。
本发明的优选实施例应用在一个频率合成器中，其中，一个可变振荡器的输出馈送到一个数字分频器上。数字分频器具有一个数字分频比。数字分频器的输出馈送到一个鉴相网络的一个输入端上。该鉴相网络的另一个输入来自一个基准振荡器。鉴相网络的输出经过滤波以去除无关的噪声分量，然后馈送到上述可变振荡器的一个控制输入端。该控制输入使可变振荡器的输出频率自身调节，直至它等于基准振荡器频率乘以数字分频比时为止。
数字分频器的分频比受多累加器分数N分频系统的控制而随时间变化，使得实际的分频比可以按非整数的步级来变化。因而可以对分频比编程以获得所需的信道频率、所需的调制波形和任何自动的频率校正偏移。
因加到数字分频器上的随时间变化的分频序列而在合成器的输出信号中会存在一个残余伪信号电平。借助于以多累加器分数N分频系统的内部状态为依据产生一个第二数字序列并将该第二数字序列直接加到一个电荷泵电路上或鉴相器的调制器上，就可以进一步减小这个残余伪信号电平。
集成电路技术中，确定两个元件的数值比可以具有很高的精度。然而，单个元件的绝对值会在大量各别的集成电路之间变化范围很宽。因此，象图1先有技术那样的系统并不适合于集成化，因为耦合电容器的绝对值必须是固定的。这里公布的频率合成器是适宜于集成化的，因为与鉴相器的增益比较，残余校正项的增益由电阻器数值(图6中的180、181)之比来限定的。如果由于制造中的差异而使电荷泵的基本电流增加(因而鉴相器的增益加大)，则残余校正的电流会按比例量增加，这样将在一个新的电荷泵电流电平上仍然提供出正确的校正电平。
图2示出无线电电话101的方框图。在优选实施例中，无线电电话101是开发出来工作于一个蜂窝电话系统中的一种无线电电话，诸如工作在全球系统移动通信(GSM)蜂窝无线电电话系统中，诸如Motorola公司为GSM无线电电话提供应用的SLF1770B/PD型号的无线电电话。
图3示出无线电电话101的详细方框图。无线电电话101包括有发信机102、收信机103、控制系统104、用户接口105和合成器107。合成器107向收信机103和发信机102提供调谐于所需频率上的信号，以使它们接收和发送从用户接口105到无线电电话通信系统中一个远地收发信机上的数据。此外，合成器107向用户接口105和控制逻辑系统104提供必需的时钟信号，供这些方框内包含的诸逻辑电路正常工作应用。
图4是图3中所示频率合成器107的方框图。合成器的输出115连接到可编程分频器108的一个输入端，可编程分频器108的输出转而连接到鉴相器109的一个输入端上。鉴相器109的第二个输入信号来自基准振荡器116。鉴相器109的输出与两个输入信号之间的相位差成正比。鉴相器109的输出馈给电荷泵110。电荷泵110提供电流脉冲，以使环路滤波器113充电或放电。环路滤波器113产生一个输出电压，用以作为压控振荡器(VCO)114的一个控制输入。最后，压控振荡器114的输出用以作为合成器的输出115，从而构成了锁相环路系统。
可编程分频器108的一个编程输入端由分数分频控制系统112产生的N3比特宽的一个数字序列来激励。该数字序列向可编程分频器108提供非整数值的分频比，因此，减小了合成器输出115的最小步级量值。
此外，残余校正序列发生器111工作在分数分频控制系统112的内部N1比特上，由此产生代表数字序列中噪声项的一个数字序列。然后，残余校正序列发生器111给出的N2比特输出直接加到电荷泵110上。该N2比特使得电流随时间而受到调制，从而消除了由分数分频控制系统112产生的残余噪声项。
字符“N1、N2和N3”是一种用来代表包含三种不同比特宽度的三个数字序列的标记方式。在优选实施例中，N1为4比特宽，N2为8比特宽，N3也为8比特宽。这些具体数字并不代表本发明专利要求中的任何特殊意义部分，在特定的系统中它们是可以依赖于本发明的实施而发生变动的。
图5示出频率合成器107具体实施的详细方框图。在优选实施例中，该频率合成器内使用的多累加器系统可参见美国专利5,166,642。不过，对它可代之以任何其它同等地足够好的多累加器系统，能得到类同的数学结果。
数据120对应于频率偏移，被馈送到第一累加器121中。除第一累加器121之外的其它每个累加器都馈有以比其低一阶的累加器的内容。按照这种方式，第一累加器121执行输入数据120的数字累积，而其它累加器执行其低一阶累加器内容的数字累积。因此，第二累加器122执行输入数据120的二倍累积，第三累加器123执行输入数据120的三倍累积，而第四累加器124执行输入数据120的四倍累积。
每个累加器的输出是进位或溢出输出。这些输出代表频率偏移数据120和该数据120的累积。一个数字导数网络由延时单元125和加法器126组成，连接在第四累加器124的进位输出端上。这个导数网络的输出通过由延时单元130和137及加法器131和138组成的另外两个数字导数网络而级联起来。最后的结果是，第四累加器124的输出经过三个数字导数网络之后现在是对频率偏移的一个较高阶校正，并可以在加法器138中与第一累加器121的输出相加。
第二累加器122的进位输出和第三累加器123的进位输出在适当的电路点上加入到级联的数字导数网络中，使得这些进位输出也对频率偏移提供较高阶校正。在该电路结构中加入了各个附加的延时单元，用以确保各进位输出序列确切地在时间上对准，并使数字导数网络中使用的各个加法器相互之间隔离开，从而使加法器延时并不添加和减慢最大工作频率。所有的数字导数网络和有关的延时单元汇集起来可称数字导数系统200。
数字导数系统200的输出在加法器146中与可编程分频器的频率数据相加。所得出的N3比特数据序列提供到可编程分频器108。这个数据序列代表了所需的频率偏移和残余噪声项。
在如上面所述那样的一个总数N阶的系统中，从分数分频控制系统输出的数据序列输出可按照线性化Z变换模型求得，即
DO＝Z-2NDI+Z-N(1-Z-1)NQN式中，DI是输入频率偏移数据120，QN是残余噪声项。
任一累加器的内部内容可求得为：
DI(X)＝Z-XDI-Z-XQ1-Z-(X-1)Q2-Z-(X-2)Q3…………-Z-1QX式中，X是累加器的阶。
如果这个累加器的内容减去下面最低阶累加器的内容，则得到：
DI(X)-Z-1DI(X-1)＝-Z-1QX
据此，从最高阶累加器的内容中减去次高阶累加器的延时内容，并对所得结果微分N-1次，便可以以数字形式再生残余误差项。
图5中，次高阶累加器123中的4MSB(最高有效位)被延时单元155再一次延时，然后在加法器156中从最高阶累加器124的4MSB中减去它。这导致在加法器156的输出端上得到等于-Z-1Q4的项。延时单元157、158和加法器159组成一个数字导数网络。加法器159的输出是-Z-2(1-Z-1)Q4。延时单元160、161和加法器162组成一个第二数字导数网络。加法器162的输出是-Z-3(1-Z-1)2Q4。延时单元163、164和加法器165组成一个第三数字导数网络。加法器165的输出是-Z-4(1-Z-1)3Q4。最后，这个加法器165的输出经过数字延时单元167而产生-Z-5(1-Z-1)3Q4。然后，这项以有效增益Kφ，残余提供给电荷泵110。
现在，返回到施加在分频器108上的数字序列。由于鉴相器109是对相位而不是对频率作出比较，所以从分频器108输出的信号输出经过鉴相器109时实际上被累积。因此，鉴相器输出端上的相位项可以在Z变换域中表示出来，即 φ 01 = Z - 8 DI K φ 1 - Z - 1 N L + Z - 4 ( 1 - Z - 1 ) 3 K φ N L Q 4 式中，Kφ是鉴相器的变换增益，NL是平均分频值(N*P+A+Num/Dem)。
对此还须加上一个延时，以计及从编程该分频器108来延时，直至分频器108的输出送到鉴相器109为止。 φ 01 = Z - 9 DI K φ 1 - Z - 1 N L + Z - 5 ( 1 - Z - 1 ) 3 K φ N L Q 4
自延时单元167来的残余噪声校正项可以在Z变换域中表示出来，即φ02＝-(Z-5(1-Z-1)3Kφ，残余)Q4
如果Kφ，残余的值选取得等于鉴相器增益除以平均环路分频值，则可以实现任何残余噪声项的完全抵消。
图6示出按照本发明的优选实施例的电荷泵110的详细电路图。本领域的技术人员能代换以其它的、同等地足够好的电荷泵。这种类型的电荷泵可以与一个双态鉴相器一起使用。(其它类似的电路可规定用于三态鉴相器。)电流源169始终接通。电流吸收器170在锁相环路锁定时有50％时间接通，并且通过的电流等于电流源169电流的两倍。结果是，在环路锁定时，在输出端168上有一个方波电流，它对环路滤波器的净电荷转移量为零。
对于这种基本结构，将一个“R-2R梯形”类电路加到电流吸收器170的控制通路上。这种结构在每个“梯形梯级”上形成一个电流，其大小是后面高一级“梯级”中电流的一半。据此，可以将一个二进制字输入到这样的结构上，以根据该数字字得出一个模拟电流。为电路原理图表达的目的，梯形的每个梯级由一个反相器182进行控制，反相器182为梯级中的电流在经由传输门183开关的两条通路元中的一条的流动定路由。每个反相器182受数据序列中一个比特来控制，它们是由残余校正序列发生器171至179规定出的。对于梯级中的电流，两个可能通路元中的一个输出加到电流吸收器170上。另一条通路经晶体管184后通地。为此，输入171至179对电流吸收器170中的电流电平进行调制，并提供出一种将残余误差校正信号加到鉴相器输出上的方法。
残余误差校正增益必须等于鉴相器增益Kφ除以平均分频比，以抵消残余误差。鉴相器增益为Iφ/2n，所以梯形结构的最大电流输出将等于由正常环路电流除以2∏NL所需的电荷泵电流。对于电流吸收器170，要从标称的设定电阻电流中减去这个电流的一半。这样，可得出为电阻180、181和185选取的电阻值。
电阻185通常要等于R/2，以使得电流吸收器170中的电流(＝2*(VDN-VBE)/R)会是电流源169中电流的二倍。在这里所示的残余校正方案中，有一个附加电流通过R-2R梯形结构。当残余误差置定于零时，数据比特将为10000000。于是，梯形结构中的总电流为(VDN-VBE)/πNR。为了使电荷泵110处在没有误差校正那样相同的状态下，必须从主电流通路中减去这个电流值。从而两个电流元和再一次等于2*(VDN-VBE)/R。于是，2*(VDN-VBE)/R-(VDN-VBE)/πNR＝(VDN-VBE)*(2/R-1/πNR)。据此和欧姆定律，电阻185的阻值变为R/(2-1/πN)。
通过这个电阻梯形结构的最小电流是零，对应于数据比特00000000或最大的负电流。通过该梯形结构的最大电流是2*(VDN-VBE)/πNR，对应于数据比特11111111或最大的正电流。如果残余误差是正的，则一个单位是10000001；如果残余误差是负的，则一个单位是01111111，因此，第一位(MSB)比特可用以作为供电流校正中应用的一个符号。

Claims (10)

1.一种频率合成器，它包括：一个可控振荡器(114)，用以产生具有频率的输出信号，
其特征在于：
一个分数分频控制系统(112)，它包括一个第一多累加器系统，所述的分数分频控制系统用以产生一个数字分频序列信号，其内具有一个分频项和一个误差项；
一个可编程分频器(108)，耦合到所述的可控振荡器和所述的分数分频控制系统，根据所述的数字分频序列信号之中的分频项，对所述输出信号的所述频率进行分频，以便产生一个分频信号；
一个鉴相器(109)，耦合到所述的可编程分频器，用以检测所述分频信号的相位和产生一个已检测的分频信号；
一个残余校正序列发生器(111)，它包括一个第二多累加器系统，所述的残余校正序列发生器耦合到所述的分数分频控制系统，根据所述数字分频序列信号之中的误差项，对所述分频信号中所含的误差进行逼近，以产生一个数字误差校正序列信号；及
一个电荷泵(110)，它包括电流产生电路，该电荷泵耦合到所述的鉴相器和所述的残余校正序列发生器，响应所述的数字误差校正序列信号，利用所述电流产生电路所产生的电流，调制所述的已检测分频信号，以便产生具有减小残余误差的调制信号，所述的调制信号用于控制所述的可控振荡器。
2.根据权利要求1所述的频率合成器，其特征在于，一个环路滤波器(113)，耦合到所述的电荷泵和所述的可控振荡器。
3.根据权利要求1所述的频率合成器，其特征在于，所述的分数分频控制系统还包括：
用以接受频率偏移信号的装置；
第一累积装置，用以累积所述的频率偏移信号，形成一个第一累积信号和一个第一进位信号；
第二累积装置，用以累积所述的第一累积信号，形成一个第二累积信号和一个第二进位信号；
第一求导装置，用以对所述的第二进位信号求导，形成一个求导第二进位信号；
用于将所述的求导第二进位信号与所述第一进位信号相组合，以形成第一组合信号的装置；
用于对所述的第一组合信号求导以形成第一求导组合信号的装置；
用于将所述第一求导的组合信号与一个可编程分频器的分频信号相组合来产生一个分频序列信号的装置。
4.根据权利要求3所述的频率合成器，其特征在于，所述的残余校正序列发生器还包括：
用于将所述第一累积信号与所述第二累积信号相组合以形成第二组合信号的装置；
用以对所述的第二组合信号求导以形成所述的数字误差校正序列信号的装置。
5.根据权利要求1所述的频率合成器，其特征在于：
所述的鉴相器是一种双态鉴相器，
所述的电流产生电路包括：一个电流源和一个电流吸收器，所述的电流吸收器耦合到所述的电流源，及
所述的电荷泵还包括一个R-2R梯形电路，所述的R-2R梯形电路耦合到所述的电流吸收器，它具有多个梯级，每个梯级限定一个不同的电流电平。
6.根据权利要求5所述的频率合成器，其特征在于，所述的每个梯级包括：一个反相器和一个传输门，所述的反相器和传输门由所述的数字误差校正序列信号的一个比特驱动。
7.一种用于频率合成器的频率合成方法，所述的频率合成器具有一个可控振荡器，用于产生具有频率的输出信号，该方法包括以下步骤：
产生一个数字分频序列信号，它包含一个分频项和一个误差项；
根据所述的数字分频序列信号的分频项，对所述的输出信号进行分频，以形成一个分频信号；
检测所述的分频信号的相位；
响应所述的检测步骤，产生一个已检测的分频信号；
根据所述的数字分频序列信号的误差项，对含在所述的分频序列信号之中的误差进行逼近，形成第一误差校正信号；
其特征在于：
使用一个多累加器系统，产生所述的数字分频序列信号；
响应所述的逼近步骤和所述使用多累加器系统的步骤，产生一个数字误差校正序列信号；
响应所述的数字误差校正序列信号，利用所产生的电流调制所述的已检测分频信号；
响应所述的调制步骤，产生一个调制信号，其内含有减小的残余误差；及
用所述的调制信号控制所述的可控振荡器。
8.根据权利要求7所述的频率合成方法，其特征在于，还包括：滤波步骤，对所述的调制信号进行滤波。
9.根据权利要求7所述的频率合成方法，其特征在于，所述的产生数字分频序列信号的步骤还包括以下步骤：
接收一个频率偏移信号；
累积该频率偏移信号，形成一个第一累积信号和一个第一进位信号；
累积该第一累积信号，形成一个第二累积信号和一个第二进位信号；
对第二进位信号求导，形成一个求导的第二进位信号；
将所述求导出的第二进位信号与所述第一进位信号相组合，形成一个第一组合信号；
对所述第一组合信号求导，形成第一求导的组合信号；
将所述第一求导的组合信号与一个可编程分频器分频信号相组合，形成所述的数字分频序列信号。
10.根据权利要求9所述的频率合成方法，其特征在于，所述的逼近步骤还包括以下步骤：
将所述的第一累积信号与所述的第二累积信号相组合，形成一个第二组合信号；及
对所述的第二组合信号求导，形成所述的数字误差校正序列信号。
CN94190835A 1993-10-29 1994-09-16 带有残余误差校正的分数n频率合成器及其频率合成方法 Expired - Fee Related CN1052353C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/146,257 US5495206A (en) 1993-10-29 1993-10-29 Fractional N frequency synthesis with residual error correction and method thereof
US08/146,257 1993-10-29

Publications (2)

Publication Number Publication Date
CN1116017A CN1116017A (zh) 1996-01-31
CN1052353C true CN1052353C (zh) 2000-05-10

Family

ID=22516544

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94190835A Expired - Fee Related CN1052353C (zh) 1993-10-29 1994-09-16 带有残余误差校正的分数n频率合成器及其频率合成方法

Country Status (15)

Country Link
US (1) US5495206A (zh)
JP (1) JP3089485B2 (zh)
KR (1) KR0153180B1 (zh)
CN (1) CN1052353C (zh)
AU (1) AU7874194A (zh)
BR (1) BR9405979A (zh)
CA (1) CA2150549C (zh)
DE (2) DE4498263T1 (zh)
FR (1) FR2715012B1 (zh)
GB (1) GB2289173B (zh)
RU (1) RU2134930C1 (zh)
SE (1) SE516301C2 (zh)
SG (1) SG46701A1 (zh)
WO (1) WO1995012243A1 (zh)
ZA (1) ZA947835B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI834917B (zh) * 2020-03-03 2024-03-11 南韓商三星電子股份有限公司 用於分數n型頻率合成的鎖相迴路、方法及多模除頻器

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3319677B2 (ja) * 1995-08-08 2002-09-03 三菱電機株式会社 周波数シンセサイザ
US5722052A (en) * 1996-02-28 1998-02-24 Motorola, Inc. Switching current mirror for a phase locked loop frequency synthesizer and communication device using same
JPH09312567A (ja) * 1996-05-20 1997-12-02 Sony Corp Ｐｌｌ周波数シンセサイザの制御回路
US6094100A (en) * 1996-05-20 2000-07-25 Sony Corporation PLL synthesizer apparatus
US6249155B1 (en) 1997-01-21 2001-06-19 The Connor Winfield Corporation Frequency correction circuit for a periodic source such as a crystal oscillator
JP3923150B2 (ja) 1997-10-16 2007-05-30 日本テキサス・インスツルメンツ株式会社 周波数シンセサイザ
US6141394A (en) * 1997-12-22 2000-10-31 Philips Electronics North America Corporation Fractional-N frequency synthesizer with jitter compensation
EP0940922B1 (en) * 1998-03-03 2002-12-04 Motorola Semiconducteurs S.A. Frequency synthesiser
CA2233831A1 (en) 1998-03-31 1999-09-30 Tom Riley Digital-sigma fractional-n synthesizer
DE19840241C1 (de) 1998-09-03 2000-03-23 Siemens Ag Digitaler PLL (Phase Locked Loop)-Frequenzsynthesizer
US6442381B1 (en) 1998-10-30 2002-08-27 Echelon Corporation Method and apparatus for defining and generating local oscillator signals for down converter
US6327319B1 (en) * 1998-11-06 2001-12-04 Motorola, Inc. Phase detector with frequency steering
US6624761B2 (en) * 1998-12-11 2003-09-23 Realtime Data, Llc Content independent data compression method and system
US6130561A (en) * 1998-12-28 2000-10-10 Philips Electronics North America Corporation Method and apparatus for performing fractional division charge compensation in a frequency synthesizer
US6157232A (en) * 1999-03-18 2000-12-05 Nec Corporation Local clock generator
US6434707B1 (en) 1999-06-07 2002-08-13 Motorola, Inc. Low phase jitter clock signal generation circuit
US6366174B1 (en) 2000-02-21 2002-04-02 Lexmark International, Inc. Method and apparatus for providing a clock generation circuit for digitally controlled frequency or spread spectrum clocking
US6564039B1 (en) 2000-02-29 2003-05-13 Motorola, Inc. Frequency generation circuit and method of operating a tranceiver
US6747987B1 (en) 2000-02-29 2004-06-08 Motorola, Inc. Transmit modulation circuit and method of operating a transmitter
FR2807587B1 (fr) * 2000-04-11 2002-06-28 Thomson Csf Synthetiseur fractionnaire comportant une compensation de la gigue de phase
US6785527B2 (en) 2001-04-02 2004-08-31 Tektronix, Inc. Conversion spur avoidance in a multi-conversion radio frequency receiver
US6385276B1 (en) 2001-06-12 2002-05-07 Rf Micro Devices, Inc. Dual-modulus prescaler
US6779010B2 (en) 2001-06-12 2004-08-17 Rf Micro Devices, Inc. Accumulator with programmable full-scale range
US6448831B1 (en) 2001-06-12 2002-09-10 Rf Micro Devices, Inc. True single-phase flip-flop
US6693468B2 (en) 2001-06-12 2004-02-17 Rf Micro Devices, Inc. Fractional-N synthesizer with improved noise performance
US7003049B2 (en) * 2001-06-12 2006-02-21 Rf Micro Devices, Inc. Fractional-N digital modulation with analog IQ interface
US6658043B2 (en) * 2001-10-26 2003-12-02 Lexmark International, Inc. Method and apparatus for providing multiple spread spectrum clock generator circuits with overlapping output frequencies
US6600378B1 (en) 2002-01-18 2003-07-29 Nokia Corporation Fractional-N frequency synthesizer with sine wave generator
CN1643794A (zh) * 2002-03-28 2005-07-20 凯奔研究公司 用于分数分频器的相位误差消除电路和方法和含有该相位误差消除电路的电路
US7158603B2 (en) * 2002-12-26 2007-01-02 Freescale Semiconductor, Inc. Method and apparatus for compensating deviation variances in a 2-level FSK FM transmitter
EP1458101B1 (en) * 2003-03-14 2005-11-30 STMicroelectronics S.r.l. A fractional-type phase-locked loop circuit
US7324795B2 (en) * 2003-09-23 2008-01-29 Nokia Corporation Method of controlling phase locked loop in mobile station, and mobile station
EP1560336B1 (en) * 2004-01-30 2007-06-20 Freescale Semiconductor, Inc. Dual port modulator comprising a frequency synthesiser
KR100666479B1 (ko) 2004-08-30 2007-01-09 삼성전자주식회사 시그마 델타 변조기를 공유하는 수신 및 송신 채널 분수분주 위상 고정 루프를 포함한 주파수 합성기 및 그 동작방법
US7512205B1 (en) * 2005-03-01 2009-03-31 Network Equipment Technologies, Inc. Baud rate generation using phase lock loops
KR100801034B1 (ko) * 2006-02-07 2008-02-04 삼성전자주식회사 지연된 클럭 신호들을 이용하여 시그마-델타 변조시노이즈을 줄이는 방법과 이를 이용한 프랙셔널 분주 방식의위상고정루프
WO2007109743A2 (en) * 2006-03-21 2007-09-27 Multigig Inc. Frequency divider
CN102439844B (zh) * 2010-08-06 2015-02-11 松下电器产业株式会社 振荡器
US9197403B2 (en) 2012-07-20 2015-11-24 Freescale Semiconductor, Inc. Calibration arrangement for frequency synthesizers
RU2504891C1 (ru) * 2012-11-27 2014-01-20 Закрытое акционерное общество "Научно-производственный центр "Алмаз-Фазотрон" Способ генерации выходной частоты цифрового синтезатора прямого синтеза
RU2623892C1 (ru) * 2016-03-09 2017-06-29 Федеральное государственное казенное военное образовательное учреждение высшего образования "Военно-космическая академия имени А.Ф. Можайского" Министерства обороны Российской Федерации Способ передачи фазы опорного генератора по фидеру произвольной длины

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179670A (en) * 1977-02-02 1979-12-18 The Marconi Company Limited Frequency synthesizer with fractional division ratio and jitter compensation

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1444860A (en) * 1974-12-12 1976-08-04 Mullard Ltd Frequency synthesiser
GB2026268B (en) * 1978-07-22 1982-07-28 Racal Communcations Equipment Frequency synthesizers
DE3015484A1 (de) * 1980-04-22 1981-10-29 Siemens AG, 1000 Berlin und 8000 München Verfahren zur frequenzstabilisierung eines hochfrequenten freischwingenden oszillators
GB2140232B (en) * 1983-05-17 1986-10-29 Marconi Instruments Ltd Frequency synthesisers
FR2557401B1 (fr) * 1983-12-27 1986-01-24 Thomson Csf Synthetiseur de frequences a division fractionnaire, a faible gigue de phase et utilisation de ce synthetiseur
US4573023A (en) * 1984-08-07 1986-02-25 John Fluke Mfg. Co., Inc. Multiple-multiple modulus prescaler for a phase-locked loop
GB2173659B (en) * 1985-02-06 1988-06-08 Plessey Co Plc Frequency synthesisers
JPS62502232A (ja) * 1985-02-21 1987-08-27 シーメンス　プレッシー　エレクトロニック　システムズ　リミテッド 周波数合成器またはそれに関する改良
WO1986005045A1 (en) * 1985-02-21 1986-08-28 Plessey Overseas Limited Improvement in or relating to synthesisers
US4815018A (en) * 1985-12-24 1989-03-21 Hughes Aircraft Company Spurless fractional divider direct digital frequency synthesizer and method
US4743867A (en) * 1987-08-03 1988-05-10 Motorola, Inc. Compensation circuitry for dual port phase-locked loops
US4810977A (en) * 1987-12-22 1989-03-07 Hewlett-Packard Company Frequency modulation in phase-locked loops
GB2214012B (en) * 1987-12-23 1992-01-22 Marconi Instruments Ltd Frequency or phase modulation
GB2217535B (en) * 1988-04-15 1992-12-16 Racal Res Ltd Digital circuit arrangement
AU617455B2 (en) * 1988-05-06 1991-11-28 Alcatel N.V. A digital frequency synthesizer
US4816774A (en) * 1988-06-03 1989-03-28 Motorola, Inc. Frequency synthesizer with spur compensation
GB2228840B (en) * 1989-03-04 1993-02-10 Racal Dana Instr Ltd Frequency synthesisers
GB8907316D0 (en) * 1989-03-31 1989-09-13 Plessey Co Plc Fractional'n'synthesisers
CA2003428C (en) * 1989-11-21 1999-12-14 Thomas Atkin Denning Riley Frequency synthesizer
GB2238434B (en) * 1989-11-22 1994-03-16 Stc Plc Frequency synthesiser
CA2019297A1 (en) * 1990-01-23 1991-07-23 Brian M. Miller Multiple-modulator fractional-n divider
US5055802A (en) * 1990-04-30 1991-10-08 Motorola, Inc. Multiaccumulator sigma-delta fractional-n synthesis
US5093632A (en) * 1990-08-31 1992-03-03 Motorola, Inc. Latched accumulator fractional n synthesis with residual error reduction
US5166642A (en) * 1992-02-18 1992-11-24 Motorola, Inc. Multiple accumulator fractional N synthesis with series recombination
US5256981A (en) * 1992-02-27 1993-10-26 Hughes Aircraft Company Digital error corrected fractional-N synthesizer and method
US5339050A (en) * 1993-04-27 1994-08-16 National Semiconductor Corp. Frequency synthesizing phase lock loop with unvarying loop parameters

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4179670A (en) * 1977-02-02 1979-12-18 The Marconi Company Limited Frequency synthesizer with fractional division ratio and jitter compensation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI834917B (zh) * 2020-03-03 2024-03-11 南韓商三星電子股份有限公司 用於分數n型頻率合成的鎖相迴路、方法及多模除頻器

Also Published As

Publication number Publication date
DE4498263C2 (de) 2003-02-20
FR2715012B1 (fr) 1998-06-12
GB9511969D0 (en) 1995-09-06
WO1995012243A1 (en) 1995-05-04
JPH08505993A (ja) 1996-06-25
SE9502329D0 (sv) 1995-06-28
DE4498263T1 (de) 1996-01-11
JP3089485B2 (ja) 2000-09-18
CA2150549C (en) 1999-04-06
ZA947835B (en) 1995-05-18
RU2134930C1 (ru) 1999-08-20
SE9502329L (sv) 1995-08-29
US5495206A (en) 1996-02-27
GB2289173B (en) 1998-12-16
KR960700556A (ko) 1996-01-20
BR9405979A (pt) 1996-01-09
FR2715012A1 (fr) 1995-07-13
KR0153180B1 (ko) 1998-12-15
SE516301C2 (sv) 2001-12-17
AU7874194A (en) 1995-05-22
GB2289173A (en) 1995-11-08
CA2150549A1 (en) 1995-05-04
CN1116017A (zh) 1996-01-31
SG46701A1 (en) 1998-02-20

Similar Documents

Publication Publication Date Title
CN1052353C (zh) 带有残余误差校正的分数n频率合成器及其频率合成方法
US5977805A (en) Frequency synthesis circuit tuned by digital words
US6794944B2 (en) Lock detection circuit
US6456164B1 (en) Sigma delta fractional-N frequency divider with improved noise and spur performance
CN100555874C (zh) 分数n频率合成器内的数字增量求和调制器
US8306175B2 (en) Clock and data recovery circuit
US6693468B2 (en) Fractional-N synthesizer with improved noise performance
CN1447935B (zh) 用于产生时钟信号的方法以及时钟发生器
US7605665B2 (en) Fractional-N phase locked loop
US6642754B1 (en) Clock signal generator employing a DDS circuit
US6188288B1 (en) Fully integrated digital frequency synthesizer
CN1058498A (zh) 相位检测器
JP2758118B2 (ja) 誤差修正シンセサイザ
US20020114386A1 (en) Fractional N synthesizer with reduced fractionalization spurs
US6693987B1 (en) Digital-to-analog DAC-driven phase-locked loop PLL with slave PLL's driving DAC reference voltages
CN1232582A (zh) 具在用于波形选择的相位误差反馈的频率合成器
CN1262065C (zh) 频率合成器及合成方法
KR0149126B1 (ko) 혼합형 주파수 합성기
EP1518323B1 (en) Phase-locked loop with incremental phase detectors and a converter for combining a logical operation with a digital to analog conversion
US5050195A (en) Narrow range digital clock circuit
US5202846A (en) Prime number spur reduction for digital synthesis
US20050036580A1 (en) Programmable phase-locked loop fractional-N frequency synthesizer
US20240039521A1 (en) Fractional divider-calibrated phase modulator and interpolator for a wireless transmitter
CN115664388A (zh) 一种用于δς小数分频锁相环的三角波发生电路
CN118074679A (zh) 通过冗余和随机化来增强的多级数字控制延迟线线性

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee