CN118074679A - 通过冗余和随机化来增强的多级数字控制延迟线线性 - Google Patents

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CN118074679A CN202311562983.3A CN202311562983A CN118074679A CN 118074679 A CN118074679 A CN 118074679A CN 202311562983 A CN202311562983 A CN 202311562983A CN 118074679 A CN118074679 A CN 118074679A
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塔梅尔·穆罕默德·阿里
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Abstract

提供了通过冗余和随机化来增强的多级数字控制延迟线线性。一种减少分数杂散的电路包括数字‑时间转换器(DTC)，包括彼此串联电耦合的多个延迟级，该DTC被配置成使得各个延迟级被二进制切换直到码超过单元范围，然后被完全接通并此后被移动到下一级，各个延迟级包括具有依赖于码的积分非线性(INL)的数字控制延迟线(DCDL)，其中INL的最大值出现在中间码位置处；以及偏移级，包括串联电耦合到所述DTC的所述DCDL，被配置成针对所述DTC的各个所需时间延迟生成随机码，以针对各个所需时间延迟，确保减小落在所述中间码位置处的概率，并且将落点保持为尽可能远离所述中间码位置，从而改进所述INL和所述分数杂散。

Description

通过冗余和随机化来增强的多级数字控制延迟线线性
相关申请的交叉引用
本申请要求于2022年11月22日提交的题为“MULTI-STAGE DIGITAL-CONTROLLEDDELAY LINE LINEARITY ENHANCING BY REDUNDANCY AND RANDOMIZATION”的美国临时申请No.63/384,615的权益，该临时申请的全部内容通过引用明确地结合于此。
技术领域
本公开总体涉及信号传输，更具体地，涉及通过冗余和随机化来增强多级数字控制延迟线(DCDL)线性的电路和方法。
背景技术
本节中的陈述仅提供与本公开相关的背景信息，并且可以不构成现有技术。
重定时器已经被广泛地用于高速数据传输，并且充当高速串行链路的中继器。在工作中，重定时器从其接收端口RX接收信号，重采样所接收的信号，清除该信号，使其轨对轨，然后将该信号再次发送到其发送端口TX。理想地，重定时器应该以与接收数据相同的频率发送输出数据。实际上，TX使用分数-N频率合成器(TXPLL)来生成用于发送数据的时钟。各个TX通道使用专用TXPLL以允许各个通道的时间独立性。除了PPM(百万万分之几)跟踪外，分数-N操作还通过使用单个“PCB上”基准时钟发生器在通道速度方面提供灵活性。分数-N操作引起分数杂散，由于分数杂散转换为损害专用于高速链路的定时余量的确定性抖动，分数-N操作会限制链路的可实现BER或误码率。
因此，在本领域中存在解决迄今未解决的缺陷和不足的需要。
发明内容
以下给出了一个或多个方面的简化概述，以便提供对这些方面的基本理解。本概述不是对所有预期方面的广泛综述，并且既不旨在标识所有方面的关键或重要元素，也不旨在描绘任何或所有方面的范围。其唯一目的是以简化形式呈现一个或更多个方面的一些构思，作为稍后呈现的更详细描述的序言。
在本公开的各方面中，提供了电路和方法。
本发明的一个方面涉及一种用于减少分数杂散的电路，所述电路包括：数字-时间转换器(DTC)，所述DTC包括彼此串联电耦合的多个延迟级，所述DTC被配置成使得各个延迟级被二进制切换直到码超出单元范围并且接着其被完全接通，并且之后其被移动到下一级，其中，各个延迟级包括数字控制延迟线(DCDL)，其中，所述DCDL具有依赖于码的积分非线性(INL)，并且其中，所述INL的最大值出现在各个延迟级的中间码位置处；以及偏移级，所述偏移级包括串联电耦合到所述DTC的所述DCDL，所述偏移级被配置成针对所述DTC的各个所需时间延迟生成随机码，以针对所述DTC中的各个所需时间延迟，确保减小落在所述中间码位置处的概率，并且将落点保持为尽可能远离所述中间码位置，从而改进所述INL并因此改进所述分数杂散。
在一个实施例中，所述DCDL是可变斜率DCDL。
在一个实施例中，所述DCDL包括反相器，所述反相器由电容器跟随，所述反相器被配置成使得通过控制所述反相器或所述电容器的不同方面来改变输入时钟信号的斜率以提供不同延迟。
在一个实施例中，所述电容器包括至少一个金属电容器连同至少一个开关，或至少一个变容二极管。
在一个实施例中，所述反相器包括多个反相器。
在一个实施例中，所述DCDL还包括耦合在所述反相器与所述电容器之间的可变电阻器。
在一个实施例中，所述DCDL包括第一反相器、第二反相器、二进制加权金属氧化物金属(MOM)电容器阵列Vx、第一缓冲器和第二缓冲器，所述第一缓冲器和所述第二缓冲器在所述DCDL的输入端与输出端之间彼此串联电耦合。
在一个实施例中，所述二进制加权MOM电容器阵列Vx包括N个电容器连同开关，所述开关以二进制方式在操作上接通和断开以实现用于所述DCDL的2N个码的码范围，其中，N是等于或大于1的整数。
在一个实施例中，所述第一缓冲器具有作为所述Vx的斜率的函数的延迟，其中，所述码范围越增加，所述延迟变化越大。
在一个实施例中，所述随机码由伪随机二进制序列(PRBS)生成。
本公开的另一方面涉及一种用于减少分数杂散的方法，所述方法包括以下步骤：提供电路，所述电路包括：数字-时间转换器(DTC)，所述DTC包括彼此串联电耦合的多个延迟级，所述DTC被配置成使得各个延迟级被二进制切换直到码超出单元范围并且接着其被完全接通，并且之后其被移动到下一级，其中，各个延迟级包括数字控制延迟线(DCDL)，其中，所述DCDL具有依赖于码的积分非线性(INL)，并且其中，所述INL的最大值出现在各个延迟级的中间码位置处；偏移级，所述偏移级包括串联电耦合到所述DTC的所述DCDL；并且由所述偏移级针对所述DTC的各个所需时间延迟生成随机码，以针对所述DTC中的各个所需时间延迟，确保减小落在所述中间码位置处的概率，并且将落点保持为尽可能远离所述中间码位置，从而改进所述INL并因此改进所述分数杂散。
在一个实施例中，所述DCDL是可变斜率DCDL。
在一个实施例中，所述DCDL包括反相器，所述反相器由电容器跟随，所述反相器被配置成使得通过控制所述反相器或所述电容器的不同方面来改变输入时钟信号的斜率以提供不同延迟。
在一个实施例中，所述电容器包括至少一个金属电容器连同至少一个开关，或至少一个变容二极管。
在一个实施例中，所述反相器包括多个反相器。
在一个实施例中，所述DCDL还包括耦合在所述反相器与所述电容器之间的可变电阻器。
在一个实施例中，所述DCDL包括第一反相器、第二反相器、二进制加权金属氧化物金属MOM电容器阵列Vx、第一缓冲器和第二缓冲器，所述第一缓冲器和所述第二缓冲器在所述DCDL的输入端与输出端之间彼此串联电耦合。
在一个实施例中，所述二进制加权MOM电容器阵列Vx包括N个电容器连同开关，所述开关以二进制方式在操作上接通和断开以实现用于所述DCDL的2N个码的码范围，其中，N是等于或大于1的整数。
在一个实施例中，所述第一缓冲器具有作为所述Vx的斜率的函数的延迟，其中，所述码范围越增加，所述延迟变化越大。
在一个实施例中，所述随机码由伪随机二进制序列(PRBS)生成。
为了实现前述和相关目的，一个或多个方面包括下文充分描述并在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可采用各个方面的原理的各种方式中的少数几种，并且此描述旨在包括所有此类方面及其等效物。
附图说明
图1是示出具有数字分数-N锁相环(PLL)的重定时器的图。
图2A是示出可变斜率数字控制延迟线(DCDL)实现方式的图。
图2B示出了不同的DCDL架构。面板(A)或面板(B)：电容器包括至少一个金属电容器连同至少一个开关，或至少一个变容二极管。面板(C)：反相器包括多个反相器。面板(D)：DCDL还包括耦合在反相器和电容器之间的可变电阻器。
图3是示出利用串联的多个级联级DCDL实现的数字-时间转换器(DTC)的图。
图4是示出具有冗余和随机化的多级DTC的图。
图5示出了具有冗余和随机化的多级DTC的示例性结果。
具体实施方式
下文结合附图阐述的详细描述旨在作为对各种配置的描述，而非旨在表示其中可实践本文所述构思的仅有配置。详细描述包括用于提供对各种构思的透彻理解的特定细节。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践这些构思。在一些情况下，以框图形式示出了公知的结构和组件，以避免模糊这些构思。
现在将参考各种装置和方法来呈现电信系统的若干方面。这些装置和方法将在以下详细描述中描述，并在附图中通过各种块、组件、电路、过程、算法等(统称为“元件”)示出。这些元件可以使用电子硬件、计算机软件或其任意组合来实现。这些元件是实现为硬件还是软件依赖于具体应用和施加在整个系统上的设计约束。
作为示例、元件、或元件的任何部分、或元件的任何组合可被实现为包括一个或多个处理器的“处理系统”。处理器的实例包含微处理器、微控制器、图形处理单元(GPU)、中央处理单元(CPU)、应用处理器、数字信号处理器(DSP)、精简指令集计算(RISC)处理器、芯片上系统(SOC)、基带处理器、现场可编程门阵列(FPGA)、可编程逻辑装置(PLD)、状态机、选通逻辑、离散硬件电路和被配置成执行贯穿本发明所描述的各种功能性的其它合适硬件。处理系统中的一个或多个处理器可以执行软件。软件应被广义地解释为意指指令、指令集、代码、代码段、程序代码、程序、子程序、软件组件、应用程序、软件应用程序、软件包、例程、子例程、对象、可执行程序、执行线程、过程、函数等，无论是否被称为软件、固件、中间件、微代码、硬件描述语言等。
因此，在一个或多个示例方面中，所描述的功能可以用硬件，软件或其任何组合来实现。如果在软件中实现，则功能可以存储在计算机可读介质上或编码为计算机可读介质上的一个或多个指令或代码。计算机可读媒体包括计算机存储媒体。存储介质可以是可由计算机访问的任何可用介质。作为示例而非限制，这样的计算机可读介质可以包括随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、光盘存、，磁盘存储、其他磁存储设备、前述类型的计算机可读介质的组合、或可以用于存储计算机可访问的指令或数据结构形式的计算机可执行代码的任何其他介质。
在本公开的一个方面中，一种用于减少分数杂散的电路，所述电路包括：数字-时间转换器(DTC)，所述DTC包括彼此串联电耦合的多个延迟级，所述DTC被配置成使得各个延迟级被二进制切换直到码超出单元范围并且接着其被完全接通，并且之后其被移动到下一级，其中，各个延迟级包括数字控制延迟线(DCDL)，其中，所述DCDL具有依赖于码的积分非线性(INL)，并且其中，所述INL的最大值出现在各个延迟级的中间码位置处。
电路还包括：偏移级，所述偏移级包括串联电耦合到所述DTC的所述DCDL，所述偏移级被配置成针对所述DTC的各个所需时间延迟生成随机码，以针对所述DTC中的各个所需时间延迟，确保减小落在所述中间码位置处的概率，并且将落点保持为尽可能远离所述中间码位置，从而改进所述INL并因此改进所述分数杂散。在一些示例中，随机码由伪随机二进制序列(PRBS)生成。
在一些实施例中，所述DCDL是可变斜率DCDL。应当注意，也可以使用其它类型的DCDL，例如恒定斜率DCDL来实施本发明。
根据一些实施例，所述DCDL包括反相器，所述反相器由电容器跟随，所述反相器被配置成使得通过控制所述反相器或所述电容器的不同方面来改变输入时钟信号的斜率以提供不同延迟。
在一些示例中，所述电容器包括至少一个金属电容器连同至少一个开关，或至少一个变容二极管。在一些示例中，反相器可以被多个反相器代替。此外，DCDL还可以包括耦合在反相器和电容器之间的可变电阻器。
根据一些实施例，所述DCDL包括第一反相器、第二反相器、二进制加权金属氧化物金属MOM电容器阵列Vx、第一缓冲器和第二缓冲器，所述第一缓冲器和所述第二缓冲器在所述DCDL的输入端与输出端之间彼此串联电耦合。
在一些实例中，所述二进制加权MOM电容器阵列Vx包括N个电容器连同开关，所述开关以二进制方式在操作上接通和断开以实现用于所述DCDL的2N个码的码范围，其中，N是等于或大于1的整数。
在一些实施例中，所述第一缓冲器具有作为所述Vx的斜率的函数的延迟。所述码范围越增加，所述延迟变化越大。
在本公开的另一方面，一种用于减少分数杂散的方法，所述方法包括以下步骤：提供电路，所述电路包括：DTC，所述DTC包括彼此串联电耦合的多个延迟级，所述DTC被配置成使得各个延迟级被二进制切换直到码超出单元范围并且接着其被完全接通，并且之后其被移动到下一级，其中，各个延迟级包括DCDL，其中，所述DCDL具有依赖于码的INL，并且其中，所述INL的最大值出现在各个延迟级的中间码位置处；偏移级，所述偏移级包括串联电耦合到所述DTC的所述DCDL；并且由所述偏移级针对所述DTC的各个所需时间延迟生成随机码，以针对所述DTC中的各个所需时间延迟，确保减小落在所述中间码位置处的概率，并且将落点保持为尽可能远离所述中间码位置，从而改进所述INL并因此改进所述分数杂散。在一些示例中，随机码由伪随机二进制序列(PRBS)生成。
在一些实施例中，所述DCDL是可变斜率DCDL。应当注意，也可以使用其它类型的DCDL，例如恒定斜率DCDL来实施本发明。
根据一些实施例，所述DCDL包括反相器，所述反相器由电容器跟随，所述反相器被配置成使得通过控制所述反相器或所述电容器的不同方面来改变输入时钟信号的斜率以提供不同延迟。
在一些示例中，所述电容器包括至少一个金属电容器连同至少一个开关，或至少一个变容二极管。在一些示例中，反相器可以被多个反相器代替。此外，DCDL还可以包括耦合在反相器和电容器之间的可变电阻器。
根据一些实施例，所述DCDL包括第一反相器、第二反相器、二进制加权MOM电容器阵列Vx、第一缓冲器和第二缓冲器，所述第一缓冲器和所述第二缓冲器在所述DCDL的输入端与输出端之间彼此串联电耦合。
在一些实例中，所述二进制加权MOM电容器阵列Vx包括N个电容器连同开关，所述开关以二进制方式在操作上接通和断开以实现用于所述DCDL的2N个码的码范围，其中，N是等于或大于1的整数。
在一些实施例中，所述第一缓冲器具有作为所述Vx的斜率的函数的延迟。所述码范围越增加，所述延迟变化越大。
应注意，可以使用DCDL的不同实现方式。其可以是单端的或差分的，后者可以帮助抑制类似的电源噪声和其它不希望的内容。此外，其可以完全在基准路径中或完全在反馈路径中。此外，不同的DCDL架构也可用于实施本发明。
在以下描述中，阐述了关于所公开的主题的系统和方法以及此类系统和方法可在其中操作的环境等的许多具体细节，以便提供对所公开的主题的透彻理解。此外，应当理解，以下提供的示例是示例性的，并且预期存在在所公开的主题的范围内的其他系统和方法。
图1是示出具有数字分数-N锁相环(PLL)的重定时器的图示100。发送器102从其发送信道/端口TX发送高速信号。充当用于高速串行链路的中继器的重定时器104从其接收信道/端口RX接收该高速信号，对其进行重采样，对其进行清理，然后再次向发送信道/端口TX发送。重定时器104应该以与接收数据相同的频率发送输出数据。为此，使用发送器锁相环(PLL)120，其产生用于发送数据的时钟。PLL 120具有进行频率偏移跟踪的能力。例如，发送器102可以以10GHz发送数据，重定时器104有时由于准确性而可以产生10GHz+1MHz的片上频率。PLL 120需要跟踪频率偏移，例如该1MHz，以确保重定时器104在严格跟随所接收的时钟而以与其正在接收的频率完全相同的频率(例如10GHz)进行发送。PLL 120包括为时间-数字转换器(TDC)108的主块、数字环路滤波器(DLF)110、压控振荡器(VCO)112、多模分频器(MMD)114、数字控制延迟线(DCDL)116和分数-N控制块106。TDC 108检测输入时钟130的相位之间的差，并通过DLF 110发送该相位。并将其发送到VCO 112以校正VCO 112的相位。在VCO相位被校正后，其通过反馈路径被发送回MMD 114。其最后被发送到TDC 108，以在校正之后再次测量相位。因此这是锁相环。该锁相环将VCO 112的相位锁定到进入TDC 108的输入基准时钟130的相位。该功能要求PLL 120工作在分数结束模式，因为其不是基准时钟的整数，其只是基准时钟的非常小的分数。PLL 120必须是分数PLL。例如，输入时钟130的基准时钟可以是100MHz，如果VCO 112的输出频率是10GHz，则MMD 114仅将时钟除以100。其变为100MHz。这两个时钟是相同的。TDC 108可以进行这种比较。在该示例中，VCO 112的输出频率是10GHz+Δf，MMD 114需要将时钟除以(10GHz+Δf)/100MHz＝100+α，必须添加附加的非常小的因子α，使得分频变为10GHz+Δf。于是，该分频器变为分数的。这可以由分数-N控制块106控制。分数-N操作引起分数杂散，其会限制链路的性能可实现的误码率(BER)。分数杂散基本上引起确定性抖动。因此，添加了数字控制延迟线(DCDL)块116以消除量化噪声。由于DCDL非线性是分数杂散的源，所以需要改进DCDL非线性以减少分数杂散。
图2A是示出可变斜率数字控制延迟线(DCDL)实现方式的图示200。DCDL 210是反相器214，其后是电容器216。通过控制反相器214或电容器216的不同方面，可以改变输入时钟信号212的斜率，从而可以提供不同的延迟和输出时钟信号218。
根据一些示例，还可以使用不同的DCDL架构来实施本发明。如图2B所示，电容器可以是至少一个金属电容器连同至少一个开关，或至少一个变容二极管(面板A或模板B)。反相器可以用多个反相器(面板C)来代替。此外，DCDL还可以包括耦合在反相器和电容器之间的可变电阻器(面板D)。
图3是示出利用串联的多个级联级DCDL实现的数字-时间转换器(DTC)350的图。DCDL 310具有两个反相器314和316(如缓冲器)，并且接着二进制加权金属氧化物金属(MOM)电容器阵列Vx包括电容器340-0，340-1，…，340-6连同可以以二进制方式接通和断开以实现128个码的开关。然后，最后的两个缓冲器318和320仅缓冲信号。失匹配的源可以是电容器之间的随机失匹配。其可以是Vx节点处的非线性电容值。反相器318的延迟是Vx的斜率的函数，其也是主要因素，因为DCDL 310的范围越增加，该延迟变化越大。DCDL 310的问题是通常存在依赖于码的积分非线性(INL)，这意味着该延迟是不同的。延迟依赖于接通多少个级。如果一个级接通，则延迟将为Δt，但如果多个级接通，则延迟将为Δt+ε，其中ε为误差，因为其表现不同。斜率越大，该级的响应就越大。因此，其具有较多的延迟。差分非线性(DNL)被定义为针对各个数字码步的实际值和理想值之间的差。因此，DNL是各个步的误差。如果将所有误差相加，则变成INL。DCDL 310的DNL是线性函数。DNL在码范围的开始处最大。随着码步的增加，DNL变得越来越小。在中间码中，实际值非常接近理想值，使得DNL几乎为零。然后，DNL开始向其他方向行进并变为负。INL是DNL在总码范围中的积分。DCDL 310的INL于是是二次曲线。
其中Dmax是在码范围的开始处的DNL值，T是中间码。
为了减小INL，总码范围被分成多个级。各个级是二进制切换的，直到码超过单元范围，然后其被完全接通，然后其移动到下一级。引入了一种采用串联的多个级联级DCDL实现的数字-时间转换器(DTC)。在该示例中，8个串联连接的DCDL 310-0，310-1，…，310-7形成多级DTC 350。
因此INL减小了8倍，并且改进了8倍。
图4是示出具有冗余和随机化的多级DTC的图示400。在DTC 450之后，引入了第九级偏移DCDL 410-8以进一步改进INL。INL的最大值发生在各个级的中间码位置。如果针对各个所需时间延迟，可以减小落在中间码位置的概率，并且可以将落点保持为尽可能远离中间码位置，则可以进一步改进INL，因此也将改进分数杂散。通过DCDL 410-8引入附加的随机偏移将实现该改进。
在该示例中，各个DCDL具有7个比特。因此，各个DCDL的码范围是27＝128。DTC 350的总码范围是128×8＝1024。例如，需要为507的延迟。DTC 350需要应用507个码。在64处，将附加级410-8设定为中间码。总码延迟现在为507+64＝571。现在，将通过伪随机二进制序列(PRBS)创建在0至64之间的随机数，例如27。从507中减去27，结果为480。由于480＝128×3+96，所以前3个级410-0、410-1和410-2将被完全填满以从它们得到最大延迟。剩余的96个码落在第四级410-3内。现在将把27加到附加级410-8的中间码，64+27＝91。因此，总延迟将是480+91＝571。
在第二示例中，需要为832的延迟。DTC 350需要应用832个码。在64处，将附加级410-8设定为中间码。总码延迟现在是832+64＝896。现在，PRBS将创建0至64之间的随机数，例如50。从832中减去50，结果是782。由于782＝128×6+14，因此前6个级410-0，410-1，…，410-5将被完全填满以从它们得到最大延迟。其余14个码落在第七级410-6内。现在将50加到附加级410-8的中间码，64+50＝114。因此，总延迟将是782+114＝896。
参照图5，由多级DTC生成的频谱中的分数杂散的示例性结果。面板(A)和面板(C)是通过没有随机化的正常技术获得的结果，面板(B)和面板(D)是根据本发明的一些实施例通过冗余和随机化获得的结果。后者具有比前者改进了至少7dB的分数杂散。
应当理解，所公开的过程/流程图中的块的特定顺序或层次是示例性方法的说明。基于设计偏好，应当理解，可以重新排列过程/流程图中块的特定顺序或层次。此外，可以组合或省略一些块。所附方法权利要求以样本顺序呈现各个块的元素，并且不意味着限于所呈现的特定顺序或层次。
提供先前描述以使得所属领域的技术人员能够实践本文所描述的各个方面。所属领域的技术人员将容易明白对这些方面的各种修改，并且本文所界定的一般原理可应用于其它方面。因此，权利要求不旨在限于本文所示的方面，而是与语言权利要求一致的全部范围一致，其中除非明确地如此陈述，否则以单数形式提及元件不旨在表示“一个且仅一个”，而是表示“一个或多个”。词语“示范性”在本文中用于意指“充当实例，例子或说明”。本文中描述为“示范性”的任何方面不必解释为比其它方面优选或有利。除非另有特别说明，术语“一些”是指一个或多个。诸如“A、B或C中的至少一者”，“A、B或C中的一者或多者”，“A、B和C中的至少一者”，“A、B和C中的一者或多者”和“A、B，C或其任何组合”的组合包括A、B和/或C的任何组合，并且可包括多个A、多个B或多个C。具体地，组合例如“A、B或C中的至少一种”、“A、B或C中的一种或多种”、“A、B和C中的至少一种”、“A、B和C中的一种或多种”和“A、B、C或其任何组合”可以是仅A、仅B、仅C、A和B、A和C、B和C、或A和B和C，其中任何这样的组合可以包含A、B或C的一个或多个成员。本公开通篇描述的各个方面的元件的所有结构和功能等效物(其对于本领域普通技术人员是已知的或稍后变得已知)明确地以引用的方式并入本文中并且旨在由权利要求书涵盖。此外，本文所公开的任何内容都不旨在奉献给公众，而不管这些公开内容是否在权利要求书中明确陈述。词语“模块”、“机构”、“元件”、“装置”等可以不是词语“装置”的替代物。因此，除非使用短语“用于…的装置”明确地陈述该元件，否则权利要求元件不应解释为装置加功能。

Claims (20)

1.一种用于减少分数杂散的电路，所述电路包括：
数字-时间转换器DTC，所述DTC包括彼此串联电耦合的多个延迟级，所述DTC被配置成使得各个延迟级被二进制切换直到码超出单元范围并且接着其被完全接通，并且之后其被移动到下一级，其中，各个延迟级包括数字控制延迟线DCDL，其中，所述DCDL具有依赖于码的积分非线性INL，并且其中，所述INL的最大值出现在各个延迟级的中间码位置处；以及
偏移级，所述偏移级包括串联电耦合到所述DTC的所述DCDL，所述偏移级被配置成针对所述DTC的各个所需时间延迟生成随机码，以确保针对所述DTC中的各个所需时间延迟，减小落在所述中间码位置处的概率，并且将落点保持为尽可能远离所述中间码位置，从而改进所述INL并因此改进所述分数杂散。
2.根据权利要求1所述的电路，其中，所述DCDL是可变斜率DCDL。
3.根据权利要求2所述的电路，其中，所述DCDL包括反相器，所述反相器由电容器跟随，所述反相器被配置成使得通过控制所述反相器或所述电容器的不同方面来改变输入时钟信号的斜率以提供不同延迟。
4.根据权利要求3所述的电路，其中，所述电容器包括至少一个金属电容器连同至少一个开关，或至少一个变容二极管。
5.根据权利要求3所述的电路，其中，所述反相器包括多个反相器。
6.根据权利要求3所述的电路，其中，所述DCDL还包括耦合在所述反相器与所述电容器之间的可变电阻器。
7.根据权利要求2所述的电路，其中，所述DCDL包括第一反相器、第二反相器、二进制加权金属氧化物金属MOM电容器阵列Vx、第一缓冲器和第二缓冲器，所述第一缓冲器和所述第二缓冲器在所述DCDL的输入端与输出端之间彼此串联电耦合。
8.根据权利要求7所述的电路，其中，所述二进制加权MOM电容器阵列Vx包括N个电容器连同开关，所述开关以二进制方式在操作上接通和断开以实现用于所述DCDL的2N个码的码范围，其中，N是等于或大于1的整数。
9.根据权利要求8所述的电路，其中，所述第一缓冲器具有作为所述Vx的斜率的函数的延迟，其中，所述码范围越增加，所述延迟变化越大。
10.根据权利要求1所述的电路，其中，所述随机码由伪随机二进制序列PRBS生成。
11.一种用于减少分数杂散的方法，所述方法包括以下步骤：
提供电路，所述电路包括：
数字-时间转换器DTC，所述DTC包括彼此串联电耦合的多个延迟级，所述DTC被配置成使得各个延迟级被二进制切换直到码超出单元范围并且接着其被完全接通，并且之后其被移动到下一级，其中，各个延迟级包括数字控制延迟线DCDL，其中，所述DCDL具有依赖于码的积分非线性INL，并且其中，所述INL的最大值出现在各个延迟级的中间码位置处；
偏移级，所述偏移级包括串联电耦合到所述DTC的所述DCDL；并且
由所述偏移级针对所述DTC的各个所需时间延迟生成随机码，以针对所述DTC中的各个所需时间延迟，确保减小落在所述中间码位置处的概率，并且将落点保持为尽可能远离所述中间码位置，从而改进所述INL并因此改进所述分数杂散。
12.根据权利要求11所述的方法，其中，所述DCDL是可变斜率DCDL。
13.根据权利要求12所述的方法，其中，所述DCDL包括反相器，所述反相器由电容器跟随，所述反相器被配置成使得通过控制所述反相器或所述电容器的不同方面来改变输入时钟信号的斜率以提供不同延迟。
14.根据权利要求13所述的方法，其中，所述电容器包括至少一个金属电容器连同至少一个开关，或至少一个变容二极管。
15.根据权利要求13所述的方法，其中，所述反相器包括多个反相器。
16.根据权利要求13所述的方法，其中，所述DCDL还包括耦合在所述反相器与所述电容器之间的可变电阻器。
17.根据权利要求12所述的方法，其中，所述DCDL包括第一反相器、第二反相器、二进制加权金属氧化物金属MOM电容器阵列Vx、第一缓冲器和第二缓冲器，所述第一缓冲器和所述第二缓冲器在所述DCDL的输入端与输出端之间彼此串联电耦合。
18.根据权利要求17所述的方法，其中，所述二进制加权MOM电容器阵列Vx包括N个电容器连同开关，所述开关以二进制方式在操作上接通和断开以实现用于所述DCDL的2N个码的码范围，其中，N是等于或大于1的整数。
19.根据权利要求18所述的方法，其中，所述第一缓冲器具有作为所述Vx的斜率的函数的延迟，其中，所述码范围越增加，所述延迟变化越大。
20.根据权利要求11所述的方法，其中，所述随机码由伪随机二进制序列PRBS生成。
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