CN212231425U - 一种快速自动频率校准装置 - Google Patents

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Abstract

本实用新型公开了一种快速自动频率校准装置，采用整数周期计算单元和小数周期计算单元分别对参考频率信号周期内VCO频率信号的整数周期个数和小数周期个数进行计数，其中通过反相延迟采样电路对VCO频率信号进行多次反相延迟处理，参考频率信号对反相延迟信号进行采样，基于采样信号计算参考频率信号与其后面邻近的VCO频率信号上升沿之间的差值，并基于所述差值确定参考频率信号周期内VCO频率信号的小数周期个数；整数周期个数和小数周期个数相加，能够快速且准确地获取参考频率信号周期内VCO频率信号的完整周期个数，进一步生成控制逻辑字控制校准压控振荡器的输出频率。有效地降低了校准时间，能够满足高性能快速频率校准系统的应用要求。

Description

一种快速自动频率校准装置
技术领域
本实用新型涉及集成电路技术领域，尤其涉及一种快速自动频率校准装置。
背景技术
频率合成器(FS，Frequency Synthesizer)是现代无线收发器中一个非常重要的模块，如图1A所示为FS的基本结构示意图，包括锁相环(PLL，Phase Locked Loop)结构1、电容阵列2和频率校准模块3，PLL结构1主要由鉴频鉴相器PFD(Phase Frequency Detector)11、电荷泵CP(Charge Pump)12、环路滤波器LPF(Low Pass Filter)13、分频器(Divider)14和压控振荡器VCO(Voltage Controlled Oscillator)15组成。
为了保证电源电压温度(PVT，Power Voltage Temperature)变化时具有较强的鲁棒性，通常要求FS输出较宽的频率范围，这就意味着片上VCO需具有较宽的调谐范围。而VCO的宽带调谐范围一般是通过固定电感调整电容阵列2得到，比如采用2进制权重形式的电容阵列，通过调整接入的电容大小获得宽带调谐范围。这样，VCO的调谐特性曲线就会有多条子带。
在快速跳频通信系统中，如军事雷达，FS切换频率时，需要快速的找到合适的子带以满足通信系统的锁定时间要求。同时，VCO子带之间一般会有一定比例的交叠，而由于VCO调谐增益及CP输出电压的非线性，当FS锁定在VCO子带二端时相位噪声一般较差，因此最好是将FS锁定在子带中间位置。为了快速准确的选择合适的子带，就需要用到自动频率校准(AFC，Automatic Frequency Calibration)电路。现有的频率校准方案一般可以分为两种，一种是基于控制电压的闭环校准方案，另一种是基于计数形式的开环校准方案。
基于控制电压的闭环校准方案，采用如图1B所示的电路结构，通过设置VCO的控制字，在闭环状态下判断VCO控制电压是否落入设定的范围来确定所设置的VCO控制字是否合适。该方案由于工作在闭环模式下，因此每次环路锁定需要较长时间，这个时间根据环路带宽而定，通常是几十us甚至上百us，如果VCO子带很多，那么整个AFC的校准时间将会很长，可能达到ms级别，这在快速跳频系统中是不可接受的。
基于计数形式的开环校准方案，采用如图1C所示的电路结构，在一个固定的时间窗口中对参考频率信号FREF和VCO的输出频率信号FVCO同时进行计数，根据计数的结果来判断当前VCO的输出频率，从而对VCO输出频带进行调整。该方案在进行计数时是基于开环结构，因此稳定时间较快。现在FS中一般都采用这种方法。但是由于计数器只能计算整数个周期，而VCO频带间有时候频率间隔很小，所对应的整数分频比相差可能小于1，因此为了正确区分子带，只能通过增加计数窗口的时间来保证准确性，需要在一个较长时间内进行计数，这样就增加了AFC的校准时间，在快速跳频系统中也是难以接受的。
实用新型内容
本实用新型针对现有技术中自动频率校准方案校准时间长(几十上百微秒)，无法满足高性能快速校准系统的应用要求的技术问题，提供了一种新的技术来提高频率校准速度，降低校准时间。
本实用新型提供了一种快速自动频率校准装置，包括：
全局时钟产生电路，包括：第一输入端和第二输入端；所述第一输入端与压控振荡器连接，用于输入VCO频率信号；所述第二输入端与参考信号源连接，用于输入参考频率信号；通过控制VCO频率信号对参考频率信号过采样，获取全局时钟信号；
整数周期计算单元，包括：第三输入端和第四输入端；所述第三输入端与所述压控振荡器连接，用于输入VCO频率信号；所述第四输入端与所述全局时钟产生电路连接，用于输入所述全局时钟信号；通过对所述VCO频率信号和所述全局时钟信号进行处理，获取参考频率信号周期内VCO频率信号的整数周期个数；
反相延迟采样电路，包括：第五输入端和第六输入端；所述第五输入端与压控振荡器连接，用于输入VCO频率信号；所述第六输入端与参考信号源连接，用于输入参考频率信号；通过对VCO频率信号进行多次反相延迟处理，获得反相延迟信号，并通过所述参考频率信号对所述反相延迟信号进行采样，获得采样信号；
小数周期计算单元，与所述反相延迟采样电路的输出端相连，用于基于所述采样信号计算参考频率信号与其后面邻近的VCO频率信号上升沿之间的差值，并基于所述差值确定参考频率信号周期内VCO频率信号的小数周期个数；
加法器，与所述整数周期计算单元和所述小数周期计算单元的输出端相连，用于将所述整数周期个数和所述小数周期个数进行相加处理，获得参考频率信号周期内VCO频率信号的完整周期个数；
数字控制逻辑电路，与所述加法器相连，用于基于所述完整周期个数生成控制逻辑字，以控制校准压控振荡器的输出频率。
可选的，所述整数周期计算单元，还包括：
第一计数器，用于在参考频率信号周期内、在VCO频率信号的上升沿的触发下进行累加计数，获取多个第一计数值；
第一计数输出单元，用于在所述全局时钟信号的控制下输出多个第一计数值；
第一计算单元，用于基于多个第一计数值计算参考频率信号周期内VCO频率信号的整数周期个数。
可选的，所述第一计数器的工作频率为GHz级别，所述第一计数器包含多级异步计数器和多级同步计数器。
可选的，所述反相延迟采样电路，还包括：
反相延迟单元，用于对VCO频率信号进行多次反相延迟处理，获得反相延迟信号；
采样单元，用于控制参考频率信号对所述反相延迟信号进行采样，获得采样信号。
可选的，所述反相延迟单元包含M个反相器，M为正整数，M≥Tvco/Tinv；
其中，Tvco为VCO频率信号周期时间，Tinv为反相器的延迟时间。
可选的，所述小数周期计算单元，包括：
第二计数器，用于在VCO频率信号周期内、在参考频率信号的上升沿的触发下进行累加计数，获取多个第二计数值；
第二计算单元，用于获取多个第二计数值分别对应的多组采样信号，并基于多组采样信号计算参考频率信号与其后面邻近的VCO频率信号上升沿之间的差值，并基于所述差值确定参考频率信号周期内VCO频率信号的小数周期个数。
可选的，所述全局时钟信号用于对所述整数周期计算单元和所述小数周期计算单元中的计数器进行同步。
本实用新型中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本实用新型快速自动频率校准方案采用整数周期计算单元和小数周期计算单元分别对参考频率信号周期内VCO频率信号的整数周期个数和小数周期个数进行计数，其中在进行小数周期计数时，通过反相延迟采样电路对VCO频率信号进行多次反相延迟处理，并通过所述参考频率信号对所述反相延迟信号进行采样，获得采样信号，进而基于所述采样信号计算参考频率信号与其后面邻近的VCO频率信号上升沿之间的差值，并基于所述差值确定参考频率信号周期内VCO频率信号的小数周期个数；整数周期个数和小数周期个数相加，能够快速且准确地获取参考频率信号周期内VCO频率信号的完整周期个数，即准确且快速地获取VCO频率信号的当前输出频率，以准确地生成控制逻辑字控制校准压控振荡器的输出频率。有效地降低了校准时间，校准时间降低至2us以内，具有很明显的改善效果能够满足高性能快速校准系统的应用要求。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其它的附图。
图1A为本实用新型背景技术提供的一种现有频率合成器的基本结构示意图；
图1B为本实用新型背景技术提供的基于控制电压的闭环校准方案的结构示意图；
图1C为本实用新型背景技术提供的基于计数形式的开环校准方案的结构示意图；
图2A为本实用新型实施例提供的一种快速自动频率校准装置结构示意图；
图2B为本实用新型实施例提供的另一种快速自动频率校准装置结构示意图；
图3A为本实用新型实施例提供的全局时钟产生电路硬件实现图；
图3B为本实用新型实施例提供的全局时钟产生电路产生全局时钟的波形图；
图4为本实用新型实施例提供的压控振荡器输出频率信号、参考频率信号和全局时钟信号的瞬态时序关系图；
图5A为本实用新型实施例提供的参考频率信号FREF上升沿与其前一个VCO输出频率FVCO的上升沿临近情况下的误差示意图；
图5B为本实用新型实施例提供的参考频率信号FREF上升沿与其前一个VCO输出频率FVCO的下降沿临近情况下的误差示意图；
图6为本实用新型实施例提供的VCO输出频率FVCO经过延迟链结构的时间数据转换器延迟处理的时序图；
图7为本实用新型实施例提供的一种快速自动频率校准装置应用于频率合成器中的整体方案图；
图8为本实用新型实施例提供的一种快速自动频率校准装置的校准时间仿真图。
具体实施方式
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对照附图说明本实用新型的具体实施方式。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，并获得其它的实施方式。
为使图面简洁，各图中只示意性地表示出了与本实用新型相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
下面以具体实施例详细介绍本实用新型的技术方案。
实施例一
请参考图2A，本申请实施例提供的一种快速自动频率校准装置2，包括：
全局时钟产生电路21，包括：第一输入端和第二输入端；所述第一输入端与压控振荡器VCO连接，用于输入VCO频率信号Fvco；所述第二输入端与参考信号源REF_SIG_S连接，用于输入参考频率信号FREF；通过控制VCO频率信号Fvco对参考频率信号FREF进行采样，获取全局时钟信号CKR；其中，全局时钟信号CKR用于对整数周期计算单元22和小数周期计算单元24中的计数器进行同步。
整数周期计算单元22，包括：第三输入端和第四输入端；所述第三输入端与所述压控振荡器VCO连接，用于输入VCO频率信号Fvco；所述第四输入端与全局时钟产生电路21连接，用于输入全局时钟信号CKR；通过对VCO频率信号Fvco和全局时钟信号CKR进行处理，获取参考频率信号FREF周期内VCO频率信号Fvco的整数周期个数；
反相延迟采样电路23，包括：第五输入端和第六输入端；所述第五输入端与压控振荡器VCO连接，用于输入VCO频率信号Fvco；所述第六输入端与参考信号源REF_SIG_S连接，用于输入参考频率信号FREF；通过对VCO频率信号Fvco进行多次反相延迟处理，获得反相延迟信号，并通过参考频率信号FREF对所述反相延迟信号进行采样，获得采样信号；
小数周期计算单元24，与反相延迟采样电路23的输出端相连，用于基于所述采样信号计算参考频率信号FREF与其后面邻近的VCO频率信号Fvco上升沿之间的差值，并基于所述差值确定参考频率信号FREF周期内VCO频率信号Fvco的小数周期个数；
加法器25，与整数周期计算单元22和小数周期计算单元24的输出端相连，用于将所述整数周期个数和所述小数周期个数进行相加处理，获得参考频率信号FREF周期内VCO频率信号Fvco的完整周期个数；
数字控制逻辑电路26，与加法器25相连，用于基于所述完整周期个数生成控制逻辑字，以控制校准压控振荡器VCO的输出频率。
在本实施例中，仍请参考图2A，快速自动频率校准装置用于频率合成器FS中对压控振荡器VCO的输出频率进行快速校准，VCO校准后的输出频率作为FS的最终输出频率。
本方案将数字电路的思想应用于FS模拟电路。通过计数将数字转换为时间是本方案的关键。在整数周期计算单元22和小数周期计算单元24分别设置有计数器，由于两个计数器的时钟不同步，计算结果可能不准，因此需要对时钟同步，形成全局时钟。全局时钟产生电路21如图3A和图3B所示，通过VCO输出频率信号Fvco对参考频率信号FREF过采样得到。
计算所述整数周期个数的原理：在每个VCO输出频率信号Fvco上升沿到来的时刻，整数周期计算单元22的计数器加1，计数结果在全局时钟信号CKR上升沿到来时输出，用N表示，如图4所示。前后二次计数之差表示在一个FREF周期内Fvco输出的整数周期个数。
在具体实施过程中，请参考图2B，整数周期计算单元22，包括：
第一计数器221，用于在参考频率信号FREF周期内、在VCO频率信号Fvco的上升沿的触发下进行累加计数，获取多个第一计数值；
第一计数输出单元222，用于在全局时钟信号CKR的控制下输出多个第一计数值；
第一计算单元223，用于基于多个第一计数值计算参考频率信号FREF周期内VCO频率信号Fvco的整数周期个数。
在具体实施过程中，整数周期计算是通过高速计数器实现。由于需要计算一个FREF周期内Fvco输出的整数周期个数，第一计数器221的工作频率为GHz级别。第一计数器221包含多级异步计数器和多级同步计数器，具体的，采用九级计数，在前三级计数器采用异步计数器，而后六级采用同步计数器。整数计数主要是模拟形式的D触发器链路，这里不再一一赘述。
在计算获得参考频率信号FREF周期内VCO频率信号Fvco的整数周期个数的同时，需要计算小数周期个数，小数周期个数需要基于反相延迟采样电路23输出的采样信号计算获得，仍请参考图2B，反相延迟采样电路23，包括：
反相延迟单元231，用于对VCO频率信号Fvco进行多次反相延迟处理，获得反相延迟信号；
采样单元232，用于控制参考频率信号FREF对所述反相延迟信号进行采样，获得采样信号。
具体的，反相延迟单元231包含M个反相器：
M≥Tvco/Tinv (I)
其中，M为正整数，Tvco为VCO频率信号Fvco周期时间，Tinv为反相器的延迟时间。
仍请参考图2B，小数周期计算单元24，包括：
第二计数器241，用于在VCO频率信号Fvco周期内、在参考频率信号FREF的上升沿的触发下进行累加计数，获取多个第二计数值；
第二计算单元242，用于获取多个第二计数值分别对应的多组采样信号，并基于多组采样信号计算参考频率信号FREF与其后面邻近的VCO频率信号Fvco上升沿之间的差值，并基于所述差值确定参考频率信号FREF周期内VCO频率信号Fvco的小数周期个数。
具体的，如图4所示，在重定时之后，CKR与FREF之间会存在一定误差，而由于CKR是Fvco过采样FREF得到的，因此CKR与FREF之间的误差也就是FREF与其后面邻近的Fvco上升沿之间的误差ε，需要准确计算出该误差才能估计出当前分频比。误差估计方法如图5A-5B所示，图5A为参考频率信号FREF上升沿与其前一个VCO输出频率Fvco的上升沿临近的情况，图5B为参考频率信号FREF上升沿与其前一个VCO输出频率Fvco的下降沿临近的情况。
首先需要分别估计FREF上升沿与其前一个Fvco上升沿和下降沿之间的延时差Δtr和Δtf，然后通过公式(II)计算获得误差：
ε＝1-Δtr/TV (II)
其中TV＝2|Δtr-Δtf|。VCO频率信号Fvco经过一系列反相器延迟链后被FREF信号采样，通过采样结果中1-0及0-1的跳变位置可以得到Δtr和Δtf，进而通过上式计算出误差。
在具体实施过程中，反相延迟采样电路23可通过时间数据转换器(TDC，Time toDigital Converter)实现，如图6所示，为延迟链结构的TDC的时序图，D(1)～D(8)为Fvco的多个延迟信号。例如，在参考频率信号(FREF)的第10个时钟上升沿，采样得到的结果为10000111，则信号从1跳变到0发生在第一个bit，而从0跳变到1则发生在第五个bit，因此可以得到参考频率信号FREF落后其前面临近的Fvco上升沿1个反相器延时Tinv，而此时VCO的频率周期为2*(5-1)＝8个反相器延时(8*Tinv)，因此计算得到的相位误差ε[10]＝1-Tinv/(8*Tinv)＝7/8。通过TDC结合计数器的方法，可以在一个周期内就得到当前频率的准确值，因此可以快速的进行自动频率校准。同时，要求反相器的个数M满足式(I)的约束。
进一步，将整数周期个数和小数周期个数结合起来，就可以得到一个参考周期(FREF)内VCO的周期个数。
结合图4和表1，为一个计数例子，FREF周期为2.6，FVCO和FREF存在初始相位差ε，经过第一次重定时，FREF与FVCO之间存在0.7的相位误差，第一次CKR上升沿时输出计数值C＝1。第二次重定时，FREF与FVCO之间存在0.1的相位误差，第二次CKR上升沿时输出C＝3。通过计算:
FREF[K]＝C[K]-C[K-1]+ε[K-1]-ε[K] (III)
即可以得到瞬态分频比。每次输出结果如表1所示。也就是说，最多只需要二个参考信号周期，就可以精确计算得到此时的FREF与FVCO分频比及FVCO输出频率。
表1每次CKR上升沿到来时各参数的值
K ε[K] C[K] F<sub>REF</sub>[K]
1 0.7 1
2 0.1 3 2.6
3 0.5 6 2.6
4 0.9 9 2.6
5 0.3 11 2.6
6 0.7 14 2.6
本方案自动频率校准装置应用于频率合成器的整体方案如图7所示，频率合成器包括锁相环回路(由鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器DIV组成)和本方案自动频率校准装置2，在进行校准时，环路断开，VCO的输出频率信号FVCO和参考频率信号FREF被送到自动频率校准装置2中，经过计算比较后输出控制逻辑调整字BN4<5:0>，对VCO进行校准，校准后的VCO的输出频率经后合成器输出本振信号LO，即为FS当前最终的输出频率。每次比较和计算一共耗费10个参考时钟周期，一共进行7次比较，因此可以大大缩小AFC校准时间。仿真结果如图8所示，可以看到，从自动频率校准开始到结束，一共进行了7次比较，耗时1.4us。
本方案技术效果主要是大大减小AFC校准时间，传统的开环或者闭环校准需要几十上百微秒，但是采用本方案提出的基于TDC的AFC方案，可以将校准时间降低至2us以内，具有很明显的改善效果。
尽管已描述了本实用新型的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本实用新型范围的所有变更和修改。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (7)

1.一种快速自动频率校准装置，其特征在于，包括：
全局时钟产生电路，包括：第一输入端和第二输入端；所述第一输入端与压控振荡器连接，用于输入VCO频率信号；所述第二输入端与参考信号源连接，用于输入参考频率信号；通过控制VCO频率信号对参考频率信号过采样，获取全局时钟信号；
整数周期计算单元，包括：第三输入端和第四输入端；所述第三输入端与所述压控振荡器连接，用于输入VCO频率信号；所述第四输入端与所述全局时钟产生电路连接，用于输入所述全局时钟信号；通过对所述VCO频率信号和所述全局时钟信号进行处理，获取参考频率信号周期内VCO频率信号的整数周期个数；
反相延迟采样电路，包括：第五输入端和第六输入端；所述第五输入端与压控振荡器连接，用于输入VCO频率信号；所述第六输入端与参考信号源连接，用于输入参考频率信号；通过对VCO频率信号进行多次反相延迟处理，获得反相延迟信号，并通过所述参考频率信号对所述反相延迟信号进行采样，获得采样信号；
小数周期计算单元，与所述反相延迟采样电路的输出端相连，用于基于所述采样信号计算参考频率信号与其后面邻近的VCO频率信号上升沿之间的差值，并基于所述差值确定参考频率信号周期内VCO频率信号的小数周期个数；
加法器，与所述整数周期计算单元和所述小数周期计算单元的输出端相连，用于将所述整数周期个数和所述小数周期个数进行相加处理，获得参考频率信号周期内VCO频率信号的完整周期个数；
数字控制逻辑电路，与所述加法器相连，用于基于所述完整周期个数生成控制逻辑字，以控制校准压控振荡器的输出频率。
2.如权利要求1所述的快速自动频率校准装置，其特征在于，所述整数周期计算单元，还包括：
第一计数器，用于在参考频率信号周期内、在VCO频率信号的上升沿的触发下进行累加计数，获取多个第一计数值；
第一计数输出单元，用于在所述全局时钟信号的控制下输出多个第一计数值；
第一计算单元，用于基于多个第一计数值计算参考频率信号周期内VCO频率信号的整数周期个数。
3.如权利要求2所述的快速自动频率校准装置，其特征在于，所述第一计数器的工作频率为GHz级别，所述第一计数器包含多级异步计数器和多级同步计数器。
4.如权利要求1所述的快速自动频率校准装置，其特征在于，所述反相延迟采样电路，还包括：
反相延迟单元，用于对VCO频率信号进行多次反相延迟处理，获得反相延迟信号；
采样单元，用于控制参考频率信号对所述反相延迟信号进行采样，获得采样信号。
5.如权利要求4所述的快速自动频率校准装置，其特征在于，所述反相延迟单元包含M个反相器，M为正整数，M≥Tvco/Tinv；
其中，Tvco为VCO频率信号周期时间，Tinv为反相器的延迟时间。
6.如权利要求1所述的快速自动频率校准装置，其特征在于，所述小数周期计算单元，包括：
第二计数器，用于在VCO频率信号周期内、在参考频率信号的上升沿的触发下进行累加计数，获取多个第二计数值；
第二计算单元，用于获取多个第二计数值分别对应的多组采样信号，并基于多组采样信号计算参考频率信号与其后面邻近的VCO频率信号上升沿之间的差值，并基于所述差值确定参考频率信号周期内VCO频率信号的小数周期个数。
7.如权利要求1所述的快速自动频率校准装置，其特征在于，所述全局时钟信号用于对所述整数周期计算单元和所述小数周期计算单元中的计数器进行同步。
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CN113810046A (zh) * 2020-06-12 2021-12-17 连云港坤芯微电子科技有限公司 一种快速自动频率校准装置及方法

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