JP3089485B2 - 残留エラー訂正を有する分数ｎ周波数合成およびその方法 - Google Patents
残留エラー訂正を有する分数ｎ周波数合成およびその方法Info
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
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Description
【発明の詳細な説明】 発明の分野 本発明は、一般に、周波数合成（frequency synthesi
s）に関し、さらに詳しくは、分数分周（fractional di
vision）方法を利用する周波数合成に関する。
s）に関し、さらに詳しくは、分数分周（fractional di
vision）方法を利用する周波数合成に関する。
発明の背景 一般に、無線周波数（RF）通信システムは、少なくと
も２つの通信ユニットを含む。各通信ユニットは、複数
のRFチャネルの１つでRF信号を送受信するトランシーバ
を含む。各トランシーバは、RF信号を生成する周波数シ
ンセサイザを含む。
も２つの通信ユニットを含む。各通信ユニットは、複数
のRFチャネルの１つでRF信号を送受信するトランシーバ
を含む。各トランシーバは、RF信号を生成する周波数シ
ンセサイザを含む。
周波数合成（frequency synthesis）において、でき
るだけ短時間で、スプリアス出力を最小限にして、選択
された周波数出力を達成することが望ましい。問題のス
プリアス出力は、一般に位相検出器と関連し、非分数位
相同期ループにおけるチャネル間隔に等しい位相検出器
の動作周波数で生じる。従って、位相同期ループ帯域幅
は、スプリアス出力を最小限にするため、チャネル間隔
に比べて小さくなければならない。ループ帯域幅を低減
すると、選択された周波数を達成するために要する時間
が増加する。
るだけ短時間で、スプリアス出力を最小限にして、選択
された周波数出力を達成することが望ましい。問題のス
プリアス出力は、一般に位相検出器と関連し、非分数位
相同期ループにおけるチャネル間隔に等しい位相検出器
の動作周波数で生じる。従って、位相同期ループ帯域幅
は、スプリアス出力を最小限にするため、チャネル間隔
に比べて小さくなければならない。ループ帯域幅を低減
すると、選択された周波数を達成するために要する時間
が増加する。
分数Ｎ分周は、位相検出器が同じチャネル間隔につい
てはるかに高い周波数で動作することを可能にすること
により、この問題を克服する。これにより、位相同期ル
ープ帯域幅ははるかに大きくなり、そのため所要同期時
間ははるかに短くなる。分数分周システムの２つの例
は、Hietala et alによる米国特許第5,093,632号“Latc
hed Accumulator Fractional N Synthesis with Residu
al Error Correction"およびHietalaによる米国特許第
5,166,642号“Multiple Accumulator Fractional N Syn
thesis with Series Recombination"に見ることができ
る。限定的な事例では、分数分周方式は、離散的なスプ
リアスではなく、残留スプリアス（residual spuriou
s）が高い側波帯雑音として現れるように、極めて大き
な分数化（fractionalization）を利用できる。
てはるかに高い周波数で動作することを可能にすること
により、この問題を克服する。これにより、位相同期ル
ープ帯域幅ははるかに大きくなり、そのため所要同期時
間ははるかに短くなる。分数分周システムの２つの例
は、Hietala et alによる米国特許第5,093,632号“Latc
hed Accumulator Fractional N Synthesis with Residu
al Error Correction"およびHietalaによる米国特許第
5,166,642号“Multiple Accumulator Fractional N Syn
thesis with Series Recombination"に見ることができ
る。限定的な事例では、分数分周方式は、離散的なスプ
リアスではなく、残留スプリアス（residual spuriou
s）が高い側波帯雑音として現れるように、極めて大き
な分数化（fractionalization）を利用できる。
どの分数分周システムも、周波数ステップ間隔で残留
スプリアスが生じたり、上記の限定的な事例における極
めて大きな側波帯雑音が生じるという点で完璧ではな
い。これは、分数システムは、平均周波数が正しくなる
ように、主ループ分周器を移動するため若干ランダム化
されたシーケンスを生成するために生じる。従って、分
数シーケンスは、追加残留雑音項とともに、所望の周波
数オフセット情報を含む。
スプリアスが生じたり、上記の限定的な事例における極
めて大きな側波帯雑音が生じるという点で完璧ではな
い。これは、分数システムは、平均周波数が正しくなる
ように、主ループ分周器を移動するため若干ランダム化
されたシーケンスを生成するために生じる。従って、分
数シーケンスは、追加残留雑音項とともに、所望の周波
数オフセット情報を含む。
アキュムレータの数およびアキュムレータが動作する
レートを増加することにより、残留雑音波形の振幅を低
減でき、与えられたオフセット周波数でスプリアス出力
を分割できる。最終的に、速度制限または分周器の制限
のため、アキュムレータの数およびその動作レートをそ
れ以上増加できなくなる点に達する。そのため、各シス
テムは、分数分周方式でさえも、スプリアス性能の限界
に達する。
レートを増加することにより、残留雑音波形の振幅を低
減でき、与えられたオフセット周波数でスプリアス出力
を分割できる。最終的に、速度制限または分周器の制限
のため、アキュムレータの数およびその動作レートをそ
れ以上増加できなくなる点に達する。そのため、各シス
テムは、分数分周方式でさえも、スプリアス性能の限界
に達する。
あるシステムでは、このスプリアス制限が許容できな
い。これらの残留スプリアスは、D/A変換器を利用して
アキュムレータの内容の組み合わせをアナログ形式に変
換し、このアナログ信号を結合コンデンサ（coupling c
apacitor）を介してループ・フィルタに印加することに
より、さらに低減できる。このようなシステムを、単純
な単一アキュムレータの場合について第１図に示す。
い。これらの残留スプリアスは、D/A変換器を利用して
アキュムレータの内容の組み合わせをアナログ形式に変
換し、このアナログ信号を結合コンデンサ（coupling c
apacitor）を介してループ・フィルタに印加することに
より、さらに低減できる。このようなシステムを、単純
な単一アキュムレータの場合について第１図に示す。
コンデンサの選択は重要であり、また、正確なコンデ
ンサ値が得られたとしても、回路が温度，製造許容差お
よび経時変化（aging）について分周器制御ポートと残
留エラー訂正ポートとの間で所要のバランスを維持しな
いので、かかる残留エラー訂正システムは集積回路設計
に適していない。
ンサ値が得られたとしても、回路が温度，製造許容差お
よび経時変化（aging）について分周器制御ポートと残
留エラー訂正ポートとの間で所要のバランスを維持しな
いので、かかる残留エラー訂正システムは集積回路設計
に適していない。
従って、集積回路形式で実現でき、かつ温度，製造許
容差および経時変化のばらつきについて許容的な、分数
Ｎ合成のための残留エラー訂正方法を考案することは有
利である。さらに、この残留エラー訂正方法がアキュム
レータの数およびアキュムレータの動作レートについて
スプリアス性能を改善することが有利である。
容差および経時変化のばらつきについて許容的な、分数
Ｎ合成のための残留エラー訂正方法を考案することは有
利である。さらに、この残留エラー訂正方法がアキュム
レータの数およびアキュムレータの動作レートについて
スプリアス性能を改善することが有利である。
図面の説明 第１図は、従来の残留エラー訂正を採用する分数Ｎ周
波数合成のブロック図である。
波数合成のブロック図である。
第２図は、本発明を採用できる無線電話のブロック図
である。
である。
第３図は、本発明による無線電話のさらに詳細なブロ
ック図である。
ック図である。
第４図は、本発明による周波数シンセサイザのブロッ
ク図である。
ク図である。
第５図は、本発明による周波数シンセサイザの詳細な
ブロック図である。
ブロック図である。
第６図は、本発明による、一般に変調器とも呼ばれる
チャージ・ポンプの詳細なブロック図である。
チャージ・ポンプの詳細なブロック図である。
好適な実施例の説明 本発明の好適な実施例は、可変発振器出力がデジタル
分周器に与えられる周波数シンセサイザにおいて採用さ
れる。デジタル分周器は、デジタル分周率を有する。デ
ジタル分周器の出力は、位相比較回路（phase comparis
on network）の一方の入力を与える。位相比較回路の他
方の入力は、基準発振器から与えられる。位相比較回路
出力は、外部雑音成分を除去するため濾波され、可変発
振器の制御入力に与えられる。この制御入力は、可変発
振器出力周波数が、基準発振器周波数とデジタル分周率
との積に等しくなるまで自動調整するような制御入力で
ある。
分周器に与えられる周波数シンセサイザにおいて採用さ
れる。デジタル分周器は、デジタル分周率を有する。デ
ジタル分周器の出力は、位相比較回路（phase comparis
on network）の一方の入力を与える。位相比較回路の他
方の入力は、基準発振器から与えられる。位相比較回路
出力は、外部雑音成分を除去するため濾波され、可変発
振器の制御入力に与えられる。この制御入力は、可変発
振器出力周波数が、基準発振器周波数とデジタル分周率
との積に等しくなるまで自動調整するような制御入力で
ある。
デジタル分周器の分周率は、有効分周率が非整数ステ
ップで変えることができるように、多重アキュムレータ
分数Ｎ分周システム（multi accumulator fractional N
division system）によって時間的に変えられる。次
に、分周率は、所望のチャネル周波数，所望の変調波形
および任意の自動周波数訂正オフセットを実現するよう
にプログラムされる。
ップで変えることができるように、多重アキュムレータ
分数Ｎ分周システム（multi accumulator fractional N
division system）によって時間的に変えられる。次
に、分周率は、所望のチャネル周波数，所望の変調波形
および任意の自動周波数訂正オフセットを実現するよう
にプログラムされる。
デジタル分周器に印加される時変分周シーケンス（ti
me varying division sequence）のため、シンセサイザ
の出力信号に残留スプリアス・レベルが存在する。この
残留スプリアス・レベルは、多重アキュムレータ分数Ｎ
分周システムの内部状態に基づいて第２デジタル・シー
ケンスを生成し、かつこの第２シーケンスをチャージ・
ポンプ回路または位相検出器の変調器に直接印加するこ
とによって、さらに低減される。
me varying division sequence）のため、シンセサイザ
の出力信号に残留スプリアス・レベルが存在する。この
残留スプリアス・レベルは、多重アキュムレータ分数Ｎ
分周システムの内部状態に基づいて第２デジタル・シー
ケンスを生成し、かつこの第２シーケンスをチャージ・
ポンプ回路または位相検出器の変調器に直接印加するこ
とによって、さらに低減される。
集積回路技術では、２つの構成要素の比率は高精度に
求めることができる。しかし、単一構成要素の絶対値は
ICの個別ロット間で大幅に異なる。よって、第１図の従
来技術のようなシステムは、結合コンデンサの絶対値を
固定しなければならないので、集積するのに適していな
い。本明細書で開示する周波数シンセサイザは、位相検
出器の利得に比べて、残留訂正項（residual correctio
n term）の利得が抵抗値（第６図の180,181）の比率と
して定義されるので、集積するのに適している。チャー
ジ・ポンプの基本電流が製造偏差のために増加する（そ
のため位相検出器の利得が増加する）場合、残留訂正の
電流は比例した量だけ増加し、そのため新たなチャージ
・ポンプ電流レベルで正しい訂正レベルを与える。
求めることができる。しかし、単一構成要素の絶対値は
ICの個別ロット間で大幅に異なる。よって、第１図の従
来技術のようなシステムは、結合コンデンサの絶対値を
固定しなければならないので、集積するのに適していな
い。本明細書で開示する周波数シンセサイザは、位相検
出器の利得に比べて、残留訂正項（residual correctio
n term）の利得が抵抗値（第６図の180,181）の比率と
して定義されるので、集積するのに適している。チャー
ジ・ポンプの基本電流が製造偏差のために増加する（そ
のため位相検出器の利得が増加する）場合、残留訂正の
電流は比例した量だけ増加し、そのため新たなチャージ
・ポンプ電流レベルで正しい訂正レベルを与える。
第２図は、無線電話101のブロック図である。好適な
実施例において、無線電話101は、Motorola Inc.製のGS
M無線電話モデル＃SLF1770B/PDなど、GSM（Global Syst
em for Mobile Communications）セルラ無線電話システ
ムなどのセルラ電話システムで動作するように開発され
た無線電話である。
実施例において、無線電話101は、Motorola Inc.製のGS
M無線電話モデル＃SLF1770B/PDなど、GSM（Global Syst
em for Mobile Communications）セルラ無線電話システ
ムなどのセルラ電話システムで動作するように開発され
た無線電話である。
第３図は、無線電話101のより詳細なブロック図であ
る。無線電話101は、送信機102,受信機103,制御システ
ム104,ユーザ・インタフェース105およびシンセサイザ1
07を含む。シンセサイザ107は、ユーザ・インタフェー
ス105から無線電話通信システムのリモート・トランシ
ーバへのデータの送受信を可能にするため所望の周波数
に同調された信号を、受信機103および送信機102に与え
る。さらに、シンセサイザ107は、これらのブロック内
に収容される論理回路の適切な動作のために必要なクロ
ック信号をユーザ・インタフェース105および制御論理1
04に与える。
る。無線電話101は、送信機102,受信機103,制御システ
ム104,ユーザ・インタフェース105およびシンセサイザ1
07を含む。シンセサイザ107は、ユーザ・インタフェー
ス105から無線電話通信システムのリモート・トランシ
ーバへのデータの送受信を可能にするため所望の周波数
に同調された信号を、受信機103および送信機102に与え
る。さらに、シンセサイザ107は、これらのブロック内
に収容される論理回路の適切な動作のために必要なクロ
ック信号をユーザ・インタフェース105および制御論理1
04に与える。
第４図は、第３図に示す周波数シンセサイザ107のブ
ロック図である。シンセサイザ出力115は、プログラマ
ブル分周器108の入力に結合され、このプログラマブル
分周器は、位相検出器109の一方の入力に結合される。
位相検出器109の第２入力は、基準発振器116から得られ
る。位相検出器109の出力は、２つの入力信号の間の位
相エラーに比例する。位相検出器109の出力は、チャー
ジ・ポンプ110に入力される。チャージ・ポンプ110は、
ループ・フィルタ113を充電または放電するために用い
られる電流パルスを与える。ループ・フィルタ113は、
電圧制御発振器114の制御入力として用いられる出力電
圧を発生する。最後に、電圧制御発振器114の出力は、
シンセサイザ出力115として用いられ、それにより位相
同期ループを完成する。
ロック図である。シンセサイザ出力115は、プログラマ
ブル分周器108の入力に結合され、このプログラマブル
分周器は、位相検出器109の一方の入力に結合される。
位相検出器109の第２入力は、基準発振器116から得られ
る。位相検出器109の出力は、２つの入力信号の間の位
相エラーに比例する。位相検出器109の出力は、チャー
ジ・ポンプ110に入力される。チャージ・ポンプ110は、
ループ・フィルタ113を充電または放電するために用い
られる電流パルスを与える。ループ・フィルタ113は、
電圧制御発振器114の制御入力として用いられる出力電
圧を発生する。最後に、電圧制御発振器114の出力は、
シンセサイザ出力115として用いられ、それにより位相
同期ループを完成する。
プログラマブル分周器108のプログラミング入力は、
分数分周制御システム112によって生成されるN3ビット
幅のデジタル・シーケンスによって駆動される。このデ
ジタル・シーケンスは、非整数値の分周率をプログラマ
ブル分周器108に与え、それによりシンセサイザ出力115
の最小ステップ・サイズを低減する。
分数分周制御システム112によって生成されるN3ビット
幅のデジタル・シーケンスによって駆動される。このデ
ジタル・シーケンスは、非整数値の分周率をプログラマ
ブル分周器108に与え、それによりシンセサイザ出力115
の最小ステップ・サイズを低減する。
さらに、残留訂正シーケンス発生器111は、分数分周
制御システム112のN1内部ビットで動作して、デジタル
・シーケンスにおける雑音項を表すデジタル・シーケン
スを生成する。次に、残留訂正シーケンス発生器111か
ら出力されるN2ビットは、チャージ・ポンプ110に直接
印加される。このN2ビットにより、分数分周制御システ
ム112によって生成される残留雑音項を相殺するよう
に、電流対時間（current versus time）は変調され
る。
制御システム112のN1内部ビットで動作して、デジタル
・シーケンスにおける雑音項を表すデジタル・シーケン
スを生成する。次に、残留訂正シーケンス発生器111か
ら出力されるN2ビットは、チャージ・ポンプ110に直接
印加される。このN2ビットにより、分数分周制御システ
ム112によって生成される残留雑音項を相殺するよう
に、電流対時間（current versus time）は変調され
る。
N1,N2,N3項は、３つの異なるビット幅を含む３つのデ
ジタル・シーケンスを表すために用いられる表記方法で
ある。好適な実施例では、N1＝４ビット幅,N2＝８ビッ
ト幅,N3＝８ビット幅である。特定の数値は本発明の重
要な部分を表すわけではなく、特定のシステムにおける
発明の構成に応じて変えることができる。
ジタル・シーケンスを表すために用いられる表記方法で
ある。好適な実施例では、N1＝４ビット幅,N2＝８ビッ
ト幅,N3＝８ビット幅である。特定の数値は本発明の重
要な部分を表すわけではなく、特定のシステムにおける
発明の構成に応じて変えることができる。
第５図は、周波数シンセサイザ107の特定の構成の詳
細なブロック図である。好適な実施例において、周波数
シンセサイザにおいて用いられる多重アキュムレータ・
システムは、米国特許第5,166,642号において説明され
る。ただし、他の同様に十分な多重アキュムレータ・シ
ステムを代用してもよく、同様な数学的結果が得られ
る。
細なブロック図である。好適な実施例において、周波数
シンセサイザにおいて用いられる多重アキュムレータ・
システムは、米国特許第5,166,642号において説明され
る。ただし、他の同様に十分な多重アキュムレータ・シ
ステムを代用してもよく、同様な数学的結果が得られ
る。
周波数オフセットに相当するデータ120は、第１アキ
ュムレータ121に与えられる。第１アキュムレータ以外
のアキュムレータには、次の下位のアキュムレータの内
容が与えられる。このように、各アキュムレータは、次
の下位のアキュムレータの内容のデジタル積分を行い、
第１アキュムレータは入力データ120のデジタル積分を
行う。従って、第２アキュムレータ122は入力データ120
の２回積分を行い、第３アキュムレータ123は入力デー
タ120の３回積分を行い、第４アキュムレータ124は入力
データ120の４回積分を行う。
ュムレータ121に与えられる。第１アキュムレータ以外
のアキュムレータには、次の下位のアキュムレータの内
容が与えられる。このように、各アキュムレータは、次
の下位のアキュムレータの内容のデジタル積分を行い、
第１アキュムレータは入力データ120のデジタル積分を
行う。従って、第２アキュムレータ122は入力データ120
の２回積分を行い、第３アキュムレータ123は入力デー
タ120の３回積分を行い、第４アキュムレータ124は入力
データ120の４回積分を行う。
各アキュムレータの出力は、桁上げ（carry）または
オーバフロー出力である。これらの出力は、周波数オフ
セット・データ120およびこのデータの積分を表す。遅
延素子125および加算器126からなるデジタル微分回路
（digital derivative network）は、第４アキュムレー
タ124の桁上げ出力に接続される。この微分回路の出力
は、遅延素子130,137および加算器131,138からなるさら
に２つのデジタル微分回路を介して接続される。その総
合的な効果は、３つのデジタル微分回路を通過した後の
第４アキュムレータ124の出力が周波数オフセットに対
するより高次の接続となり、加算器138において第１ア
キュムレータ121の出力に加算できる。
オーバフロー出力である。これらの出力は、周波数オフ
セット・データ120およびこのデータの積分を表す。遅
延素子125および加算器126からなるデジタル微分回路
（digital derivative network）は、第４アキュムレー
タ124の桁上げ出力に接続される。この微分回路の出力
は、遅延素子130,137および加算器131,138からなるさら
に２つのデジタル微分回路を介して接続される。その総
合的な効果は、３つのデジタル微分回路を通過した後の
第４アキュムレータ124の出力が周波数オフセットに対
するより高次の接続となり、加算器138において第１ア
キュムレータ121の出力に加算できる。
第２アキュムレータ122および第３アキュムレータ123
の桁上げ出力は、適切な点でデジタル微分縦続に加算さ
れ、そのためこれらの桁上げ出力も周波数オフセットに
対するより高次の接続を提供する。桁上げ出力シーケン
スが適切に整合され、かつ、加算器遅延が蓄積せず、最
大動作周波数を遅らせないように、デジタル微分回路で
用いられる加算器が互いに分離されることを保証するた
め、さまざまな追加遅延素子が追加される。すべてのデ
ジタル微分回路および関連遅延素子は、総合してデジタ
ル微分システム200という。
の桁上げ出力は、適切な点でデジタル微分縦続に加算さ
れ、そのためこれらの桁上げ出力も周波数オフセットに
対するより高次の接続を提供する。桁上げ出力シーケン
スが適切に整合され、かつ、加算器遅延が蓄積せず、最
大動作周波数を遅らせないように、デジタル微分回路で
用いられる加算器が互いに分離されることを保証するた
め、さまざまな追加遅延素子が追加される。すべてのデ
ジタル微分回路および関連遅延素子は、総合してデジタ
ル微分システム200という。
デジタル微分システム200の出力は、加算器146におい
てプログラマブル分周器周波数データに加算される。そ
の結果得られるN3ビット・データ・シーケンスは、プロ
グラマブル分周器148に印加される。データ・シーケン
スは、所望の周波数オフセットおよび残留雑音項を表
す。
てプログラマブル分周器周波数データに加算される。そ
の結果得られるN3ビット・データ・シーケンスは、プロ
グラマブル分周器148に印加される。データ・シーケン
スは、所望の周波数オフセットおよび残留雑音項を表
す。
上述の一般的なＮ次システムでは、分数分周制御シス
テムからのデータ・シーケンス出力は、以下の線形Ｚ変
換モデル（linearized Z transform model）で導出でき
る： DO＝z-2NDI＋z-N（１−z-1）NQN ただし、DIは入力周波数オフセット・データ120で、QN
は残留雑音項である。
テムからのデータ・シーケンス出力は、以下の線形Ｚ変
換モデル（linearized Z transform model）で導出でき
る： DO＝z-2NDI＋z-N（１−z-1）NQN ただし、DIは入力周波数オフセット・データ120で、QN
は残留雑音項である。
任意のアキュムレータの内容は次のように導出でき
る： DI（Ｘ）＝z-xDI−z-xQ1−z-(x-1)Q2 −z-(x-2)Q3−・・・−z-1QX ただし、Ｘはアキュムレータの次数である。
る： DI（Ｘ）＝z-xDI−z-xQ1−z-(x-1)Q2 −z-(x-2)Q3−・・・−z-1QX ただし、Ｘはアキュムレータの次数である。
このアキュムレータの内容が次の下位のアキュムレー
タの内容から減算されると、以下の項が得られる： DI（Ｘ）−z-1DI（Ｘ−１）＝−z-1QX 従って、最上位アキュムレータの内容から２番目の最
上位アキュムレータの遅延された内容を減算し、その結
果をＮ−１回微分することにより、残留エラー項はデジ
タル形式で再現できる。
タの内容から減算されると、以下の項が得られる： DI（Ｘ）−z-1DI（Ｘ−１）＝−z-1QX 従って、最上位アキュムレータの内容から２番目の最
上位アキュムレータの遅延された内容を減算し、その結
果をＮ−１回微分することにより、残留エラー項はデジ
タル形式で再現できる。
第５図において、２番目の最上位アキュムレータ123
の４最上位ビットは、遅延素子155によって一回遅延さ
れ、加算器156において最上位アキュムレータ124の４最
上位ビットから減算される。この結果、加算器156の出
力において−z-1Q4に等しい項が得られる。遅延素子15
7,158および加算器159は、デジタル微分回路を形成す
る。加算器159の出力は、−z-2（１−z-1）Q4である。
遅延素子160,161および加算器162は、第２デジタル微分
回路を形成する。加算器162の出力は、−z-3（１−
z-1）2Q4である。遅延素子163,164および加算器165は、
第３デジタル微分回路を形成する。加算機165の出力
は、−z-4（１−z-1）3Q4である。最後に、加算器165の
出力は、デジタル遅延素子167を通過して、−z-5（１−
z-1）3Q4となる。ついで、この項は、有効利得Ｋ
φ′residualとともに、チャージ・ポンプ153に印加さ
れる。
の４最上位ビットは、遅延素子155によって一回遅延さ
れ、加算器156において最上位アキュムレータ124の４最
上位ビットから減算される。この結果、加算器156の出
力において−z-1Q4に等しい項が得られる。遅延素子15
7,158および加算器159は、デジタル微分回路を形成す
る。加算器159の出力は、−z-2（１−z-1）Q4である。
遅延素子160,161および加算器162は、第２デジタル微分
回路を形成する。加算器162の出力は、−z-3（１−
z-1）2Q4である。遅延素子163,164および加算器165は、
第３デジタル微分回路を形成する。加算機165の出力
は、−z-4（１−z-1）3Q4である。最後に、加算器165の
出力は、デジタル遅延素子167を通過して、−z-5（１−
z-1）3Q4となる。ついで、この項は、有効利得Ｋ
φ′residualとともに、チャージ・ポンプ153に印加さ
れる。
ここで、分周器148に印加されるシーケンスに戻る。
位相検出器152は周波数ではなく位相を比較するので、
分周器148から出力される信号は、位相比較器152の通過
時に実質的に積分される。従って、位相検出器出力にお
ける位相項は、Ｚ変換領域において次のように表すこと
ができる： ただし、Ｋφは位相検出器変換利得であり、NLは平均分
周（Ｎ＊Ｐ＋Ａ＋Num/Dem）である。
位相検出器152は周波数ではなく位相を比較するので、
分周器148から出力される信号は、位相比較器152の通過
時に実質的に積分される。従って、位相検出器出力にお
ける位相項は、Ｚ変換領域において次のように表すこと
ができる： ただし、Ｋφは位相検出器変換利得であり、NLは平均分
周（Ｎ＊Ｐ＋Ａ＋Num/Dem）である。
分周器148の出力が位相検出器152に送られるまで分周
器148のプログラミングからの遅延を考慮するため、も
う１つの遅延を追加しなければならない。
器148のプログラミングからの遅延を考慮するため、も
う１つの遅延を追加しなければならない。
遅延素子167からの残留雑音訂正項は、Ｚ変換領域に
おいて次式のように表すことができる： φ02＝−（z-5（１−z-1）3Kφ,residual）Q4 Ｋφ′residualの値が位相検出器利得を平均ループ分
周で除した値に等しくなるように選択されると、任意の
残留雑音項の完全な相殺が実現できる。
おいて次式のように表すことができる： φ02＝−（z-5（１−z-1）3Kφ,residual）Q4 Ｋφ′residualの値が位相検出器利得を平均ループ分
周で除した値に等しくなるように選択されると、任意の
残留雑音項の完全な相殺が実現できる。
第６図は、本発明の好適な実施例によるチャージ・ポ
ンプ153の詳細なブロック図である。当業者であれば、
他の同様なチャージ・ポンプが代用できる。この種のチ
ャージ・ポンプは、デュアル・ステート位相検出器で利
用される。（トリステート位相検出器用に他の同様な回
路を定めることができる。）電流源（current source）
169は、連続的にオンされる。電流シンク（current sin
k）170は、位相同期ループが同期され、電流源169の電
流の２倍に等しい電流を有するときに、50％の時間でオ
ンされる。この結果、出力168において方形波の電流が
得られ、ループが同期している場合にループ・フィルタ
に対する総合電荷移動はゼロとなる。
ンプ153の詳細なブロック図である。当業者であれば、
他の同様なチャージ・ポンプが代用できる。この種のチ
ャージ・ポンプは、デュアル・ステート位相検出器で利
用される。（トリステート位相検出器用に他の同様な回
路を定めることができる。）電流源（current source）
169は、連続的にオンされる。電流シンク（current sin
k）170は、位相同期ループが同期され、電流源169の電
流の２倍に等しい電流を有するときに、50％の時間でオ
ンされる。この結果、出力168において方形波の電流が
得られ、ループが同期している場合にループ・フィルタ
に対する総合電荷移動はゼロとなる。
この基本構造に対して、「Ｒ−2Rラダー（ladder）」
タイプの回路が電流シンク170の制御経路に追加され
る。この構造は、次に高い「段階（rung）」の電流の半
分の電流を「ラダーの各段階」に生成する。従って、デ
ジタル・ワードに基づいてアナログ電流をプログラムす
るため、２進ワードをかかる構造に入力してもよい。概
略図のため、ラダーの各段階はインバータ182によって
制御され、このインバータ182は、伝送ゲート183によっ
て切り換えられる２つの経路のうち一方を介して段階中
に電流を送る。各インバータ182は、残留訂正シーケン
ス発生器171〜179によって定められるデータ・シーケン
スの１ビットによって制御される。段階電流のための２
つの可能な経路のうち一方の出力は、電流シンク170に
追加される。他方の経路は、トランジスタ184を介して
グランドに送られる。従って、入力171〜179は、電流シ
ンク170の電流レベルを変調し、残留エラー訂正信号を
位相検出器出力に追加する方法を提供する。
タイプの回路が電流シンク170の制御経路に追加され
る。この構造は、次に高い「段階（rung）」の電流の半
分の電流を「ラダーの各段階」に生成する。従って、デ
ジタル・ワードに基づいてアナログ電流をプログラムす
るため、２進ワードをかかる構造に入力してもよい。概
略図のため、ラダーの各段階はインバータ182によって
制御され、このインバータ182は、伝送ゲート183によっ
て切り換えられる２つの経路のうち一方を介して段階中
に電流を送る。各インバータ182は、残留訂正シーケン
ス発生器171〜179によって定められるデータ・シーケン
スの１ビットによって制御される。段階電流のための２
つの可能な経路のうち一方の出力は、電流シンク170に
追加される。他方の経路は、トランジスタ184を介して
グランドに送られる。従って、入力171〜179は、電流シ
ンク170の電流レベルを変調し、残留エラー訂正信号を
位相検出器出力に追加する方法を提供する。
残留エラー訂正利得は、相殺するため、位相検出器利
得Ｋφを平均分周率で除した値に等しくなければならな
い。位相検出器利得は、Ｉφ/2f IIであり、そのためラ
ダー構造からの最大電流は、通常ループで必要なチャー
ジ・ポンプ電流を2II NLで除した値となる。この電流の
半分は、電流シンク170のため公称電流設定抵抗器から
減算しなければならない。この結果、抵抗器180,181,18
5のため選択される抵抗値が得られる。
得Ｋφを平均分周率で除した値に等しくなければならな
い。位相検出器利得は、Ｉφ/2f IIであり、そのためラ
ダー構造からの最大電流は、通常ループで必要なチャー
ジ・ポンプ電流を2II NLで除した値となる。この電流の
半分は、電流シンク170のため公称電流設定抵抗器から
減算しなければならない。この結果、抵抗器180,181,18
5のため選択される抵抗値が得られる。
抵抗器185は、公称でR/2に等しく、そのため電流シン
ク170における電流（＝２＊VDN−VBE）/R）は電流169に
おける電流の２倍になる。ここに示すような残留訂正方
式では、追加電流はＲ−2Rラダー構造を通過する。残留
エラーがゼロに設定されると、データ・ビットは100000
00となる。ラダーにおける全電流は、（VDN−VBE）／π
NRとなる。チャージ・ポンプ110をエラー訂正がない場
合と同じ状態に維持するため、２つの電流の和が再び２
＊（VDN−VBE）/Rに等しくなるように、この電流を主電
流経路から減算しなければならない。従って、２＊（VD
N−VBE）/R−（VDN−VBE）／πNR＝（VDN−VBE）＊（2/
R−1/πNR）となる。これとオームの法則から、抵抗器1
85はR/（２−1/πＮ）となる。
ク170における電流（＝２＊VDN−VBE）/R）は電流169に
おける電流の２倍になる。ここに示すような残留訂正方
式では、追加電流はＲ−2Rラダー構造を通過する。残留
エラーがゼロに設定されると、データ・ビットは100000
00となる。ラダーにおける全電流は、（VDN−VBE）／π
NRとなる。チャージ・ポンプ110をエラー訂正がない場
合と同じ状態に維持するため、２つの電流の和が再び２
＊（VDN−VBE）/Rに等しくなるように、この電流を主電
流経路から減算しなければならない。従って、２＊（VD
N−VBE）/R−（VDN−VBE）／πNR＝（VDN−VBE）＊（2/
R−1/πNR）となる。これとオームの法則から、抵抗器1
85はR/（２−1/πＮ）となる。
抵抗器ラダーを流れる最小電流は、00000000または最
大負訂正（maximum negative correction）に相当する
０である。ラダーを流れる最大電流は、11111111または
最大正電流に相当する２＊（VDN−VBE）／πNRである。
残留エラーが正の場合、１単位は10000001であり、負の
場合、１単位は01111111であり、そのため、第１（MS
B）ビットは電流訂正の符号として利用される。
大負訂正（maximum negative correction）に相当する
０である。ラダーを流れる最大電流は、11111111または
最大正電流に相当する２＊（VDN−VBE）／πNRである。
残留エラーが正の場合、１単位は10000001であり、負の
場合、１単位は01111111であり、そのため、第１（MS
B）ビットは電流訂正の符号として利用される。
フロントページの続き (56)参考文献 特開 昭61−109324（ＪＰ，Ａ) 特開 昭63−28131（ＪＰ，Ａ) 特表 平４−507180（ＪＰ，Ａ) 特表 平５−503827（ＪＰ，Ａ) 米国特許4179670（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/197
Claims (10)
- 【請求項１】ある周波数を有する出力信号を生成するた
め制御可能な発振器（114）を備える周波数シンセサイ
ザであって： 第１アキュムレータ・システムより成り、分周成分とエ
ラー成分とを含むディジタル分周シーケンス信号を生成
する分周制御システム（112）； 前記制御可能な発振器および前記分周制御システムに結
合され、前記ディジタル分周シーケンス信号中の前記分
周成分に基づいて、前記出力信号の前記周波数を分周す
ることにより分周信号を生成するプログラマブル分周手
段（108）； 前記プログラマブル分周手段に結合され、前記分周信号
の位相を検出し、分周検出信号を生成する位相検出器
（109）； 第２アキュムレータ・システムより成り、前記分周制御
システムに結合され、前記ディジタル分周信号中の前記
エラー成分に基づいて、前記分周信号に含まれるエラー
を近似することによりディジタル・エラー訂正シーケン
ス信号を生成する残留訂正シーケンス生成器（111）；
および 電流生成回路より成り、前記位相検出器および前記残留
訂正シーケンス発生器に結合され、前記ディジタル・エ
ラー訂正シーケンス信号に応答して前記電流生成回路に
より生じた電流を利用して前記分周検出信号を変調し、
残留エラーの少ない変調信号を生成し、前記変調信号に
より前記制御可能な発振器が制御されるところのチャー
ジポンプ（110）； を備えることを特徴とする周波数シンセサイザ。 - 【請求項２】前記チャージポンプおよび前記制御可能な
発振器に結合されるループ・フィルタ（113）を更に備
えることを特徴とする請求項１記載の周波数シンセサイ
ザ。 - 【請求項３】更に前記分周制御システムが： 周波数オフセット信号を受ける手段； 前記周波数オフセット信号を積分し、第１積分信号およ
び第１桁上げ信号を生成する第１手段； 前記第１積分信号を積分し、第２積分信号および第２桁
上げ信号を生成する第２手段； 前記第２桁上げ信号を微分し、微分第２桁上げ信号を生
成する手段； 前記微分第２桁上げ信号を前記第１桁上げ信号と合成
し、第１合成信号を生成する手段； 前記第１合成信号を微分して、第１微分合成信号を生成
する手段；および 前記第１微分合成信号をプログラマブル分周信号と合成
して、前記ディジタル分周シーケンス信号を生成する手
段； を備えることを特徴とする請求項１記載の周波数シンセ
サイザ。 - 【請求項４】更に残留訂正シーケンス生成器が： 前記第１積分信号を前記第２積分信号と合成し、第２合
成信号を生成する手段；および 前記第２合成信号を微分して、前記ディジタル・エラー
訂正シーケンス信号を生成する手段； を備えることを特徴とする請求項３記載の周波数シンセ
サイザ。 - 【請求項５】前記位相検出器が２状態位相検出器であ
り、前記電流生成器が電流源とその電流源に結合された
電流シンクより成り、前記チャージポンプが更に前記電
流シンクに結合されたＲ−2Rラダー回路より成り、前記
Ｒ−2Rラダー回路は複数段より成り、各段は異なる電流
レベルを規定することを特徴とする請求項１記載の周波
数シンセサイザ。 - 【請求項６】前記複数段の各々は、インバータおよびト
ランスミッション・ゲートより成り、前記インバータお
よび前記トランスミッション・ゲートは前記ディジタル
・エラー訂正シーケンス信号中のビットにより駆動され
ることを特徴とする請求項５記載の周波数シンセサイ
ザ。 - 【請求項７】ある周波数を有する出力信号を生成するた
めの制御可能な発振器を備える周波数シンセサイザにお
いて周波数合成を行う方法であって、当該方法は： 分周成分とエラー成分と有するディジタル分周シーケン
ス信号を生成する段階； 前記ディジタル分周シーケンス信号中の前記分周成分に
基づいて、前記出力信号の周波数を分周し、分周信号を
生成する段階； 前記分周信号の位相を検出し、分周検出信号を生成する
段階；および 前記ディジタル分周シーケンス信号中の前記エラー成分
に基づいて前記分周信号に含まれるエラーを近似する段
階； より成り、更に： 多重アキュムレータ・システムを利用して前記ディジタ
ル分周シーケンス信号を生成する段階； 前記の近似する段階に応答し多重アキュムレータ・シス
テムを利用して、ディジタル・エラー訂正シーケンス信
号を生成する段階； 前記ディジタル・エラー訂正シーケンス信号に応答して
生じた電流を利用して前記分周検出信号を変調する段
階； 変調する前記段階に応答して、残留エラーの少ない変調
信号を生成する段階；および 前記変調信号を利用して前記制御可能な発振器を制御す
る段階； より成ることを特徴とする方法。 - 【請求項８】更に、前記変調信号を濾波する段階より成
ることを特徴とする請求項７記載の方法。 - 【請求項９】ディジタル分周シーケンス信号を生成する
前記段階が： 周波数オフセット信号を受ける段階； 前記周波数オフセット信号を積分し、第１積分信号およ
び第１桁上げ信号を生成する段階； 前記第１積分信号を積分し、第２積分信号および第２桁
上げ信号を生成する段階； 前記第２桁上げ信号を微分し、微分第２桁上げ信号を生
成する段階； 前記微分第２桁上げ信号を前記第１桁上げ信号と合成し
て、第１合成信号を生成する段階； 前記第１合成信号を微分して、微分第１合成信号を生成
する段階；および 前記微分第１合成信号をプログラマブル分周信号と合成
して、ディジタル分周シーケンス信号を生成する段階； より成ることを特徴とする請求項７記載の方法。 - 【請求項１０】更に、エラーを近似する前記段階は： 前記第１積分信号を前記第２積分信号と合成し、第２合
成信号を生成する段階；および 前記第２合成信号を微分して、前記ディジタル・エラー
訂正シーケンス信号を生成する段階； より成ることを特徴とする請求項９記載の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US146,257 | 1980-05-05 | ||
| US08/146,257 US5495206A (en) | 1993-10-29 | 1993-10-29 | Fractional N frequency synthesis with residual error correction and method thereof |
| US08/146,257 | 1993-10-29 | ||
| PCT/US1994/010446 WO1995012243A1 (en) | 1993-10-29 | 1994-09-16 | Fractional-n frequency synthesis with residual error correction |
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| Publication Number | Publication Date |
|---|---|
| JPH08505993A JPH08505993A (ja) | 1996-06-25 |
| JP3089485B2 true JP3089485B2 (ja) | 2000-09-18 |
Family
ID=22516544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07512617A Expired - Fee Related JP3089485B2 (ja) | 1993-10-29 | 1994-09-16 | 残留エラー訂正を有する分数ｎ周波数合成およびその方法 |
Country Status (15)
| Country | Link |
|---|---|
| US (1) | US5495206A (ja) |
| JP (1) | JP3089485B2 (ja) |
| KR (1) | KR0153180B1 (ja) |
| CN (1) | CN1052353C (ja) |
| AU (1) | AU7874194A (ja) |
| BR (1) | BR9405979A (ja) |
| CA (1) | CA2150549C (ja) |
| DE (2) | DE4498263T1 (ja) |
| FR (1) | FR2715012B1 (ja) |
| GB (1) | GB2289173B (ja) |
| RU (1) | RU2134930C1 (ja) |
| SE (1) | SE516301C2 (ja) |
| SG (1) | SG46701A1 (ja) |
| WO (1) | WO1995012243A1 (ja) |
| ZA (1) | ZA947835B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3319677B2 (ja) * | 1995-08-08 | 2002-09-03 | 三菱電機株式会社 | 周波数シンセサイザ |
| US5722052A (en) * | 1996-02-28 | 1998-02-24 | Motorola, Inc. | Switching current mirror for a phase locked loop frequency synthesizer and communication device using same |
| US6094100A (en) * | 1996-05-20 | 2000-07-25 | Sony Corporation | PLL synthesizer apparatus |
| JPH09312567A (ja) * | 1996-05-20 | 1997-12-02 | Sony Corp | Ｐｌｌ周波数シンセサイザの制御回路 |
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| JP3923150B2 (ja) | 1997-10-16 | 2007-05-30 | 日本テキサス・インスツルメンツ株式会社 | 周波数シンセサイザ |
| US6141394A (en) * | 1997-12-22 | 2000-10-31 | Philips Electronics North America Corporation | Fractional-N frequency synthesizer with jitter compensation |
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| DE19840241C1 (de) | 1998-09-03 | 2000-03-23 | Siemens Ag | Digitaler PLL (Phase Locked Loop)-Frequenzsynthesizer |
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