JPS62502230A - 周波数合成器またはそれに関する改良 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 周波数合成器またはそれに関する改良 本発明は、１／Ｎ周波数合成器、特に１／Ｎモ一ド動作中に発生するリップル信 号を補償するシンセサイず−１すなわち、周波数合成器に関するものである。

一般に、周波数合成器は、位相ロック・ループ内に出力信号発生用の電圧制御発 振器（ＶＣＯ）を備えている。このＶＣＯの出力信号は可変分周器を介して位相 検波器に供給され、基準源からの基準信号と可変分局器の出力信号の間に位相差 が生じた時に位相検波器から発生する制御信号をＶＣＯへ入力することにより、 この種の周波数合成器は基本信号周波数の倍数に比例した単位でしか出力周波数 を変化させることができない。そのため、もつと小さい単位で出力周波数を変化 させたい、との要望がある。この周波数単位を小さくするために基準周波数を低 （すると、周波数合成器のセットリング時間（ｓｅｔｔｌｉｎｇ　ｔｉｍｅ）が 長くなって、多くの応用面で実用性がなくなる恐れがある。したがって、１／Ｎ モードで周波数合成器を動作させるために、追加の回路を設けることが従来から 提案されておシ、このような周波数合成器は一般に１／Ｎ周波数合成器として知 られている。１／Ｎ周波数合成器における可変分周器の分周比Ｎは、基準周波数 の何サイクルかにわたって分周比の平均値が分周比Ｎの何分の−かの希望値にな るように、Ｎの倍数で制御される。

しかし、１／Ｎモードにおける周波数合成器の動作には通常、リップル信号の問 題が伴い、周波数合成器の位相ロック・ループ構成を考えあわせれば、電圧制御 発振器の出力信号がリップル信号によシ周波数変調されることになシ、結果的に 出力信号に含まれる不純スペクトルが増加する。

リップル信号を補償するため、可変分局器と位相ロック・ループの位相検波器の 間に位相変調器を設けることが従来から提案されている。位相検波器は、リップ ル信号補償のため、駆動信号によって駆動される。

しかし、リップル信号の正確な補償は、位相変調器に与えられる駆動信号レベル の正確な設定に太き（依存する。駆動信号レベルを修正する帰還制御を用いてリ ップル信号の最適補償を得ようとする試みが従来から行われているが、これは、 電圧制御発振器に与える制御信号からのリップル信号排除に依存する。しかし、 リップル信号の振幅はＶＣＯの制御信号の振幅と比較して小さいため、位相変調 器への駆動信号レベルを正確に制御することは困難である。

現在、はとんどの１７Ｎ周波数合成器は、副基準周波数出力を得るために単−又 は二重累算器構成を利用した補間操作を行っている。いずれの構成でも、累算器 からビット流が出力され、可変分周器に供給される。

そして、Ｄ／Ａ変換器を介してビット流の積分値が周波数合成器の位相検波器出 力端に与えられる。補間操作によって発生する側波帯は相殺され、誘導周波数偏 移は保存される。

相殺波形と位相検波器出力端でのリップルの間のトラッキングが良好な状態に維 持されている限シ、単一累算器構成は適切に動作する。しかし、温度変化や時間 経過、振動を伴なうため、かかる動作状態を達成することは容易なことではない 。また、高感度なシステムであるため、初期校正も非常に困難である。

二重累算器構成は、実際には不所望な補間側波帯を増加させるが、かなり効率的 なビット流を出力する。

その結果、単一累算器構成と比較して、１組１ｏの補間当た！＋　２０　ａＢの 割合で側波帯振幅を減少させる。

これは、２個の累算器を直・並列構成で動作させることによシ達成できる。２つ の出力ビツト流を適切に結合することにより、もう１つ別の、より効率的なビッ ト流が形成される。このように、相殺波形の整合が振幅で１桁分だけ緩和され、 トラッキングに関する問題が少なくなる。

二重累算器構成は、周波数合成器の中で「一時的位相変移」を導く追加側波帯が 発生するので潜在的な性能が損なわれる。したがって、準最適システムといえる 。

本発明は、補間側波帯を減らすとともに周波数合成器の性能を改善するようにシ ステム設計された補間構成の提供を目的とする。

本発明による１／Ｎ周波数合成器は、可変分周器な介して位相検波器に供給する ための信号を出力する電圧制御発振器を有し、基準源からの基準信号と可変分周 器かも位相検波器への入力信号の間に位相差があるとき前記電圧制御発振器へ制 御信号が供給されるように構成されており、入力受信用の結合手段と、前記結合 手段からの出力を受信する制御手段と、前記制御手段からの出力を受信するディ ジタル・スライサ手段ト、前記ディジタル・スライサ手段の出力を前記結合手段 に供給するための帰還手段と、前記ディジタル・スライサ手段の出力を可変分周 器の分周比調整用要素に供給するための出力手段とを備えた補間構成の出力に従 って可変分周器の分周比が設定される。

本発明の一実施例では制御手段が、結合手段の出力を受信する総和手段と、総和 手段に接続された遅延手段と、遅延手段の出力を総和手段に供給する帰還手段と を備えている。

別の好適実施例では制御手段が、結合手段の出力を受信する総和手段と、総和手 段に接続された第１遅延手段と、第１遅延手段に接続された第２遅延手段と、第 ２遅延手段に接続された追加の総和手段と、追加の総和手段の出力を最初の総和 手段に供給するための帰還ループと、第１遅延手段の出力を追加の総和手段に供 給するための前送りループを備えており、前送りループには乗算手段が含まれる 。

さらに別の実施例では、制御手段が、結合手段の出力を受信する総和手段と、総 和手段に接続された第１と、第２遅延手段に接続された第３遅延手段と、第３遅 延手段に接続された追加の総和手段と、追加の総和手段の出力を最初の総和手段 に供給するための帰還ループと、第１遅延手段の出力を追加の総和手段に供給の 総和手段に供給するための第２前送りループとを備えており、第１前送りループ には第１乗算器が含まれ、第２前送りループには第２乗算器が含まれる。

遅延手段としては、Ｄ形フリッゾ７０ツノを含むものが好都合である。

可変分周器の分周比を制御する信号を出力する回路要素としては、加算器形式の ものが好都合である。

本発明の一実施例では、位相検波器の出力を受信するように構成された結合手段 に積分器を介してディジタル・スライサの出力を供給するため、追加の帰還手段 が設けられている。

位相検波器の出力を受信する結合手段は、減算器または加算器の形式で構成する ことができるが、加算器形式の場合は、追加の帰還手段にインバータが設けられ る。

以下に実施例を基にして付図と対照しながら、本発明の詳細な説明する。

第１Ａ図は１ビツト・クオンタイザを内蔵する補間回路のブロック回路図、 第１Ｂ図は第１Ａ図の補間回路の雑音モデルのブロック回路図、 第２図は６種類の補間回路のブロック回路図、第３図はオフセット周波数に対す る側波帯レベルを示すグラフ、 第４図は好適補間回路の構成図、 第５図は本発明の一実施例による補間形層波数合成器を示す図である。

第１Ａ図において、補間回路２にはディジタル入力を受信するだめの結合手段４ が含まれておシ、この結合手段はＸビット加算器で構成することができる。結合 手段４はディジタル制御手段６に接続され、ディジタル制御手段６の出力は、デ ィジタル・スライサ手段８で構成される１ビツト・クオンタイデに接続される。

ディジタル・スライサ手段８の出力と結合手段４の間には、帰還制御ループで構 成される帰還手段が設けられている。

第１図の補間回路は、ディジ、タル入力語（Ｄｌ）をディジタル・スライサ手段 ８の制限値Ｓで割った値に比例するマーク対スペース比を持つ出力ビツト流Ｄ０ を発生させるように周期を制限する。

本発明の一実施例では、周波数合成器を適切に補間操作するため、この出力ビツ ト流Ｄｏが可変分周データ（Ｎ１　）　（第５図参照）の最下位ビットに加えら れる。

第１Ｂ図は補間回路２の雑音モデルを示しておシ、ここでｄｆ（ｚ）は第１図の １♂ツト・クオンタイデ８の量子化雑音である。量子化雑音は不要な補間側波帯 の原因となる。

ディジタル制御手段６の利得をＧ　（ｚ）とすれば、この式が示すように、Ｇ（ ｚ）が無限大に向かうと、ｄｆ（ｚ）による不要な側波帯はゼロに近ずく。これ は、Ｇ　（ｚ）が増加するに従って補間シーケンスの効率が増加して行くことを 意味しているｇ ｄｆ　（ｚ　）による雑音項Ｅｑ　（ｚ　）は次のように衣すことができる。

次に補間回路２を解析する。

とすると、ディジタル制御手段６の利得は次のようになる。

したがって、式（６）によってシステムの開ループ利得がめられ、そして、任意 のタイプの入力に対して最も速い閉ループ応答特性を選択することにより利得を 最大にすることができる。すなわち、ディジタル制御手段６として最適制御回路 を使用することにより、閉ループが「速示」応答を示す時にＧ　（ｚ）の最適値 が得られる。「速示」応答に関する詳細は、Ｈｏ１ｔ／５ａｕｎｄｅｒｓ　Ｉｎ ｔｅｒｎａｔ’１ｏｎａｌ　Ｅｄｉｔｉｏｎｓ社出版のベンジャミン・シー・ク オ（Ｂｅｎｊａｍｉｎ　Ｃ，Ｋｕｏ）著［ディジタル制御システムＪ　（Ｄｉｇ ｉｔａｌ　Ｃｏｎｔｒｏｌ　Ｓｙｓｔｅｍ）の第１０．８章に記載されており、 その主題は本明細書にも引用されている。ループのタイプ番号が上に行くにした がって補間オフセット周波数に対するＥｑ　（補間回路２のエラーすなわち雑音 項）が大きく減少する。下記の表Ａは、３種類のループに関して雑音項Ｅｑを最 も減少させるために必要な制御回路のＧ　（ｚ）を示している。

３　３ｚ−１−３ｚ−２＋ｚ　’　３ｚ　’−３ｚ−２＋ｚ−”ただし、ｚ−１ は１サンプル周期当たりの遅延時間である。

適切なディジタル制御回路に関する詳細は、マグロウヒル社出版のダツツ−（Ｊ 、　Ｊ、　Ｄ’Ａｚｚｏ）　、ホウぎス（Ｃ，Ｈ，Ｈｏｕｐｉｓ）共著［帰還制 御システムの分析と制作Ｊ　（Ｆｅｅｄｂａｃｋ　Ｃｏｎｔｒｏｌ　Ｓｙｓｔｅ ｍ　Ａｎａｌｙｓｉｓ　ａｎｄＳｙｎｔｈｅｓｉｓ）に記載されておシ、その主 題は本明細書にも引用されている。ｉＡのタイプ１．２、乙の制御回路も単に説 明の目的でそこから引用したものである。

タイプ１、タイプ２、タイプ３のディジタル制御回路の各ループ・ブロック図は 第２図に示されている。

第２図に示すように、タイプ１のディジタル制御回路は、遅延手段１４に結合さ れた総和手段１２と、遅延手段１４の出力を総和手段１２に接続するだめの帰還 ループ１６を備えている。

第２図に示すタイプ２のディジタル制御回路は、第２遅延手段１８と、もう１つ の総和手段２０と、乗算器２４を含む前送シル−７２２とを備えている。

第２図に示すタイプ６のディジタル制御回路は、第３遅延手段２６と、乗算器３ ０を含む第２前送シルーゾ２８とを備えている。これらの制御回路に使用される 遅延手段１４．１８．２６はＤ形フリップフロップで構成することができる。

任意のタイプのループに関する側波帯レベルの相対的減少は次の式（４）で与え られる。

Ｆ８：周波数合成器の基準周波数 Ｔ：ループのタイプ 基準周波数１００　ＫＨｚの周波数合成器に関して式（４）をプロットしたグラ フが第３に示されている。

式（２）、ｇｆ／（ｚ）　＝　ａｆ（ｚ）　／　（１＋　Ｇ　（Ｚ）　）から双 線形形式をめると これは、不要な雑音ｄｆが次式の特性で整形されることを示している。

これは、補間による全ての側波帯の振幅を、オフセットＦｘで生じる側波帯の振 幅以下にする必要がある場合、周波数合成器は帯域幅Ｆｘで１つ上のタイプすな わちＴ＋１の次数にしなければならない、と云う意味である。ただし、これはＦ ｘでの側波帯レベルが既に低くなっていて位相相殺が不必要と仮定した場合で次 に第２図のタイプ乙の補間回路について考察する。−まず、Ｆｓ：周波数合成器 のクロック周波数Ｆｏｆｆ　’オフセット周波数 Ｓ：スライサの限度値 Ｄｌ：オフセット・データ ＦＯｆｆ＝Ｄ１Ｆ８／ｓ とし、オフセット周波数を１００Ｈｚの倍数、周波数合成器のクロック周波数を １００　ＫＨｚとするとＳ＝１０００ Ｆｏｆｆ　”　１００　ＤＩＨｚ 第４図はタイプ乙の補間回路の実用的構成を示しているが、その機能は第２図と の関連で理解出来るものと考える。システムを線形動作させるためにはＧ（ｚ） に十分な上下の余裕が必要である。ＤｏはＮ１に供給される。

第３図は、帯域幅Ｉ　ＫＨｚの４次周波数合成器を使用した場合、タイプ３の補 間回路に発生するＦ。の側波帯がタイプ１のシステムに比較して５　［１ｄＢ改 善されることを示している。この側波帯レベルは全温度範囲にわたって周波数合 成器の寿命まで維持される。

上述のように、従来より効率的な補間シーケンスを作るこの新しいタイプの補間 回路が従来のタイプよシ優れた性能を持つことが分かった。これらの新しいタイ プの補間回路は、この種の応用面で最適性能を発揮判別を容易にするため、これ ら制御システムはタイプ番号で分類されている。そのタイプ番号は、それぞれが 内蔵する遅延回路の個数で表されている。タイプ３以上の補間回路では非常に効 率的なシーケンスが得られるので、不要側波帯を位相相殺する必要がない。

第５図は本発明の実施例による補間回路の使用法を示す。出力ビツト流り。は可 変分局器データの最下位ビットに加えられる。それによシ、クロック周波数Ｆ８ よシ低い周波数オフセットが得られる。

周波数合成器の出力周波数をＦ。とすると次のようになる。

Ｆｏ＝Ｆ８（Ｎ１＋ＤＩ／Ｓ） Ｓの値は補間回路の特性によって定まる。Ｆｏｆｆは補間操作に基づ（オフセッ ト周波数である。

Ｄｏの積分値を位相検波器の出力電圧から差し引（ことによシ、側波帯の相殺が 可能になる。

第５図には特に、本発明の一実施例にしたがって補間回路を周波数合成器デザイ ンに組み込む方法が例示されている。

基率周波数Ｆ８は、位相比較器５２に入力されると同時に、線５０を介して補間 回路２（第２図参照）の遅延回路に入力される。位相比較器５２は、減算器５４ で構成される結合手段を介してループ・フィルタ５６に接続されており、ループ ・フィルタ５６の出力は電圧制御発振器５８に供給される。電圧制御発振器５８ の出力信号は、帰還線６０内の可変分周器６２を介して位相比較器５２に帰還さ れる。データＮ１は加算器６４に入力される。このデータは、補間器２から入力 されたデータＤ。とともに加算器６４内で処理され、可変分周器６２の分局比を 変えるだめのデータＮとして加算器６４から出力される。側波帯の相殺は、積分 器６６を介して供給されるデータＤｏの積分値を減算器５４で位相検波器の出力 電圧から差し引くことによシ行なわれる。

以上、特定の実施例に基づいて本発明の説明を行なってきたが、本発明の請求範 囲内で種々の修正が可能であると理解願いたい。

浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄１Ｆ（内容に変更なし） 浄書（内容に変更なし） 手続補正書（方式） 昭和ご２年Δ月２４−臼

Claims (9)

【特許請求の範囲】
1. １．可変分周器を介して位相検波器に供給するための信号を出力する電圧制御発 振器を有し、基準源からの基準信号と可変分周器から位相検波器への入力信号の 間に位相差があるとき前記電圧制御発振器へ制御信号が供給されるように構成さ れた１／Ｎ周波数合成器において、入力受信用の結合手段と、前記結合手段から の出力を受信する制御手段と、前記制御手段からの出力を受信するデイジタル・ スライサ手段と、前記デイジタル・スライサ手段の出力を前記結合手段に供給す るための帰還手段と、前記デイジタル・スライサ手段の出力を可変分周器の分周 比調整用要素に供給するための出力手段とを備えた補間構成の出力に従つて可変 分周器の分周比が設定されることを特徴とする１／Ｎ周波数合成器。
2. ２．請求の範囲第１項において、デイジタル制御手段が、結合手段の出力を受信 する総和手段と、総和手段に接続された遅延手段と、遅延手段の出力を総和手段 に供給する帰還手段とを備えていることを特徴とする１／Ｎ周波数合成器。
3. ３．請求の範囲第１項において、デイジタル制御手段が、結合手段の出力を受信 する総和手段と、総和手段に接続された第１遅延手段と、第１遅延手段に接続さ れた第２遅延手段と、第２遅延手段に接続された追加の総和手段と、追加の総和 手段の出力を最初の総和手段に供給するための帰還ループと、第１遅延手段の出 力を追加の総和手段に供給するための前送りループを備えており、前送りループ には乗算手段が含まれることを特徴とする１／Ｎ周波数合成器。
4. ４．請求の範囲第１項において、デイジタル制御手段が、結合手段の出力を受信 する総和手段と、前記総和手段に接続された第１遅延手段と、前記第１遅延手段 に接続された第２遅延手段と、前記第２遅延手段に接続され第３遅延手段と、前 記第３遅延手段に接続された追加総和手段と、前記追加の総和手段の出力を前記 最初の総和手段に供給するための帰還ループと、前記第１遅延手段の出力を前記 追加の総和手段に供給する第１前送りループと、前記第２遅延手段の出力を前記 追加の総和手段に供給するための第２前送りループとを備えており、前記第１前 送りループには第１乗算器が含まれ、前記第２前送りループには第２乗算器が含 まれることを特徴とする１／Ｎ周波数合成器。
5. ５．請求の範囲第２項〜第４項において、前記遅延手段がＤ形フリツプフロツプ が含むことを特徴とする１／Ｎ周波数合成器。
6. ６．請求の範囲第１項〜第５項において、可変分周器の分周比を制御する信号を 出力する回路要素が加算器形式で構成されていることを特徴とする１／Ｎ周波数 合成器。
7. ７．請求の範囲第１項〜第６項において、位相検波器の出力を受信するように構 成された結合手段に積分器を介してデイジタル・スライサの出力を与えるために 、追加の帰還手段が設けられていることを特徴とする１／Ｎ周波数合成器。
8. ８．請求の範囲第７項において、位相検波器の出力を受信する前記結合手段が、 減算器の形式で構成されることを特徴とする１／Ｎ周波数合成器。
9. ９．請求の範囲第７項において、位相検波器の出力を受信する前記結合手段が、 加算器の形式で構成され、前記追加の帰還手段にインバータが設けられているこ とを特徴とする１／Ｎ周波数合成器。