DE19505308C2 - PLL-Gerät mit einem Oszillator mit variabler Schwingfrequenz und Impulserzeugungsgerät - Google Patents
PLL-Gerät mit einem Oszillator mit variabler Schwingfrequenz und ImpulserzeugungsgerätInfo
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Measuring Phase Differences (AREA)
Description
Die vorliegende Erfindung bezieht sich auf ein digita
les PLL-Gerät (PLL = "phase locked loop" = phasenstarrer
bzw. -verriegelter Regelkreis) zum Erzeugen eines Ausgangs
signals, das mit einem extern zugeführten Referenzsignal
phasensynchronisiert ist, sowie auf ein Impulserzeugungsge
rät bzw. einen Impulsgenerator, der zur Verwendung in dem
diesen Aufbau aufweisenden PLL-Gerät geeignet ist.
Herkömmliche PLL-Geräte, bei denen eine digitale Steue
rung eingesetzt wird, sind beispielsweise mit einer
Schwingkreisschaltung bzw. einem Oszillator ausgerüstet,
mittels dem ein Referenztakt gezählt wird und ein Impulssi
gnal dann ausgegeben wird, wenn der entsprechende Zählwert
einen Wert erreicht, der dem von extern zugeführten binären
Digitaldaten entspricht. Aus dem Oszillator wird daraufhin
ein Schwingungssignal ausgegeben, das mit dem Bezugs- bzw.
Referenzsignal phasensynchronisiert ist.
Bei einem derartigen PLL-Gerät wird die Periode bzw.
Zeitdauer für das Referenzsignal derart codiert bzw. ver
schlüsselt, daß die Phasensynchronisation zwischen dem Aus
gangssignal aus dem Oszillator und dem Referenzsignal er
reicht werden kann. Das Schwingungssignal kann daraufhin
unmittelbar nach der Aktivierung des Oszillators mit der
gleichen Periode wie das Referenzsignal erzeugt werden, in
dem dieser Wert im Oszillator eingestellt wird. Anschlie
ßend wird die Phasendifferenz zwischen dem Ausgangssignal
und dem Referenzsignal erfaßt und die dem Oszillator zuge
führten Digitaldaten werden derart gesteuert, daß diese
Phasendifferenz einen vorbestimmten Wert (beispielsweise 0)
annimmt.
Bei einer anderen im Stand der Technik bekannten Art
eines PLL-Geräts wird das Schwingungssignal aus dem Oszil
lator mittels eines Periodenteilers um den Faktor 1/n in
der Weise periodengeteilt, daß aus dem Oszillator ein
Schwingungssignal ausgegeben werden kann, das eine Periode
aufweist, die das 1/n-fache einer Periode Ti des Referenz
signals beträgt. Die Phasendifferenz zwischen diesem peri
odengeteilten Signal und dem Referenzsignal wird daraufhin
mittels eines Phasenkomparators erfaßt und die dem Oszilla
tor zugeführten binären Digitaldaten werden daraufhin so
erzeugt, daß diese Phasendifferenz zu Null wird.
Bei einem PLL-Gerät, bei dem ein Referenzsignal aus ei
nem Oszillator periodengeteilt wird, um ein Signal zu er
zeugen, wird jedoch dann, wenn ein Fehler bezüglich der Pe
riode To des Schwingungssignals aus dem Oszillator auf
tritt, dieser Fehler durch den Periodenteiler um das n-fa
che vergrößert. Es ist daher notwendig, den Fehler der Pe
riode To des Schwingungssignals so klein zu halten, daß er
mindestens kleiner als To/n ist, so daß nicht ein Zustand
auftritt, bei dem aufgrund zu großer Phasendifferenzen
keine Phasenvergleiche durchgeführt werden können. Um dies
zu erreichen, ist es erforderlich, daß die zeitliche Auflö
sung Td der Schaltung kleiner als To/n ist.
Um die zeitliche Auflösung der Schaltung zu erhöhen
bzw. zu verbessern, d. h., um die Fehler im Referenzsignal
klein zu halten, muß entweder die Frequenz des dem Oszilla
tor zugeführten Referenztakts erhöht werden oder es ist er
forderlich, im internen Schaltungsaufbau Hochgeschwindig
keits-Digitalschaltungen zu verwenden. Bei einer derartigen
Verbesserung der zeitlichen Auflösung Td wird jedoch
zwangsläufig die Struktur des Oszillators komplizierter und
die Kosten des Geräts werden entsprechend erhöht.
Aufgrund der Tatsache, daß zur Erzeugung der den Oszil
latoren zugeführten Referenztakte bislang Schwingkreise mit
fester Frequenz (d. h. Festfrequenz-Oszillatoren) verwendet
wurden, war es im Stand der Technik lediglich möglich, dem
Oszillator Referenztakte von maximal wenigen Hundert Mega
hertz zuzuführen. Dies bedeutet, daß es bislang lediglich
möglich war, als zeitliche Auflösung Td für die Oszillato
ren zeitliche Auflösungen zu erzielen, die maximal in der
Größenordnung von wenigen Nanosekunden liegen, wobei sich
die Verbesserung bzw. Erhöhung dieser zeitlichen Auflösung
als beschränkender Faktor herausstellt. Das bedeutet, daß
die steuerbare Ausgangsfrequenz dieser Art eines herkömmli
chen digitalen PLL-Geräts auf einen Maximalwert von unge
fähr 10 Mhz beschränkt ist.
Bei dieser Art eines PLL-Geräts ist es jedoch selbst
dann noch erforderlich, das Schwingungssignal mit dem Refe
renzsignal zu synchronisieren, wenn die zeitliche Auflösung
Td für den Oszillator größer als To/n ist. Um dies zu er
reichen, ist gemäß der Darstellung in Fig. 4 eine Wählvor
richtung 72 vorgesehen, die entweder die oberen bzw. höher
wertigen M Datenbits ohne die unteren bzw. niederwertigen N
Datenbits der im Ansprechen auf die Phasendifferenz zwi
schen einem Schwingungssignal und einem Referenzsignal er
zeugten binären Digitaldaten oder aber solche Daten wählt,
bei denen der Wert der höherwertigen M Datenbits durch Hin
zuaddieren des Werts "1" ausgedrückt ist, und die jeweils
gewählten Daten einer Schwingkreisschaltung bzw. einem Os
zillator 70 zuführt; ferner sind ein Zähler 74, der das aus
dem Oszillator 70 ausgegebene Schwingungssignal zählt, so
wie ein Komparator 76 vorgesehen, der den Zählstand des
Zählers 74 mit den niederwertigen N Bits der binären Digi
taldaten vergleicht und in Abhängigkeit von dem Vergleichs
ergebnis dem Wähler 72 ein Wählsignal zuführt. Auf diese
Weise wird die durchschnittliche Periode Toa des Schwin
gungssignals innerhalb einer einzelnen Periode des Refe
renzsignals auf das 1/n-fache der Periode Ti des Referenz
signals eingestellt. Auf diese Weise wird erreicht, daß die
Phase des periodengeteilten Signals mit der des Referenzsignals
übereinstimmt (siehe hierzu die japanische Patent-Of
fenlegungsschrift Hei. 4-13719).
Beispielsweise werden für den Fall, daß diejenige Peri
ode, die einem 1/n-tel der Periode Ti des Referenzsignals
entspricht, d. h. die Periode Ti/n, durch die zeitliche Auf
lösung Td des Oszillators 70 geteilt wird, um den Wert
Ti/(n × Td) anzunehmen, so daß dies in Binärform durch
[1100.101] ausgedrückt wird, die vor dem Radixpunkt liegen
den oberen vier Bits [1100] und der um eins erhöhte Wert,
nämlich [1101], dem Wähler 72 zugeführt. Die nach dem Ra
dixpunkt liegenden niederwertigen drei Bits [101] werden
daraufhin dem Komparator 76 zugeführt. Wie aus Fig. 5(b)
hervorgeht, werden auf diese Weise dem Oszillator die Daten
[1101] insgesamt fünfmal zugeführt, bis die niederwertigen
drei Bits des Zählwerts für das aus dem Zähler 74 ausgege
bene Schwingungssignal den Wert [101] erreichen. Daraufhin
werden von dem Zeitpunkt an, bei dem der Zählwert der nie
derwertigen drei Bits den Wert [101] erreicht, bis zu dem
Zeitpunkt, bei dem dieser auf den Wert [000] zurückkehrt,
dem Oszillator 70 insgesamt dreimal die Daten [1100] zuge
führt. Auf diese Weise wird der Durchschnittswert der vom
Oszillator 70 innerhalb einer einzelnen Periode des Refe
renzsignals ausgegebenen acht Schwingungssignalperioden auf
den Wert [1100.101] gebracht. Fehler in dem periodengeteil
ten Signal, das in seiner Periode gegenüber dem Schwin
gungssignal herabgeteilt ist, werden daher verringert und
es wird erreicht, daß die Phasen des periodengeteilten Si
gnals und des Referenzsignals übereinstimmen.
Jedoch ist zu dem Zeitpunkt, bei dem gemäß der Darstel
lung in Fig. 5(b) der Wähler 72 vom Zähler 74 und vom Kompa
rator 76 umgestellt wird, der Anteil der den niederwertigen
N Bits der binären Digitaldaten entsprechenden anfänglichen
Anzahl von Wiederholungen länger als die Periode Ti des Re
ferenzsignals multipliziert mit dem Faktor 1/n, d. h. länger
als Ti/n. Im Anschluß daran wird das Schwingungssignal mit
einer Periode ausgegeben, die kürzer als die Periode Ti/n
ist. Dies bedeutet, daß außer denjenigen Zeiten, bei denen
die Perioden für n Schwingungssignale mit einer einzelnen
Periode des Referenzsignals übereinstimmen, eine große An
zahl von Fehlern auftritt.
Diese Art eines PLL-Geräts wird beispielsweise in digi
talen Kommunikationssystemen verwendet, um ein Taktsignal
zu erzeugen, das mit einem extern zugeführten, eine niedri
ge Frequenz aufweisenden Taktsignal multipliziert ist. Wenn
dieses Taktsignal als Zeitsteuerungssignal zum Verriegeln
bzw. Zwischenspeichern von Kommunikationsdaten verwendet
wird, ist es nicht möglich, die Kommunikationsdaten korrekt
zwischenzuspeichern.
Anstelle den Wähler umzuschalten, indem der Zählwert
aus dem Zähler 74 aufeinanderfolgend größer oder kleiner
als ein die niederwertigen N Bits der binären Digitaldaten
ausdrückender Wert gemacht wird, wie dies in Fig. 5(a) ge
zeigt ist, ist es alternativ auch möglich, den Prozentsatz
derjenigen Zeit, während der der Wähler 72 innerhalb einer
einzelnen Periode des Referenzsignals zu einer bestimmten
Position umgeschaltet wird, so einzustellen, daß er den
niederwertigen N Datenbits entspricht, so daß der Wähler 72
häufig umgeschaltet wird.
Wenn anstelle des Komparators 76 eine Impulserzeugungs
vorrichtung verwendet wird, die in der Lage ist, ein Im
pulssignal zum Umschalten des Wählers 72 mit einer den un
teren N Bits der binären Digitaldaten entsprechenden Fre
quenz zu erzeugen, so kann gemäß der Darstellung in
Fig. 5(a) erreicht werden, daß sich die Perioden des inner
halb einer einzelnen Periode des Referenzsignals ausgegebe
nen Schwingungssignals einer idealen Charakteristik bzw.
einem idealen Verlauf annähern.
Diese Art eines einen variablen Impuls erzeugenden Ge
räts, bei dem die impulssignalerzeugende Frequenz binären
Digitaldaten entspricht, ist auf dem technischen Gebiet der
Umschaltsteuerung im Veröffentlichungen der Firma Mitsu
bishi Electric Co., Ltd., offenbart, bei dem ein Gerät in
Synchronisation mit einem extern bzw. von außen zugeführten
Taktsignal ein Signal in einem Muster erzeugt, das binären
Digitaldaten entspricht. Eine entsprechende Offenlegung findet sich in Kondoh H,
et al. "A 6,25% Pull-in Range Digital PLL for ISDN Primary Rate Interface LSI", in
"Symposium on VLSI Circuits, 1991, Digest of Technical Papers", S. 73-74.
Bei diesem herkömmlichen Impulserzeugungsgerät werden
jedoch verschiedene Schaltungen zur Verwendung bei der Mu
stersteuerung der Impulssignalerzeugung, wie beispielsweise
ein Speicher zum Speichern von Impulssignalerzeugungsmu
stern, die den extern zugeführten binären Digitaldaten ent
sprechen, eine Ausleseschaltung zum Speichern von Impulssi
gnalerzeugungsmustern, die den aus diesem Speicher ausgele
senen binären Digitaldaten entsprechen, in Ausleseregistern
usw., sowie ein Impulserzeugungsschaltkreis zum Erzeugen
von Impulssignalen benötigt, die den in den Registern usw.
gespeicherten Musterdaten entsprechen, und zwar in Synchro
nisation mit extern zugeführten Taktsignalen. Darüber hin
aus nimmt die Anzahl der Werte der Musterdaten und die zum
Speichern eines einzelnen Werts der Musterdaten erforderli
che Kapazität mit der Anzahl der Bits der binären Digital
daten zu.
Ein derartiges herkömmliches Impulserzeugungsgerät, wie
beispielsweise die in der japanischen Patentoffenlegungs
schrift Hei 4-113719 offenbarte Umschalt-Steuervorrichtung,
ist dann geeignet, wenn Impulssignale mit solchen Mustern
erzeugt werden, die binären Digitaldaten von ungefähr 3
Bits entsprechen. Wenn jedoch die Anzahl der Bits in den
binären Digitaldaten groß ist, wird die Struktur des Geräts
entsprechend kompliziert, die zum Speichern der Erzeugungs
muster erforderliche Speicherkapazität wird groß und das
Gerät ist für praktische Einsätze in vielen Fällen nicht
geeignet.
Der Erfindung liegt die Aufgabe zugrunde, unter Aus
schaltung der mit den herkömmlichen Geräten verknüpften
Probleme ein digital gesteuertes PLL-Gerät zu schaffen, das
in der Lage ist, ein eine hohe Frequenz aufweisendes Aus
gangssignal zu erzeugen und die Periode dieses Ausgangssi
gnals mit hoher Präzision zu steuern.
Weiterhin sollen mit der Erfindung ein Impulserzeu
gungsgerät bzw. Impulsgenerator und ein Oszillator geschaf
fen werden, die für den Aufbau des erfindungsgemäßen PLL-
Geräts geeignet sind.
Bei dem nach der Lehre der Erfindung aufgebauten Im
pulsgenerator wird der Wert jedes Bits der binären Digital
daten jeweils einem jedes der Eingangsanschlüsse von N Wäh
lern zugeführt, die eine Wählerreihe bilden.
Demgegenüber wird dem anderen Eingangsanschluß desjeni
gen Wählers unter den N Wählern, der das niedrigstwertige
Bit (LSB, = least significant bit) der binären Digitaldaten
empfängt, ein Signal für den Datenwert "0" zugeführt. Das
Ausgangssignal aus den Wählern, die denjenigen Datenwert
empfangen, der in der Reihenfolge ein Bit niedriger ist,
wird daraufhin dem anderen Eingangsanschluß von (N - 1) Wäh
lern zugeführt, zu denen der vorgenannte Wähler nicht ge
hört.
Der Wählsignalgenerator führt daraufhin periodisch je
dem der Wähler unter den N Wählern, die die oberen Bitda
tensignale empfangen, Wählsignale zu, so daß die Wählperi
ode für Datenbits höherer Ordnung bzw. Wertigkeit kürzer
ist.
Als Folge davon wird bei dem erfindungsgemäßen Impuls
generator der obere Bitdatenwert von der Wählerreihe mit
hoher Wirksamkeit ausgewählt und daraufhin als Impulssignal
ausgegeben. Die Impulssignal-Erzeugungsfrequenz wird daher
für diejenigen Bits innerhalb des Datenwerts in den binären
N-Bit-Digitaldaten erhöht, die auf "1" gesetzt sind und bei
denen es sich um Bits höherer Wertigkeit handelt, d. h. um
Werte innerhalb der binären Digitaldaten, die große Zahlen
ausdrücken. Daraufhin wird ein Impulssignal mit einer Fre
quenz ausgegeben, die den binären Digitaldaten entspricht.
Der erfindungsgemäße Impulsgenerator besteht aus N Wäh
lern, die der Anzahl der Bits in den binären Digitaldaten
entsprechen, und aus einem Wählsignalgenerator zur Zufuhr
von Wählsignalen zu jedem der Wähler. Jedoch wird die Aus
gabeperiode für das Wählsignal für jeden der Wähler vom
Wählsignalgenerator für diejenigen Wähler kürzer gemacht,
welche die höherwertigen Bits der Daten empfangen. Auf
diese Weise ist es nicht länger notwendig, ein Erzeugungs
muster für das den binären Digitaldaten entsprechende Im
pulssignal in der Weise voreinzustellen, wie dies im Stand
der Technik erforderlich ist, so daß die Struktur des er
findungsgemäßen Geräts entsprechend vereinfacht werden
kann.
Da der erfindungsgemäße Impulsgenerator demzufolge eine
einfache Struktur besitzt, können Vergrößerungen in der An
zahl der Bits der binären Digitaldaten auf einfache Weise
dadurch erreicht werden, daß die Anzahl der die Wählerreihe
bildenden Wähler sowie die Anzahl der Ausgangsbits des
Wählsignalgenerators, der jedem der Wähler Wählsignale zu
führt, entsprechend erhöht werden. Dies bedeutet, daß die
im Stand der Technik auftretende erhöhte Kompliziertheit
der Struktur des Geräts, wenn die Anzahl der Bits in den
binären Digitaldaten erhöht wird, vermieden werden kann und
daß der Vorgang der Erhöhung der Anzahl der Bits in den bi
nären Digitaldaten entsprechend vereinfacht ist.
Der Wählsignalgenerator ist erfindungsgemäß so aufge
baut, daß die Ausgabeperiode bzw. -zeitdauer für das Wählsignal
derjenigen Wähler, die höherwertige Bitdatenwerte
empfangen, kürzer ist. Auf diese Weise ist es beispielswei
se möglich, eine Steuereinheit zum Steuern der Ausgabeperi
ode des jedem der Wähler zugeführten Wählsignals zu verwen
den, die das Ausgangssignal aus einem Signalgenerator wie
beispielsweise einem Schwingkreis bzw. Oszillator oder ei
nem Zufallszahlengenerator usw. verwendet. Dies kann jedoch
durch Verwendung einer solchen Struktur erreicht werden,
bei der das Ausgangssignal aus dem Wählsignalgenerator ge
zählt wird.
Das heißt, bei dem Gerät, das das ausgegebene Wählsi
gnal zählt, wird ein N-Bit-Zähler verwendet, der den N Wäh
lern entspricht, die die Wählerreihe bilden. Die Ausgangs
anschlüsse für den Zähler für das höchstwertige Bit (MSB =
most significant bit) bis hinab zum niedrigstwertigen Bit
(LSB) sind in diesem Fall sequentiell mit dem Wählsignal-
Eingangseinschluß des Wählers, der den Datenwert für das
LSB empfängt, bis hinab zum Wählsignal-Eingangsanschluß
desjenigen Wählers verbunden, der den Datenwert für das MSB
der Daten empfängt. Auf diese Weise werden die Zählwerte
für die niedrigwertigen Bits, die aufgrund des Zählvorgangs
des Zählers häufig ihren Wert ändern, demjenigen Wähler zu
geführt, welche die Datenwerte für die höherwertigen Bits
als Wählsignale empfangen, und der hierfür vorgesehene Zäh
ler hat die Funktion eines Wählsignalgenerators. Auf diese
Weise kann der Betriebsablauf auf vereinfachte Weise durch
geführt werden, da lediglich ein einziger N-Bit-Zähler als
Wählsignalgenerator benötigt wird.
Ferner wird für den Fall, daß ein Zähler in dieser
Weise verwendet wird, aus dem Ausgangsanschluß für das LSB
des Zählers hin Wählsignal ausgegeben, das für jeden Zähl
vorgang des Zählers einmal invertiert ist. Ein Wählsignal,
das sich einmal für alle zwei Arbeitsvorgänge bzw. -takte
des Zählers invertiert, wird daraufhin aus dem Ausgangsan
schluß für das die zweitniedrigste Wertigkeit aufweisende
Bit ausgegeben, während ein Wählsignal, das sich einmal für
alle vier Arbeitstakte des Zählers invertiert, aus dem Aus
gangsanschluß für das die drittniedrigste Wertigkeit auf
weisende Bit ausgegeben wird. Wenn der Datenwert des von
jedem Wähler empfangenen Bits gleich "1" ist, werden die
Impulssignale aus der Wählerreihe daher in der Weise ausge
geben, daß sie diesen Bits bei einer Frequenz entsprechen,
die das Einfache bis hin zum 2X-fachen der Frequenz des MSB
beträgt, wobei X gleich 1, 2, 3, . . . beträgt. Auf diese
Weise fällt die Impulssignal-Erzeugungsfrequenz erfindungs
gemäß genau mit dem Wert jedes Bits der Daten in den binä
ren Digitaldaten zusammen.
Bei dem eine variable Schwingfrequenz aufweisenden Os
zillator erzeugt ein Konstantenaddierer binäre Digitalda
ten, die denjenigen Wert darstellen, der aus den extern zu
geführten binären L-Bit-Digitaldaten die höherwertigen bi
nären M-Bit-Digitaldaten ausdrückt, aus denen die niedrig
wertigen N-Bits entfernt sind und zu denen der Wert "1"
hinzuaddiert ist. Der Datenwähler wählt daraufhin entweder
die binären Digitaldaten oder aber die höherwertigen M-Bit-
Digitaldaten innerhalb der binären L-Bit-Digitaldaten zur
Zufuhr zum Oszillator. Der Oszillator gibt daraufhin ein
Schwingungssignal mit einer Periode aus, die entweder dem
durch die höherwertigen binären M-Bit-Digitaldaten der ex
tern zugeführten binären L-Bit-Digitaldaten ausgedrückten
Wert oder aber diesen binären Digitaldaten mit dem hinzuad
dierten Wert "1" entspricht.
Andererseits werden die niederwertigen N-Bits der ex
tern zugeführten binären L-Bit-Digitaldaten jedem der Wäh
ler zugeführt, die innerhalb des Impulsgenerators die Wäh
lerreihe bilden. Der Impulsgenerator ist ferner mit einem
Zähler versehen, der als Wählsignalgenerator dient, um je
dem der Wähler Wählsignale zuzuführen. Das vom Oszillator
ausgegebene Schwingungssignal wird jedoch dem Zähler als
Zähltaktsignal zugeführt. Aus diesem Grund wird vom Impulsgenerator
in Synchronisation mit dem von der Schwingkreis
schaltung ausgegebenen Schwingungssignal ein Impulssignal
ausgegeben, dessen Frequenz den niedrigwertigen N Bits der
binären L-Bit-Digitaldaten entspricht. Das vom Impulsgene
rator ausgegebene Impulssignal wird daraufhin dem Datenwäh
ler als Wählsignal zugeführt.
Anstelle des Vorsehens des Zählers 54 und des Kompara
tors 56, wie sie bei der in Fig. 4 gezeigten herkömmlichen
Oszillatorschaltung verwendet werden, wird mit dem erfin
dungsgemäßen Oszillator mit variabler Schwingfrequenz der
vorstehend erläuterte Impulsgenerator bereitgestellt. Das
Umschalten des Wählers 52 wird daraufhin häufig mit einer
Frequenz durchgeführt, die den niedrigwertigen N Bits der
binären L-Bit-Digitaldaten entspricht.
Als Folge davon wird bei dem erfindungsgemäßen Oszilla
tor mit variabler Schwingfrequenz die zeitliche Auflösung
des Schwingkreises groß und selbst in solchen Fällen, in
denen das Schwingungssignal nicht mit einer den binären L-
Bit-Digitaldaten entsprechenden Periode ausgegeben werden
kann, ist es möglich, den Durchschnittswert für die Periode
des Schwingungssignals einer Periode entsprechen zu lassen,
die durch die binären L-Bit-Digitaldaten ausgedrückt wird,
und es ist weiterhin möglich, ein Schwingungssignal zu er
zeugen, das eine Charakteristik aufweist, die extrem nahe
bei der idealen Charakteristik liegt.
Bei dem erfindungsgemäßen Impulsgenerator ist es wei
terhin möglich, die Umschaltfrequenz der Datenwählschaltung
so einzustellen, daß sie genau die niedrigwertigen N-Bit-
Daten der binären L-Bit-Digitaldaten entspricht. Da die
Struktur des Impulsgenerators einfacher ist, kann die
Struktur des Oszillators mit variabler Schwingfrequenz ver
einfacht werden.
Das erfindungsgemäße PLL-Gerät ist mit dem Oszillator
mit variabler Schwingfrequenz ausgerüstet. Ein Phasenkompa
rator erfaßt die Phasendifferenz zwischen einem periodenge
teilten Signal, bei dem es sich um das vom Oszillator mit
variabler Schwingfrequenz ausgegebene und durch den Faktor
1/n geteilte Schwingungssignal handelt, und dem Referenzsi
gnal. Ein Steuerungsdatengenerator erzeugt daraufhin binäre
L-Bit-Digitaldaten, um die vom Phasenkomparator erfaßte
Phasendifferenz zu Null zu machen, und führt diese Daten
dem Oszillator mit variabler Schwingfrequenz zu. Als Folge
davon wird vom Oszillator mit variabler Schwingfrequenz ein
Schwingungssignal ausgegeben, das mit dem Referenzsignal
synchronisiert ist und eine Frequenz aufweist, die das n-
fache der des Referenzsignals beträgt.
Im erfindungsgemäßen PLL-Gerät erzeugt der innerhalb
des Impulsgenerators, der den Oszillator mit variabler
Schwingfrequenz bildet, befindliche Zähler ein Borg- oder
Leihsignal ("borrow signal"), wenn der Zählwert zu Null
wird. Weiterhin ist ein Abwärtszähler vorgesehen, der mit
Daten voreingestellt werden kann, die den Multiplikations
faktor n für das Referenzsignal darstellen, und der das
Borgsignal sowie ein extern bzw. von außen zugeführtes Vor
einstellungssignal verwendet. Das von diesem Abwärtszähler
ausgegebene Borgsignal wird dem Phasenkomparator als peri
odengeteiltes Signal zugeführt.
Folglich kann bei dem in Fig. 4 beanspruchten PLL-Gerät
die Gerätestruktur im Vergleich zu herkömmlichen PLL-Gerä
ten vereinfacht werden, da es nicht länger notwendig ist,
einen diskreten Periodenteiler vorzusehen, um die Periode
des Schwingungssignals auf die im Stand der Technik erfor
derliche Art und Weise um den Faktor 1/n zu teilen. Das
heißt, bei dem herkömmlichen PLL-Gerät, bei dem das Schwin
gungssignal die mit dem Faktor n multiplizierte Frequenz
des Referenzsignals aufweist, wird die Periode des vom Os
zillator mit variabler Schwingfrequenz ausgegebenen Schwingungssignals
von einem Periodenteiler um den Faktor 1/n ge
teilt, wobei das periodengeteilte Signal und das Referenz
signal anschließend einem Phasenkomparator zugeführt wer
den. Demgegenüber wird beidem in Anspruch 4 angegebenen
PLL-Gerät vom Abwärtszähler des im Oszillator mit variabler
Schwingfrequenz vorgesehenen Impulsgenerators ein Borgsi
gnal ausgegeben, bei dem es sich um das um den Faktor 1/n
periodengeteilte Schwingungssignal handelt. Wie bereits er
wähnt wurde, ist daher kein diskreter Periodenteiler zum
Teilen der Periode des Schwingungssignals um den Faktor 1/n
erforderlich, weshalb die Struktur des Geräts entsprechend
vereinfacht werden kann.
Bei dem erfindungsgemäßen PLL-Gerät wird der vorstehen
de Oszillator mit variabler Schwingfrequenz verwendet. Dies
bedeutet, daß das Schwingungssignal selbst dann mit dem Re
ferenzsignal synchronisiert ist, wenn die zeitliche Auflö
sung für die Schwingkreisschaltung innerhalb des Oszillator
mit variabler Schwingfrequenz größer als die mit dem 1/n-
fachen der Periode des Referenzsignals erzielbare Auflösung
ist. Die durchschnittliche Periode des Schwingungssignals
während einer einzelnen Periode des Referenzsignals stimmt
darüber hinaus mit derjenigen Periode überein, die das 1/n-
fache derjenigen des Referenzsignals beträgt.
Ebenso rufen Fehler in der Periode des Schwingungssi
gnals während einer einzelnen Periode des Referenzsignals
keine großen Verschiebungen gegenüber der idealen Charakte
ristik für das 1/n-fache der Periode des Referenzsignals
hervor. Das heißt, daß beispielsweise selbst dann, wenn das
PLL-Gerät als Taktgenerator zum Erzeugen von Taktsignalen
für die Zwischenspeicherung von Kommunikationsdaten auf dem
Gebiet der digitalen Kommunikationstechnik verwendet wird,
keine großen Verschiebungen in der Zeitsteuerung der Kommu
nikationsdaten-Zwischenspeicherung auftreten, so daß die
Kommunikationsdaten mit hoher Genauigkeit gespeichert wer
den können.
Gemäß einer Weiterbildung der Erfindung weist das PLL-
Gerät eine Mehrfachphasen- bzw. Multiphasen-Takterzeugungs
quelle zum Erzeugen einer Anzahl von Taktsignalen auf, die
als zeitliche Referenz eine vorgeschriebene Phasendifferenz
aufweisen. Ein digital gesteuerter Oszillator erzeugt hier
bei ein Schwingungssignal mit einer Schwingungsfrequenz,
die den von außen zugeführten Frequenzsteuerungsdaten in
Einheiten der Zeit für die Phasendifferenz zwischen den von
der Multiphasen-Takterzeugungsquelle ausgegebenen Multipha
sen-Taktsignalen entspricht. Dieses Signal wird nach dem
PLL-Betrieb als Ausgangssignal nach außen abgegeben.
Ein Impulsphasendifferenz-Codierer codiert die Periode
des Referenzsignals und die Phasendifferenz zwischen dem
Referenzsignal und dem Ausgangssignal, wobei er die Zeit
für die Phasendifferenz zwischen den von der Multiphasen-
Takterzeugungsquelle ausgegebenen Multiphasen-Taktsignalen
als Einheit verwendet. Die Datensteuerungseinheit erzeugt
Frequenzsteuerungsdaten für die Phasensynchronisation des
Referenzsignals und des Ausgangssignals auf der Basis der
Periodendaten für das codierte Referenzsignal und der Daten
für die Phasendifferenz zwischen dem Referenzsignal und dem
Ausgangssignal und führt diese Daten dem digital gesteuer
ten Oszillator zu.
Zum Zeitpunkt der Aktivierung des Geräts hat eine Akti
vierungszeit-Steuereinheit die Periode des im Impulsphasen
differenz-Codierer codierten Referenzsignals über die Be
triebsabläufe des Impulsphasendifferenz-Codierers und führt
daraufhin im digital gesteuerten Oszillator eine Vorein
stellung dieser codierten Periodendaten durch. Der Schwin
gungsvorgang der digital gesteuerten Oszillatorschaltung
beginnt daraufhin bei einem durch das Referenzsignal vorbe
stimmten Zeitpunkt.
Im erfindungsgemäßen PLL-Gerät wird im digital gesteu
erten Oszillator unmittelbar nach der Aktivierung ein
Schwingungssignal erzeugt, das mit dem Referenzsignal pha
sensynchronisiert ist. Als Folge dieses Vorgangs wird dar
aufhin eine Phasensynchronisation zwischen dem Referenzsi
gnal und dem Ausgangssignal rasch erzielt.
Das heißt, bei dem erfindungsgemäßen PLL-Gerät codiert
die Impulsphasendifferenz-Codierschaltung die Periode des
Differenzsignals unmittelbar nach der Aktivierung in Ein
heiten der Zeit für die Phasendifferenz zwischen den Multi
phasen-Taktsignalen. Der digital gesteuerte Oszillator er
zeugt daraufhin ein Schwingungssignal mit einer Frequenz,
die den codierten Periodendaten in Einheiten derjenigen
Zeit entspricht, die der Phasendifferenz zwischen den bei
der Codierung der Periodendaten verwendeten Multiphasen-
Taktsignalen entspricht. Als Folge davon stimmt die Periode
des vom digital gesteuerten Oszillator ausgegebenen Schwin
gungssignals (d. h. des Ausgangssignals des vorstehend be
schriebenen Geräts) völlig mit dem Referenzsignal überein.
Andererseits wird die Phasendifferenz zwischen dem Aus
gangssignal unmittelbar nach der Aktivierung und dem Refe
renzsignal durch die zeitliche Steuerung des Betriebsbe
ginns des digital gesteuerten Oszillators festgelegt. Die
Aktivierungszeit-Steuereinheit startet den Schwingbetrieb
des digital gesteuerten Oszillators jedoch zu einem Zeit
punkt, der durch das Referenzsignal vorbestimmt ist. Die
Phasendifferenz zwischen dem Ausgangssignal und dem Refe
renzsignal ist durch den Betrieb der Aktivierungszeit-Steu
ereinheit ebenfalls genau festgelegt. Demgemäß kann bei
diesem PLL-Gerät ein Ausgangssignal erzeugt werden, das be
reits unmittelbar nach der Aktivierung mit dem Referenzsi
gnal phasensynchronisiert ist. Nach der Aktivierung erzeugt
die Datensteuereinheit unter Zugrundelegung der Referenzsi
gnal-Periodendaten und der Daten über die Phasendifferenz
zwischen dem Referenzsignal und dem Ausgangssignal Fre
quenzsteuerungsdaten, die mit dem Referenzsignal und dem
Ausgangssignal phasensynchronisiert sind, und führt diese
Daten dem digital gesteuerten Oszillator zu. Als Folge da
von kann selbst dann, wenn die Phasendifferenz zwischen dem
Ausgangssignal und dem Referenzsignal um mehr als den ge
wünschten Wert abweicht, dieser Phasenfehler rasch kompen
siert werden und es ist ferner möglich, nach der Aktivie
rung des Geräts eine Phasensynchronisation zwischen dem
Ausgangssignal und dem Referenzsignal schnell herbeizufüh
ren.
Bei dem erfindungsgemäßen PLL-Gerät arbeiten der
Impulsphasendifferenz-Codierer und der digital gesteuerte
Oszillator beide anhand von Einheiten der Zeit für die Pha
sendifferenz zwischen den von der Multiphasen-Takterzeu
gungsquelle ausgegebenen Multiphasen-Taktsignalen. Die
zeitliche Auflösung der am Impulsdatendifferenz-Codierer
erhaltenen Periodendaten für das Referenzsignal und der Da
ten für die Phasendifferenz zwischen dem Referenzsignal und
dem Ausgangssignal und die zeitliche Auflösung des im digi
tal gesteuerten Oszillator erzeugten Schwingungssignals
(d. h. des Ausgangssignals des vorstehend beschriebenen Ge
räts) stimmen daher völlig überein. Diese zeitliche Auflö
sung ist darüber hinaus extrem klein im Vergleich zu derje
nigen des herkömmlichen digitalen PLL-Geräts. Die Periode
des Ausgangssignals des erfindungsgemäßen PLL-Geräts kann
daher extrem genau gesteuert werden und die obere Grenze
der Frequenz des Ausgangssignals kann folglich sehr hoch
gemacht werden.
Im Stand der Technik wird für die digitale Steuerung
der Schwingungsfrequenz des Oszillators und als Taktsignal
zum Codieren der Periode des Referenzsignals und der Pha
sendifferenz zwischen dem Referenzsignal und dem Ausgangs
signal ein Schwingungssignal (Taktsignal) aus einem Fest
frequenz-Oszillator verwendet. Dieses Signal stellt somit
die obere Grenze für die zeitliche Auflösung dar, da diese
zeitliche Auflösung durch die Schwingfrequenz des Festfrequenz-Oszillators
festgelegt wird. Demgegenüber wird bei
dem vorstehend beschriebenen erfindungsgemäßen PLL-Gerät
die zeitliche Auflösung durch diejenige Zeit festgelegt,
die der Phasendifferenz zwischen der Anzahl der von der
Multiphasen-Takterzeugungsquelle ausgegebenen Taktsignale
entspricht, und diese zeitliche Auflösung kann daher auf
einfache Weise hoch gemacht werden. Die Wirkung dieser Maß
nahme liegt darin, daß die Periode des Ausgangssignals auf
hochgenaue Weise gesteuert werden kann und die Frequenz des
variablen Ausgangssignals erhöht werden kann.
Was die Multiphasen-Takterzeugungsquelle betrifft, so
ist es beispielsweise möglich, hierfür eine Anzahl von
Festfrequenz-Oszillatoren (beispielsweise Flüssigkristall-
Oszillatoren) vorzusehen, die die gleich Schwingfrequenz
aufweisen. Durch anschließendes Steuern des Schwingungs-
Startzeitpunkts für jeden dieser Oszillatoren können an je
dem der Oszillatoren verschiedene Taktsignale mit vorbe
stimmten Phasendifferenzen erzeugt werden. Alternativ hier
zu kann eine Anzahl von Verzögerungsschaltungen vorgesehen
werden, die ein von einem einzelnen Festfrequenz-Oszillator
(beispielsweise einem Flüssigkristalloszillator usw.) aus
gegebenes Schwingungssignal verzögern und ausgeben. Durch
geeignetes Einstellen der Verzögerungszeit für jede dieser
Verzögerungsschaltungen können aus jeder Verzögerungsschal
tung Taktsignale mit vorbestimmten Phasendifferenzen ausge
geben werden. Auch ist es möglich, eine solche Verzöge
rungsschaltung zu verwenden, bei der eine große Anzahl von
Verzögerungselementen aufeinanderfolgend miteinander ver
bunden sind, wobei das Ausgangssignal aus jedem dieser Ver
zögerungselemente als Taktsignal verwendet werden kann. Als
weitere Alternative kann eine Impulsperioden-Teilerschal
tung verwendet werden, bei der das Verzögerungselement aus
invertierenden Schaltungen besteht, die ringförmig mitein
ander verbunden sind. Die Ausgangssignale aus jeder der in
vertierenden Schaltungen in dieser Impulsperioden-Teilerschaltung
können dann als Taktsignale verwendet werden, um
die Taktsignale auf noch einfachere Weise zu liefern.
Gemäß einer anderen Weiterbildung ist bei dem erfin
dungsgemäßen PLL-Gerät ferner ein Divisor- bzw. Teilerein
richtung vorgesehen, die dazu verwendet wird, die von der
Datensteuerungseinrichtung ausgegebenen Frequenzsteuerungs
daten durch extern zugeführte Teilungsdaten zu teilen, wo
bei das erhaltene Ergebnis dem digital gesteuerten Oszilla
tor zugeführt wird. Dem Impulsphasendifferenz-Codierer wird
daraufhin ein Signal zu geführt, bei dem es sich um das
durch die Teilungsdaten periodengeteilte Ausgangssignal
handelt.
Als Folge davon kann im Vergleich zu dem im Anspruch 5
angegebenen PLL-Gerät durch Teilen des Referenzsignals ein
Ausgangssignal mit einer höheren Frequenz ausgegeben wer
den. Die Frequenz des Ausgangssignals wird von dem digital
gesteuerten Oszillator so gesteuert, daß sie in den Einhei
ten derjenigen Zeit liegt, die der Phasendifferenz zwischen
den von der Multiphasen-Takterzeugungsquelle ausgegebenen
Multiphasen-Taktsignalen entspricht. Die Fehler in der Pha
sendifferenz zwischen dem Ausgangssignal, das als Folge der
Frequenzmultiplikation auftritt, und dem Referenzsignal
können daher im Vergleich zu dem herkömmlichen Gerät auf
extrem wenige verringert werden und die Frequenzpräzision
des Ausgangssignals kann erhöht werden.
Gemäß einer anderen Weiterbildung der Erfindung wird
bei dem PLL-Gerät der in Anspruch 3 angegebene Oszillator
mit variabler Schwingfrequenz als digital gesteuerter Os
zillator verwendet, der das in Anspruch 6 angegebene PLL-
Gerät enthält. Diejenigen Daten aus den Divisionsergebnis
sen der Divisor- bzw. Teilungseinrichtung, die denjenigen
Wert ausdrücken, der oberhalb des Radixpunkts liegt, werden
daraufhin dem Konstantenaddierer des Oszillators mit varia
bler Schwingfrequenz und dem Datenwähler zugeführt. Diejenigen
Daten, die den unterhalb des Dezimalpunkts liegenden
Wert ausdrücken, werden daraufhin einem jeweils zugeordne
ten Wähler in der im Impulsgenerator, der den Oszillator
mit variabler Schwingfrequenz bildet, befindlichen Wähler
reihe zugeführt.
Die Auswirkung hiervon liegt darin, daß dann, wenn die
Frequenzsteuerungsdaten durch die Teilungsdaten im Divisor
geteilt werden, und zwar in einem Fall, bei dem die Fre
quenzsteuerungsdaten durch die Teilungsdaten nicht klar ge
teilt werden, d. h. in solchen Fällen, in denen es notwendig
ist, das aus dem digital gesteuerten Oszillator stammende
Ausgangssignal bei Frequenzen zu erzeugen, die nicht so ge
steuert werden können, daß sie der Zeit für die Phasendif
ferenz zwischen den Multiphasen-Taktsignalen entsprechende
Einheiten sind, wird zum Wert des Teilungsergebnisses für
die Stellen oberhalb des Radixpunkts "1" addiert, und zwar
als Ergebnis des Betriebs des Impulsgenerators bei einer
Frequenz, die demjenigen Wert des Teilungsergebnisses ent
spricht, der unter (nach) dem Radixpunkt liegt. Daraufhin
werden entweder diejenigen Daten, die den oberhalb des Ra
dixpunkts liegenden Wert ausdrücken, oder diejenigen Daten,
die diesen Daten mit dem hinzuaddierten Wert "1" entspre
chen, als Frequenzsteuerungsdaten der Schwingkreisschaltung
zugeführt.
Bei dem erfindungsgemäßen PLL-Gerät ist es daher mög
lich, den Durchschnittswert für die Periode des Schwin
gungssignals (d. h. des Ausgangssignals), das vom digital
gesteuerten Oszillator ausgegeben wird, selbst dann mit der
frequenzmultiplizierten bzw. -vervielfachten Frequenz des
Referenzsignals in Übereinstimmung zu bringen, wenn ein
Schwingungssignal, das eine frequenzmultiplizierte Version
des Referenzsignals darstellt, nicht so erzeugt werden
kann, daß es aus dem digital gesteuerten Oszillator mit ei
ner zeitlichen Auflösung ausgegeben wird, die als Einheit
die Zeit der Phasendifferenz zwischen den von der Multiphasen-Takterzeugungsquelle
ausgegebenen Multiphasen-Taktsi
gnalen einnimmt. Folglich können bei dem erfindungsgemäßen
PLL-Gerät Fehler in der Phase zwischen dem Ausgangssignal,
das als Ergebnis der Frequenzvervielfachung des Referenzsi
gnals auftritt, und dem Referenzsignal vollständig vermie
den werden.
Die Periode des Ausgangssignals kann in Abhängigkeit
davon geändert werden, ob der Wert "1" zu den Frequenz
steuerungsdaten addiert worden ist oder nicht. Da jedoch
das Ausmaß dieser Änderung lediglich die Zeit für die Pha
sendifferenz zwischen den Multiphasen-Taktsignalen sein
kann, ist diese Änderung extrem gering. Darüber hinaus wird
diese Periodenänderung lediglich bei derjenigen Frequenz
hervorgerufen, die dem Wert für das Divisonsergebnis ent
spricht, der nach dem Radixpunkt liegt.
Bei dem erfindungsgemäßen PLL-Gerät kann daher eine
präzisere Steuerung des Ausgangssignals, so daß dieses eine
ideale Charakteristik aufweist, erzielt werden, als wenn
ein Ausgangssignal durch Frequenzvervielfachung eines Refe
renzsignals erzeugt wird. Dieses Gerät könnte daher pro
blemlos als Referenztakterzeugungsquelle in verschiedenen
Kommunikationsgeräten verwendet werden.
Bei dem erfindungsgemäßen PLL-Gerät besteht die Multi
phasen-Takterzeugungsquelle vorzugsweise aus einer Anzahl
von Verzögerungselementen, die zur Bildung einer Verzöge
rungsschaltung miteinander verbunden sind, wobei die Takt
signale aus vorbestimmten Verbindungspunkten dieser Verzö
gerungselemente ausgegeben werden. Dadurch wird ein Verzö
gerungssignal ausgeben, bei dem es sich um das Eingangssi
gnal handelt, das um eine Verzögerungszeit verzögert ist,
die lediglich durch die Anzahl der miteinander verbundenen
Verzögerungselemente bestimmt wird. Die verzögerten Signale
werden von vorbestimmten Verbindungspunkten der Verzöge
rungselemente als Taktsignale abgegriffen. Auf diese Weise
können sequentiell Taktsignale ausgegeben werden, die vor
bestimmte Phasendifferenzen aufweisen.
Bei dem für das vorbeschriebene PLL-Gerät vorgesehenen
Impulsphasendifferenz-Codierer erfaßt der Digitaldatengene
rator das von der Verzögerungsschaltung zuletzt ausgegebene
Verzögerungssignal, während ihm das Referenzsignal oder das
Ausgangssignal zugeführt wird, und erzeugt Digitaldaten,
welche die Verbindungsposition desjenigen Verzögerungsele
ments angeben, das innerhalb der Verzögerungsschaltung das
betreffende Verzögerungssignal ausgegeben hat. Eine arith
metische Einheit bzw. Recheneinheit berechnet daraufhin die
Abweichung zwischen den von der Digitaldatenerzeugungsein
richtung zum vorherigen Zeitpunkt erzeugten Digitaldaten
und den aktuell vorliegenden Digitaldaten. Das entspre
chende Berechnungsergebnis wird daraufhin als Digitaldaten
wert ausgegeben, der die Periode des Referenzsignals oder
die Phasendifferenz zwischen dem Referenzsignal und dem
Ausgangssignal angibt.
Bei dem erfindungsgemäßen PLL-Gerät codiert der Impuls
phasendifferenz-Codierer die Ausgabeposition des an der
Verzögerungsschaltung auftretenden Verzögerungssignals,
während das Referenzsignal oder das Ausgangssignal zuge
führt werden. Daraufhin können die Periodendaten für die
Periode des Referenzsignals, die codierten Periodendaten
für die Phasendifferenz zwischen dem Referenzsignal und dem
Ausgangssignal oder die Phasendifferenzdaten erzeugt wer
den, indem die Abweichung zwischen dem momentan codierten
Wert und dem zuvor codierten Wert berechnet wird.
Wenn lediglich das Referenzsignal zugeführt wird, kann
daher am Impulsphasendifferenz-Codierer die Periode des Re
ferenzsignals als Digitaldatenwert codiert werden, der als
zeitliche Auflösung die Zeit für die Phasendifferenz zwi
schen den von der Verzögerungsschaltung ausgegebenen Multi
phasen-Taktsignalen annimmt. Wenn das Referenzsignal und
das Ausgangssignal zugeführt werden, kann die Phasendiffe
renz für jedes dieser Signale als Digitaldatenwert codiert
werden, der als zeitliche Auflösung die Zeit für die Pha
sendifferenz zwischen den von der Verzögerungsschaltung
ausgegebenen Multiphasen-Taktsignalen einnimmt.
Wenn die von der Datensteuereinheit ausgegebenen Fre
quenzsteuerungsdaten dem digital gesteuerten Oszillator des
PLL-Geräts zugeführt werden, führt eine Eingangsdaten-Ak
tualisierungseinrichtung dem Signalwähler vorbestimmte Ein
gangsdaten zu. Als Folge davon wählt der Signalwähler unter
den von der Verzögerungsschaltung sequentiell ausgegebenen
Verzögerungssignalen dasjenige Verzögerungssignal aus, das
von dem Verzögerungselement derjenigen Verbindungsposition
ausgegeben worden ist, die den zugeführten Daten ent
spricht. Sobald der Signalwähler das Verzögerungssignal
wählt, gibt eine Impulssignal-Ausgabeeinrichtung ein Im
pulssignal aus, das das von dem genannten PLL-Gerät auszu
gebende Ausgangssignal darstellt. Sobald diese Art des Si
gnalwählers ein von der Verzögerungsschaltung ausgegebenes
Verzögerungssignal wählt, aktualisiert die Eingangsdaten-
Aktualisierungseinrichtung die dem Signalwähler zugeführten
Eingangsdaten, indem die Frequenzsteuerungsdaten zu diesen
hinzuaddiert werden.
Dies hat die Auswirkung, daß der Signalwähler das von
der Verzögerungsschaltung ausgegebene Verzögerungssignal
erneut wählt, nachdem eine Zeitdauer abgelaufen ist, die
den Frequenzsteuerungsdaten entspricht. Die Impulssignal-
Ausgabeeinrichtung erzeugt das Impulssignal daraufhin er
neut, wenn der Signalwähler dieses Verzögerungssignal
wählt.
Das heißt, der digital gesteuerte Oszillator hat bei
dem vorstehend beschriebenen PLL-Gerät einen derartigen
Aufbau, daß er die vom Signalwähler zum Wählen des Verzöge
rungssignals verwendeten Eingangsdaten aktualisiert, während
der Signalwähler das Verzögerungssignal durch Addition
der Frequenzsteuerungsdaten zu diesen Eingangsdaten wählt.
Auf diese Weise wird die Impulssignal-Ausgabeperiode (d. h.
die Schwingfrequenz) derart gesteuert, daß die Zeit für die
Phasendifferenz zwischen den von der Verzögerungsschaltung
ausgegebenen Multiphasen-Taktsignalen als zeitliche Auflö
sung genommen wird.
Dies führt dazu, daß bei dem vorliegenden PLL-Gerät in
gleicher Weise wie bei dem vorstehend beschriebenen PLL-Ge
rät die zeitliche Auflösung für den digital gesteuerten Os
zillator und den Impulsphasendifferenz-Codierer mit der
Zeit für die Phasendifferenz zwischen den von der Verzöge
rungsschaltung, die als Multiphasen-Takterzeugungsquelle
verwendet wird, ausgegebenen Taktsignalen übereinstimmt.
Die Präzision, mit der das Ausgangssignal gesteuert werden
kann, wird folglich erhöht.
Die erfindungsgemäße Multiphasen-Takterzeugungsquelle
besteht aus einer Verzögerungsschaltung, die durch mitein
ander verbundene Verzögerungselemente gebildet ist. Wenn
beispielsweise die Taktsignale aus den Verbindungspositio
nen aller Verzögerungselement abgegriffen werden, dann ent
spricht die Phasendifferenzzeit (d. h. die zeitliche Auflö
sung) für jeden Takt bzw. jedes Taktsignal der Verzöge
rungszeit der Verzögerungselemente. Wenn hierbei Gatterele
mente wie beispielsweise Inverter, Puffer usw. verwendet
werden, wie sie auch in herkömmlichen Digitalschaltungen
als Verzögerungselemente verwendet werden, kann anhand der
Zeit für die Phasendifferenz zwischen den Multiphasen-Takt
signalen eine zeitliche Auflösung von wenigen Hundert Pico
sekunden erreicht werden. Dies bedeutet, daß selbst dann,
wenn das Ausgangssignal bzw. dessen Frequenz hoch gemacht
wird, seine Periode gleichwohl noch mit einem hohen Genau
igkeitsmaß gesteuert werden kann.
Da erfindungsgemäß zur Bildung einer Verzögerungsschal
tung miteinander verbundene Verzögerungselemente als Multi
phasen-Takterzeugungsquelle für dieses PLL-Gerät verwendet
werden, kann die Struktur der Multiphasen-Takterzeugungs
quelle im Vergleich zu solchen Fällen vereinfacht werden,
bei denen zur Erzeugung des Multiphasentakts eine Anzahl
von Festfrequenz-Oszillatoren oder eine Anzahl von Verzöge
rungsschaltungen mit unterschiedlichen Verzögerungszeiten
verwendet werden.
Wenn die Verzögerungselemente einfach miteinander ver
bunden sind, um die Verzögerungsschaltung zu bilden, und
wenn das zu verzögernde Referenzsignal dem ersten Verzöge
rungselement zugeführt wird, wird das zu verzögernde Refe
renzsignal bei seinem Transport sequentiell verzögert, wo
bei es von der ersten Stufe zur zweiten Stufe, von der
zweiten Stufe zur dritten Stufe usw. verläuft. Wenn in die
sem Fall am Verbindungspunkt jedes Verzögerungselements ein
Taktsignal abgegriffen wird, erhält man Taktsignale, die
Phasendifferenzen aufweisen, die der Verzögerungszeit jedes
Verzögerungselements entsprechen.
Im Impulsphasendifferenz-Codierer werden jedoch die Pe
riode des Referenzsignals und die Phasendifferenz zwischen
dem Referenzsignal und dem Ausgangssignal codiert und vom
digital gesteuerten Oszillator wird periodisch ein Signal
ausgegeben. Um dies zu gewährleisten, ist es erforderlich,
aufeinanderfolgend erzeugte Taktsignale mit vorbestimmten
Phasendifferenzen zur Verfügung zu haben. Weiterhin ist es
erforderlich, über eine große Menge von Verzögerungselemen
ten zu verfügen, um von jedem dieser Verzögerungselemente
Verzögerungssignale als Taktsignale abgreifen und diese se
quentiell ausgeben zu können.
Wenn zur Bildung einer Verzögerungsschaltung einfach
miteinander verbundene Verzögerungselemente verwendet wer
den, ist es daher vorzuziehen, dem Verzögerungselement ein
von einem Festfrequenz-Oszillator ausgegebenes Schwingungs
signal zuzuführen. In diesem Fall wird das Ausgangssignal
aus jedem der Verzögerungselemente, welche die Verzöge
rungsschaltung bilden, für jeden Halbzyklus des Schwin
gungssignals aus dem Festfrequenz-Oszillator invertiert.
Die Phasendifferenz eines von zwei miteinander verbundenen
Verzögerungselementen ausgegebenen Signals wird somit zur
Verzögerungszeit eines einzelnen Verzögerungselements, so
daß es möglich ist, Multiphasen-Taktsignale, die vorbe
stimmte Phasendifferenzen aufweisen, mit vergleichsweise
wenigen Verzögerungselementen zu erzeugen.
Bei dem erfindungsgemäßen PLL-Gerät kann die Verzöge
rungsschaltung auch eine Impulsrotierschaltung sein, die
eine Anzahl von Invertern aufweist, die in Ringform mitein
ander verbunden sind und ein Impulssignal sequentiell in
vertieren, da dieses Impulssignal um die Impulsrotierschal
tung herum rotiert wird bzw. in dieser umläuft. Wenn bei
diesem PLL-Gerät das Impulssignal zur Rotation innerhalb
der Impulsrotierschaltung veranlaßt wird, wird dieses Im
pulssignal sowohl dann, wenn das PLL-Gerät aktiviert wird,
als auch dann, wenn die Impulsrotierschaltung in Betrieb
gesetzt wird, am Verbindungspunkt jeder der Inverterschal
tungen periodisch invertiert. Daraufhin können Taktsignale
erhalten werden, die eine Phasenverschiebung aufweisen, die
gleich derjenigen Zeit ist, die eine Invertierschaltung zum
Invertieren benötigt. Auf diese Weise wird eine Verzöge
rungsschaltung mit einem vereinfachten Aufbau erzielt.
Bei dem erfindungsgemäßen PLL-Gerät kann die Verzöge
rungsschaltung somit aus einer Impulsrotierschaltung gebil
det werden, die aus einer Anzahl von Invertierschaltungen
besteht, die zur Bildung einer ringförmigen Anordnung mit
einander verbunden sind. Die Anzahl von Wiederholungen, die
das Impulssignal innerhalb der Impulsrotierschaltung ro
tiert, wird von einem ersten Zähler des Impulsphasendiffe
renz-Codierers gezählt. Der entsprechende Zählwert wird als
höchstwertiges Bit der von der Digitaldaten-Erzeugungsein
richtung erzeugten Digitaldaten verwendet und der Rechen
einheit zugeführt.
Das heißt, bei dem PLL-Gerät werden die Periode des Re
ferenzsignals und die Phasendifferenz zwischen dem Refe
renzsignal und dem Ausgangssignal codiert und die Anzahl
bzw. Häufigkeit, in der sich das Impulssignal in der Im
pulsrotierschaltung herumbewegt, wird gezählt. Dieser Wert
wird als höchstwertiges Bit für die von dem Digitaldatenge
nerator erzeugten Digitaldaten verwendet und der Rechenein
richtung zugeführt. Auf diese Weise kann die Phasendiffe
renz selbst dann auf unproblematische Weise codiert werden,
wenn die Periode des Referenzsignals und die Phasendiffe
renz zwischen dem Referenzsignal und dem Ausgangssignal
länger als die Zeit sind, die das Impulssignal benötigt, um
in der Impulsrotierschaltung einmal umzulaufen.
Bei dem erfindungsgemäßen PLL-Gerät kann ferner ein
zweiter Zähler vorgesehen werden, der die Anzahl von Wie
derholungen bzw. die Häufigkeit zählt, mit der das Impuls
signal in der im digital gesteuerten Oszillator befindliche
Impulsrotierschaltung rotiert bzw. umläuft. Daraufhin wird
ein Erfassungssignal ausgegeben, das anzeigt, daß dieser
Zählwert den Wert der höherwertigen Datenbits der Eingangs
daten erreicht hat. Die Eingangsdaten-Aktualisierungsein
richtung aktualisiert daraufhin die dem Signalwähler zuge
führten Eingangsdaten unter Zugrundelegung der niedrigwer
tigen Datenbits der Frequenzsteuerungsdaten. Wenn dieser
Aktualisierungswert daraufhin den Wert des höchstwertigen
Bits erreicht, wird zur Anzahl der von dem zweiten Zähler
gezählten Umdrehungen der Wert "1" addiert. Die Impulssi
gnal-Ausgabeeinrichtung gibt daraufhin das Erfassungssignal
aus der zweiten Zähleinrichtung aus und gibt ferner ein Im
pulssignal aus, wenn von der Wähleinrichtung ein Verzöge
rungssignal gewählt wird. Eine Zählsteuereinheit startet
daraufhin den Zählvorgang erneut, wobei der Zählwert bzw.
Zählstand aus dem zweiten Zähler als Anfangswert genommen
wird, wenn vom zweiten Zähler ein Erfassungssignal ausgege
ben wird.
Bei diesem PLL-Gerät besteht die Multiphasen-Takterzeu
gungsquelle aus der Impulsrotierschaltung, dem zweiten Zäh
ler und der Zählsteuereinheit, die innerhalb des digital
gesteuerten Oszillators vorgesehen sind. Auf diese Weise
kann die Ausgabeperiode (mit anderen Worten die Frequenz
des Ausgangssignals) des Impulssignals anhand der Anzahl
von Umdrehungen bzw. Umläufen des Impulssignals innerhalb
des Impulsrotierers und der Ausgabeposition des Verzöge
rungssignals aus dem Impulsrotierer gesteuert werden.
Als Folge der Verwendung einer Impulsrotierschaltung
als Verzögerungsschaltung können bei diesem PLL-Gerät Mul
tiphasen-Taktsignale einer vorbestimmten Phasendifferenz
aufeinanderfolgend erzeugt werden, wobei die Impulsrotier
schaltung mit relativ wenigen Verzögerungselementen (d. h.
Inverterelementen) realisiert werden kann. Ebenso wird die
Anzahl von Wiederholungen, mit denen das Impulssignal im
Impulsrotierer umläuft, im Impulsphasendifferenz-Codierer
und im digital gesteuerten Oszillator gezählt. Die Periode
des Referenzsignals und die Phasendifferenz zwischen dem
Referenzsignal und dem Ausgangssignal können daher codiert
werden, indem die Zeit (d. h. diejenige Zeit, die ein jewei
liges Inverterelement zur Durchführung eines Invertiervor
gangs benötigt) für die Phasendifferenz zwischen den von
dem Impulsrotierer als Multiphasen-Taktsignale ausgegebenen
Impulssignalen als Einheit genommen wird, und es ist mög
lich, die Periode (d. h. die Schwingfrequenz) des vom PLL-
Gerät ausgegebenen Ausgangssignals zu steuern. Das PLL-Ge
rät kann daher im Vergleich zu dem im Anspruch 8 angegebe
nen PLL-Gerät unter Beibehaltung eines präzise gesteuerten
Ausgangssignals auf einfachere Weise aufgebaut werden, so
daß es auch kompakter gestaltet werden kann.
Bei diesem PLL-Gerät erzeugt die Datensteuereinheit,
welche das PLL-Gerät bildet, Frequenzsteuerungsdaten, um
auf einfache Weise sicherzustellen, daß die Phasendifferenz
zwischen dem am Impulsphasendifferenz-Codierer erhaltenen
Referenzsignal und dem Ausgangssignal so gesteuert wird,
daß sie die Hälfte der Periode des Referenzsignals beträgt.
Der Grund dafür liegt darin, daß in dem PLL-Gerät der
Impulsphasendifferenz-Codierer erfaßt, daß die Verbindungs
position desjenigen Verzögerungselements innerhalb der Ver
zögerungsschaltung, die das letzte Verzögerungssignal aus
gegeben hat, anhand des Verzögerungssignals, der Eingabe-
Zeitsteuerung des Referenzsignals und des Ausgangssignals
des Digitaldatengenerators codiert worden ist. Die Phasen
differenz zwischen dem Referenzsignal und dem Ausgangssi
gnal wird daraufhin anhand der Abweichung zwischen den Di
gitaldaten, die die Eingabe-Zeitsteuerung dieses codierten
Referenzsignals angeben, und den Digitaldaten, die die Ein
gabe-Zeitsteuerung des Ausgangssignals angeben, berechnet.
Wenn das Referenzsignal und das Ausgangssignal gleichzeitig
zugeführt werden, ist es daher nicht möglich, diese Phasen
differenz zu erfassen, so daß Betriebsfehler auftreten.
Wenn die Phasendifferenz zwischen dem Referenzsignal
und dem Ausgangssignal so gesteuert wird, daß sie zu Null
wird, stimmen die Phasen des Referenzsignals und des Aus
gangssignals als Folge des PLL-Betriebs vollständig über
ein. Da es dem Impulsphasendifferenz-Codierer in diesem
Fall nicht möglich ist, eine Phasendifferenz von Null zu
erfassen, kann die Steuerung in der gewünschten Weise nicht
erzielt werden. Aus diesem Grund steuert das PLL-Gerät die
Phasendifferenz zwischen dem Ausgangssignal und dem Refe
renzsignal so, daß sie die Hälfte (d. h. π) der Periode des
Referenzsignals beträgt.
Die Erfindung wird nachstehend anhand der Beschreibung
von Ausführungsbeispielen unter Bezugnahme auf die Zeich
nung näher erläutert. Es zeigen:
Fig. 1 anhand eines Blockschaltbilds die Struktur eines
Oszillators mit variabler Schwingfrequenz, der in einem
PLL-Gerät des ersten Ausführungsbeispiels vorgesehen ist;
Fig. 2 anhand eines Blockschaltbilds die Gesamtstruktur
des PLL-Geräts eines ersten Ausführungsbeispiels;
Fig. 3 anhand eines Blockschaltbilds die Gesamtstruktur
des PLL-Geräts eines zweiten Ausführungsbeispiels;
Fig. 4 anhand eines Blockschaltbilds eine Darstellung
der Struktur eines herkömmlichen Impulsgenerators;
Fig. 5(a) und 5(b) anhand von Kennlinien die Ver
schiebung des Schwingungssignals einer Schwingkreisschal
tung gegenüber einer idealen Charakteristik;
Fig. 6 anhand eines Blockschaltbilds die Gesamtstruktur
des PLL-Geräts eines dritten Ausführungsbeispiels;
Fig. 7 anhand eines Schaltplans die Struktur eines Ring
oszillators des dritten Ausführungsbeispiels;
Fig. 8 ein Steuerungs- bzw. Impulsdiagramm zur Erläute
rung der Arbeitsweise des in Fig. 7 gezeigten Ringoszilla
tors;
Fig. 9 anhand eines Schaltplans die Struktur einer Im
pulsphasen-Codierschaltung des dritten Ausführungsbei
spiels;
Fig. 10 anhand eines Schaltplans die Struktur einer in
Fig. 9 gezeigten Impuls-Auswahl/Codierschaltung;
Fig. 11 ein Impulsdiagramm zur Erläuterung der Arbeits
weise der in Fig. 9 gezeigten Impulsphasendifferenz-Codier
schaltung;
Fig. 12 anhand eines Schaltplans die Struktur einer Da
tensteuereinheit des dritten Ausführungsbeispiels;
Fig. 13 ein Impulsdiagramm der Arbeitsweise der in
Fig. 12 gezeigten Datensteuereinheit;
Fig. 14 anhand eines Schaltplans die Struktur einer Da
tenverteilerschaltung des dritten Ausführungsbeispiels;
Fig. 15 ein Impulsdiagramm zur Erläuterung der Arbeits
weise der in Fig. 14 gezeigten Datenverteilerschaltung;
Fig. 16 anhand eines Schaltplans die Struktur einer Da
tenzwischenspeicherschaltung des dritten Ausführungsbei
spiels;
Fig. 17 ein Impulsdiagramm zur Erläuterung der Arbeits
weise der in Fig. 16 gezeigten Datenzwischenspeicherschal
tung;
Fig. 18 anhand eines Schaltplans die Struktur einer di
gital gesteuerten Schwingkreisschaltung des dritten Ausfüh
rungsbeispiels;
Fig. 19 ein Impulsdiagramm zur Erläuterung der Arbeits
weise der in Fig. 18 gezeigten, digital gesteuerten Schwing
kreisschaltung;
Fig. 20 anhand eines Schaltplans die Struktur einer PLL-
Betriebssteuerungsschaltung des dritten Ausführungsbei
spiels;
Fig. 21 anhand eines Schaltplans die Struktur eines Zäh
lers, der die PLL-Betriebsteuerungsschaltung bildet;
Fig. 22 ein Impulsdiagramm zur Erläuterung der Arbeits
weise des in Fig. 21 gezeigten Zählers;
Fig. 23 anhand eines Schaltplans die Struktur einer er
sten Steuereinheit, welche die PLL-Betriebssteuerungsschal
tung bildet;
Fig. 24 ein Impulsdiagramm zur Erläuterung der Arbeits
weise der in Fig. 23 gezeigten ersten Steuereinheit;
Fig. 25 anhand eines Schaltplans die Struktur einer
zweiten Steuereinheit, welche die PLL-Betriebssteuerungs
schaltung bildet;
Fig. 26 ein Impulsdiagramm zur Erläuterung der Arbeits
weise der in Fig. 25 gezeigten Steuereinheit;
Fig. 27 ein Impulsdiagramm zur Erläuterung der wesentli
chen Teile des Steuerungsablaufs beim PLL-Gerät des dritten
Ausführungsbeispiels; und
Fig. 28 anhand eines Schaltplans eine modifizierte Aus
führungsform der digital gesteuerten Schwingkreisschaltung.
Gemäß Fig. 2 besteht ein PLL-Gerät (PLL = phasenverrie
gelter bzw. phasenstarrer Regelkreis) dieses ersten Ausfüh
rungsbeispiels aus einer Signalzeitdauer- bzw. Signalperi
oden-Detektorschaltung 2, einer Steuerungsdaten-Erzeugungs
schaltung bzw. einem Steuerungsdatengenerator 4, einem
Schwingkreisgerät bzw. Oszillator 6 mit variabler Schwing
frequenz, einer Periodenteilerschaltung 8 und einer Phasen
komparatorschaltung 10. Die Signalperioden-Detektorschal
tung 2 erfaßt die Periode bzw. die Zeitdauer eines extern
bzw. von außen mit einer vorbestimmten Periode als Refe
renzsignal angelegten Eingangsimpulses Pi. Der Steuerungs
datengenerator 4 erzeugt Steuerungsdaten (nämlich binäre L-
Bit-Digitaldaten) zur Erzeugung eines Ausgangsimpulses Po
mit einer Periode, die das 1/n-fache bzw. der n-te Teil der
Periode des Eingangsimpulses Pi ist, und zwar unter Zugrun
delegung der Periode des von der Signalperioden-Detektor
schaltung 2 erfaßten Eingangsimpulses Pi und einer aus der
später zu beschreibenden Phasenkomparatorschaltung 10 zuge
führten Phasendifferenz. Der Oszillator 6 mit variabler
Schwingfrequenz erzeugt einen Ausgangsimpuls Po mit einer
Periode, die den von dem Steuerungsdatengenerator 4 ausge
gebenen Steuerungsdaten entspricht. Die Periodenteiler
schaltung 8 erzeugt ein periodengeteiltes Signal, das dem
durch den Wert 1/n geteilten Ausgangsimpuls Po aus dem Os
zillator 6 mit variabler Schwingfrequenz entspricht. Die
Phasenvergleichs- bzw. Phasenkomparatorschaltung 10 erfaßt
die Phasendifferenz zwischen dem von der Periodenteiler
schaltung 8 ausgegebenen periodengeteilten Signal und dem
Eingangsimpuls Pi und führt das entsprechende Erfassungser
gebnis (nämlich die Phasendifferenz) dem Steuerungsdatenge
nerator 4 zu.
Wie aus dem Blockschaltbild der Fig. 1 hervorgeht, be
steht der Oszillator 6 mit variabler Schwingfrequenz aus
einem Konstantenaddierer 12, einer Auswahlvorrichtung bzw.
einem Wähler 14, einer Schwingkreisschaltung bzw. einem Oszillator
16 und einem Impulserzeugungsgerät bzw. Impulsge
nerator 20. Der Konstantenaddierer 12 empfängt die oberen
bzw. höherwertigen M Bits (wobei es sich bei diesem Ausfüh
rungsbeispiel um vier Bits handelt) der binären Digitalda
ten (die nachfolgend als die oberen M Datenbits bezeichnet
werden) der insgesamt L Bits (wobei es sich in diesem Aus
führungsbeispiel um sieben Bits handelt) der vom Steue
rungsdatengenerator 4 ausgegebenen binären Digitaldaten und
gibt daraufhin binäre Digitaldaten (die nachfolgend als ad
dierte Daten bezeichnet werden) aus, deren Wert die oberen
Datenbits beschreibt, zu denen die Konstante "1" hinzuad
diert worden ist. Der Wähler 14 hat die Funktion der vor
stehend erwähnten Datenwählschaltung, die entweder die von
dem Steuerungsdatengenerator 4 ausgegebenen oberen M Daten
bits oder die vom Konstantenaddierer 12 ausgegebenen ad
dierten Daten wählt. Die Schwingkreisschaltung 16 erzeugt
ein Schwingungssignal (nämlich den Ausgangsimpuls Po) mit
einer Periode bzw. Zeitdauer, die den vom Wähler 14 ausge
gebenen digitalen M-Bit-Digitaldaten (die nachfolgend als
Auswahldaten bezeichnet werden) entspricht. Der Impulsgene
rator 20 empfängt von den vom Steuerungsdatengenerator 4
ausgegebenen binären L-Bit-Digitaldaten als binäre Digital
daten die unteren N Bits (wobei es sich in diesem Ausfüh
rungsbeispiel um drei Bits handelt, die nachfolgend als
niedrigwertige bzw. untere N Datenbits bezeichnet werden)
und führt daraufhin dem Wähler 14 in Synchronisation mit
dem Ausgangsimpuls Po ein Wähl- bzw. Auswahlsignal zu, und
zwar mit einer Frequenz, die den unteren N Datenbits ent
spricht.
Wenn vom Impulsgenerator 20 ein Auswahlsignal ausgege
ben wird (d. h., wenn das Ausgangssignal des Impulsgenera
tors 20 hochpeglig ist), wählt der Wähler 14 die addierten
Daten aus dem Konstantenaddierer 12. Wenn der Impulsgenera
tor 20 demgegenüber kein Auswahlsignal ausgibt (d. h., wenn
das Ausgangssignal des Impulsgenerators 20 einen niedrigen
Pegel aufweist), wird eine derartige Auswahl getroffen, daß
die oberen M Datenbits aus dem Steuerungsdatengenerator 4
direkt zugeführt werden.
Die Schwingkreisschaltung 16 führt unter Verwendung ex
tern zugeführter Signale PA und CST, die später beschrieben
werden, einen Zählvorgang durch.
Die vom Wähler 14 ausgegebenen binären M-Bit-Digitalda
ten werden der Schwingkreisschaltung 16 zugeführt, wobei
diese binären Digitaldaten daraufhin voreingestellt werden
und ein Abwärts-Zählvorgang durchgeführt wird, um den Aus
gangsimpuls Po nach außen abzugeben.
Das heißt, die Schwingkreisschaltung 16 führt eine Vor
einstellung bzw. einen Preset mit den vom Wähler 14 ausge
gebenen Daten durch. Daraufhin wird das Abwärtszählen
durchgeführt, wobei diese Daten als Referenztakt dienen.
Der Ausgangsimpuls Po wird periodisch mit einer Zeitdauer
bzw. Periode erzeugt, die durch die Periode für den Daten
wert und den vom Wähler 14 zu dem Zeitpunkt, zu dem der
Zählwert zu Null geworden ist, ausgegebenen Referenztakt
festgelegt wird.
Der Impulsgenerator 20 besteht aus einem N-Bit-Register
22 (wobei N in diesem Ausführungsbeispiel drei ist), das
die aus dem Steuerungsdatengenerator 4 zugeführten unteren
N Datenbits zwischenspeichert, einer Wählerreihe 24, die
aus N (nämlich in diesem Ausführungsbeispiel drei) Wählern
besteht, die den im Register 22 zwischengespeicherten unte
ren N Datenbits entsprechen, sowie aus einem N-Bit-Zähler
26 (in diesem Ausführungsbeispiel aus einem 3-Bit-Zähler),
der als Auswahlsignal-Erzeugungseinrichtung bzw. -generator
dient, um jedem der Wähler S1 bis S3 in der Wählerreihe 24
ein Wählsignal zuzuführen.
Jeder der die Wählerreihe 24 bildenden Wähler S1 bis S3
weist zwei Eingangsanschlüsse auf. Eines der jedem Eingangsanschluß
zugeführten Signale wird im Ansprechen auf
das vom Zähler 26 ausgegebene Wählsignal gewählt.
Auf diese Weise wird der Datenwert des niedrigstwerti
gen Bits (LSB) der im Register 22 zwischengespeicherten un
teren N Datenbits dem einen der Eingangsanschlüsse des Wäh
lers S1 zugeführt, der Datenwert des mittleren Bits der im
Register 22 zwischengespeicherten unteren N Datenbits wird
dem einen Eingangsanschluß des Wähler S2 zugeführt und der
Datenwert des höchstwertigen Bits (MSB) der im Register 22
zwischengespeicherten unteren N Datenbits wird dem einen
Eingangsanschluß des Wählers S3 zugeführt.
Der andere Eingangsanschluß des Wählers S1, d. h. der
jenige Eingangsanschluß, dem der Datenwert des niedrigst
wertigen Bits der unteren N Datenbits nicht zugeführt wird,
ist geerdet bzw. an Masse angeschlossen, um einen Datenwert
vorzusehen, der einen Pegel von Null hervorruft. Die je
weils anderen Eingangsanschlüsse der Wähler S2 und S3 neh
men jeweils das Ausgangssignal aus demjenigen Wähler auf,
der den Datenwert eines Bits empfängt, dessen Reihenfolge
bzw. Wertigkeit ein Bit kleiner als die Wertigkeit desjeni
gen Bits ist, das der betreffende Wähler selbst an seinem
anderen Eingangsanschluß als Eingangssignal empfängt. Das
heißt, die Wähler S2 und S3 empfangen das jeweilige Aus
gangssignal aus dem Wähler S1 bzw. S2 als Eingangssignal,
und zwar ohne jede Modifikation. Das Ausgangssignal aus dem
Wähler S3, der den Datenwert des höchstwertigen Bits der
unteren N Datenbits empfängt, wird als Wählsignal abgegrif
fen und dem Wähler 14 zugeführt.
Andererseits ist derjenige Ausgangsanschluß unter den
drei Ausgangsanschlüssen des Zählers 26, der das höchstwer
tige Bit der Zähldaten ausgibt, mit dem Wählsignal-Ein
gangsanschluß des Wählers S1 verbunden, der den Datenwert
des niedrigstwertigen Bits der Daten für die unteren N Da
tenbits empfängt. Ebenso ist derjenige Ausgangsanschluß unter
den drei Ausgangsanschlüssen des Zählers 26, der das
mittlere bzw. mittelwertige Bit der Zähldaten ausgibt, mit
dem Wählsignal-Eingangsanschluß des Wählers S2 verbunden,
der den Datenwert des mittleren Bits der Daten für die un
teren N Datenbits empfängt. Schließlich ist derjenige Aus
gangsanschluß unter den drei Ausgangsanschlüßen des Zählers
26, der das niedrigstwertige Bit (LSB) der Zähldaten aus
gibt, mit dem Wählsignal-Eingangsanschluß des Wählers S3
verbunden, der den Datenwert für das höchstwertige Bit der
Daten für die unteren N Datenbits empfängt.
Das Register 22 nimmt das vom Zähler 26 ausgegebene
Rücksetzsignal genau dann als Eingangssignal auf, wenn sich
der Zählwert bzw. Zählstand des Zählers von [111] auf [000]
ändert. Das Register 22 speichert daraufhin die aus dem
Steuerungsdatengenerator 4 zugeführten unteren N Datenbits
unter Verwendung dieses Eingangssignals.
Jeder der die Wählerreihe 24 bildenden Wähler S1 bis S3
wählt die aus dem Register 22 zugeführten Datenwerten, wenn
aus den Ausgangsanschlüssen des Zählers 26, die mit den
Wählsignal-Eingangsanschlüssen verbunden sind, Signale aus
gegeben werden, die den Wert "1" ausdrücken (d. h. hoch
peglige Signale). Demgegenüber werden die den anderen Ein
gangsanschlüssen zugeführten Datenwerte dann gewählt, wenn
von den Ausgangsanschlüßen des Zählers 26, die mit den
Zählsignal-Eingangsanschlüssen verbunden sind, Signale aus
gegeben werden, die den Wert "0" ausdrücken (d. h. niedrig
peglige Signale).
Im PLL-Gerät dieses Ausführungsbeispiels, das die vor
stehend beschriebene Struktur aufweist, berechnet der
Steuerungsdatengenerator 4 die Periode Ti/n des vom Oszil
lator 6 mit variabler Schwingfrequenz zu erzeugenden Aus
gangsimpulses, indem er die Periode des von der Signalperi
oden-Detektorschaltung 2 erfaßten Eingangsimpulses Pi mit
einem Multiplikator n, der im voraus eingestellt wird, multipliziert.
Vom Oszillator 6 mit variabler Schwingfrequenz
werden daraufhin binäre Digitaldaten ausgegeben, die diese
Periode Ti/n darstellen. Der Ausgangsimpuls Po wird vom Os
zillator 6 mit variabler Schwingfrequenz daher mit einer
Periode ausgegeben, die dieser Periode Ti/n entspricht.
Der Ausgangsimpuls Po wird von der Periodenteilerschal
tung 8 in 1/n Elemente bzw. Teilimpulse unterteilt, wie
dies in den Diagrammen dargestellt ist. Einer der n geteil
ten Teilimpulse des Ausgangsimpulses Po wird der Phasenkom
paratorschaltung 10 als phasengeteiltes Signal zugeführt.
Die Phasendifferenz zwischen diesen von der Periodenteiler
schaltung 8 ausgegebenen periodengeteilten Signalen und dem
Eingangsimpuls Pi wird von der Phasenkomparatorschaltung 10
erfaßt und das entsprechende Erfassungsergebnis wird dem
Steuerungsdatengenerator 4 zugeführt. Die dem Oszillator 6
mit variabler Schwingfrequenz zugeführten binären Digital
daten werden vom Steuerungsdatengenerator 4 im Ansprechen
auf die Phasendifferenz zwischen dem periodengeteilten Si
gnal aus der Phasenkomparatorschaltung 10 und dem Eingangs
impuls Pi kompensiert.
Hierdurch wird erreicht, daß die Perioden der vom Os
zillator 6 mit variabler Schwingfrequenz ausgegebenen n
Ausgangsimpulse Po mit der Periode des Eingangsimpulses Pi
übereinstimmen. Das erfindungsgemäße PLL-Gerät gibt den
Ausgangsimpuls Po daher synchron mit dem Eingangsimpuls Pi
aus, was darauf zurückzuführen ist, daß der Eingangsimpuls
Pi durch n geteilt wird.
Der Steuerungsdatengenerator 4 erzeugt L-Bit-Binärdaten
(wobei L gleich 7 ist), um die Schwingungsperiode bzw.
Schwingungszeitdauer (d. h. die Erzeugungsperiode des Aus
gangsimpulses Po) des Oszillators 6 mit variabler Schwing
frequenz zu steuern. Bezüglich des Oszillators 6 mit vari
bler Schwingfrequenz ist jedoch anzumerken, daß die höher
wertigen bzw. oberen M Bits (4 Bits) dieser L Bits als
Steuerungsdaten für die Schwingkreisschaltung 16, die tat
sächlich den Ausgangsimpuls Po erzeugt, verwendet werden.
Die verbleibenden niedrigwertigen bzw. unteren N Bits (3 Bits)
werden dem Impulsgenerator 20 geführt.
Bei diesem Ausführungsbeispiel können selbst dann n
Ausgangsimpulse Po für jede einzelne Periode des Eingangs
impulses genau ausgegeben werden, wenn der Ausgangsimpuls
Po als Folge davon, daß die zeitliche Auflösung der
Schwingkreisschaltung 16, die durch die Periode des Refe
renztakts festgelegt wird, klein ist, nicht mit einer Peri
ode 1/n des Eingangsimpulses Pi aus der Schwingkreisschal
tung 16 erzeugt werden kann. Die oberen M Bits der vom
Steuerungsdatengenerator 4 erzeugten binären Digitaldaten
entsprechen der zeitlichen Auflösung der Schwingkreisschal
tung 16 und die unteren N Bits werden als Zeitauflösungs-
Kompensationsdaten für die Zufuhr zum Impulsgenerator 20
verwendet.
Die vom Impulsgenerator 20 empfangenen unteren N Daten
bits werden jedem der die Wählerreihe 24 bildenden Wähler
S1 bis S3 über das Register 22 zugeführt. Ebenso werden die
Datenwerte aus der Seite des Registers 22 mit einer Periode
gewählt, die kürzer ist als diejenige, mit der die Wählsi
gnal-Eingangsanschlüsse jedes der Wähler S1 bis S3 die Da
tenwerte für die oberen Bits empfangen. Da der Zähler 26
den Zählwert für jedes Bit als Eingangssignal empfängt,
wenn die von jedem der Wähler S1 bis S3 empfangenen Bits
alle "1" sind, wird von der Wählerreihe 24 ein Impulssignal
mit einer Frequenz ausgegeben, die ausgehend von der Seite
des MSB diesen Bits von [1 über 2 bis zur Potenz von X
(1/2 x), wobei X = 1, 2, 3] entspricht.
Hieraus folgt, daß dann, wenn beispielsweise die unte
ren binären N-Bit-Digitaldaten den Wert [101] aufweisen,
das MSB und das LSB beide "1" sind. Daher wird von der Wäh
lerreihe 24 (d. h. im breitesten Sinne vom Impulsgenerator
20) ein Impulssignal mit einer Rate bzw. Anzahl ausgegeben,
die einmal für alle zweimal und einmal für alle achtmal,
daß der Ausgangsimpuls Po auftritt, beträgt. Dem Wähler 14
wird daher insgesamt fünfmal für alle achtmal, daß der Aus
gangsimpuls Po ausgegeben wird, ein Wählsignal zugeführt.
Wenn das Wählsignal dem Wähler 14, der das vom Impuls
generator 20 ausgegebene Impulssignal als Wählsignal emp
fängt, zugeführt wird, werden demgegenüber die addierten
Daten gewählt, die vom Konstantenaddierer 12 ausgegeben
werden, der zu den oberen M Datenbits den Wert "1" hinzuad
diert. Wenn kein Wählsignal zugeführt wird, werden die aus
dem Steuerungsdatengenerator 4 zugeführten oberen M Daten
bits gewählt und der Schwingkreisschaltung 16 zugeführt.
Hieraus folgt, daß beispielsweise dann, wenn die aus
dem Steuerungsdatengenerator 4 zugeführten binären Digital
daten den Wert [1100101] aufweisen, der Schwingkreisschal
tung 16 einmal alle zweimal und einmal alle achtmal, daß
der Ausgangsimpuls Po ausgegeben wird, die Daten [1101] zu
geführt werden, bei denen es sich um die oberen N Datenbits
[1100] handelt, zu denen "1" hinzuaddiert worden ist. Zu
allen anderen Zeitpunkten werden die oberen M Datenbits [
1100] ohne jede Modifikation als Eingangssignal übernommen
und der Ausgangsimpuls Po wird von der Schwingkreisschal
tung 16 mit einer Periode erzeugt, die den eingegeben Daten
entspricht.
Infolge des bei diesem Ausführungsbeispiel vorgesehenen
Oszillators 6 mit variabler Schwingfrequenz ist die zeitli
che Auflösung der Schwingkreisschaltung 16 selbst dann
groß, wenn ein Schwingungssignal nicht mit einer Periode
ausgegeben werden kann, die den aus dem Steuerungsdatenge
nerator 4 zugeführten binären Digitaldaten entspricht. Der
Durchschnittswert der Schwingungssignalperiode kann daher
so eingestellt werden, daß er den binären Digitaldaten ent
spricht.
Durch häufiges Ändern der Schwingungsperiode der
Schwingkreisschaltung 16 unter Verwendung des Impulsgenera
tors 20, wie dies in Fig. 5(a) gezeigt ist, nähert sich die
Ausgangscharakteristik des Ausgangspulses Po der den binä
ren Digitaldaten entsprechenden idealen Charakteristik an.
Wie aus der Fig. 5(b) ersichtlich ist, ist es ferner mög
lich, große zeitliche Abweichungen gegenüber der idealen
Charakteristik in der Ausgangscharakteristik des Ausgangs
impulses Po zu verhindern.
Bei dem PLL-Gerät dieses Ausführungsbeispiel kann daher
der Ausgangsimpuls Po, bei dem es sich um den n-mal geteil
ten Eingangsimpuls Pi handelt, selbst dann in Synchronisa
tion mit dem Eingangsimpuls Pi genau ausgegeben werden,
wenn die zeitliche Auflösung der Schwingkreisschaltung 16
vergleichsweise groß ist. Wenn das PLL-Gerät dieses Ausfüh
rungsbeispiels beispielsweise als Taktgerät bzw. Taktgeber
zum Erzeugen eines Taktsignals zum Zwischenspeichern von
Kommunikationsdaten auf dem Gebiet der digitalen Kommunika
tion verwendet wird, weist die Zwischenspeicherungs-Zeit
steuerung für die Kommunikationsdaten keine großen 99999 00070 552 001000280000000200012000285919988800040 0002019505308 00004 99880 Abwei
chungen auf, so daß die Kommunikationsdaten höchst genau
zwischengespeichert werden können.
Der Impulsgenerator 20 besteht aus einem Register 22
zum Zwischenspeichern binärer Digitaldaten (den unteren N
Datenbits), einer Wählerreihe 24, die aus N Wählern S1 bis
S3 entsprechend der Anzahl von Datenbits besteht, und einem
Zähler 26 zur Zufuhr von Wählsignalen zu jedem der Wähler
S1 bis S3 in der Wählerreihe 24. Es ist daher nicht länger
erforderlich, einen Speicher zur vorherigen Speicherung von
Impulssignal-Erzeugungsmustern, die den binären Digitalda
ten entsprechen, oder eine Steuerschaltung zum Erzeugen von
Impulssignalen im Ansprechen auf die Erzeugungsmuster usw.
vorzusehen, wie dies im Stand der Technik notwendig ist.
Die Ausführung wird daher vereinfacht, so daß die Gesamt
struktur des PLL-Geräts ebenfalls vereinfacht werden kann.
Bei diesem Ausführungsbeispiel ist ein Register 22 zum
Zwischenspeichern der von außen zugeführten binären Digi
taldaten (der unteren N Datenbits) im Impulsgenerator 20
vorgesehen. Dieses Register 22 muß jedoch nicht unbedingt
vorgesehen werden; stattdessen wäre es auch möglich, jedes
Bit der binären Digitaldaten jedem der die Wählerreihe 24
bildenden Wähler direkt zuzuführen.
Dieses Ausführungsbeispiel weist eine derartige Struk
tur auf, daß der Ausgangsimpuls Po unter Verwendung der Pe
riodenteilerschaltung 8 in 1/n Teilimpulse unterteilt wird,
wobei diese als periodengeteiltes Signal abgegriffen wer
den. Die Phasendifferenz zwischen der Periode der n Aus
gangsimpulse Po und der Periode des Eingangsimpulses Pi
wird erfaßt, indem dieses periodengeteilte Signal der Pha
senkomparatorschaltung 10 zugeführt wird. Anstelle die Pe
riodenteilerschaltung 8 vorzusehen, wäre es jedoch auch
möglich, einen Abwärtszähler als Zähler 26 vorzusehen, um
am Impulsgenerator 20 ein Wählsignal zu erzeugen, so daß
dieser ebenfalls als Periodenteilerschaltung arbeitet.
Nachfolgend wird ein zweites Ausführungsbeispiel der
Erfindung beschrieben, bei dem das PLL-Gerät einen Aus
gangsimpuls Po aus einem multiplizierten Eingangsimpuls er
zeugt, ohne daß eine Periodenteilerschaltung 8 verwendet
wird.
Gemäß Fig. 3 besteht das PLL-Gerät dieses zweiten Aus
führungsbeispiels aus einer Signalperioden-Detektorschal
tung 2, einem Steuerungsdatengenerator 4, einem Oszillator
6 mit variabler Schwingfrequenz und einer Phasenkomparator
schaltung 10. Die beim ersten Ausführungsbeispiel noch vorgesehene
Periodenteilerschaltung 8 zum Teilen des Ausgangs
impulses Po in 1/n Teile ist demgegenüber nicht vorgesehen.
Der Oszillator 6 mit variabler Schwingfrequenz besteht
aus einem Konstantenaddierer 12, einem Wähler 16 und einem
Impulsgenerator 30, und zwar in gleicher Weise wie beim er
sten Ausführungsbeispiel. In Abweichung zur Struktur des
ersten Ausführungsbeispiels besteht der Impulsgenerator 30
nunmehr aus einer Wählerreihe 34, die aus N Wählern S1 bis
SN besteht, denen jedes Bit der Daten der unteren N Daten
bits direkt zugeführt wird, sowie aus einem N-Bit-Abwärts
zähler 36 zur Zufuhr der jeweiligen Wählsignale zu jedem
der Wähler S1 bis SN in der Wählerreihe 34.
Dateneingangsanschlüßen IN1 bis INN des Abwärtszählers
36 werden binäre N-Bit-Digitaldaten (Multiplikationsdaten)
Dn zugeführt, die den Multiplikaktor n für den Eingangsim
puls Pi angeben. Ein von außen zugeführtes Voreinstellungs
signal und ein Borgsignal ("borrow signal"), das dann er
zeugt wird, wenn der Zählwert des Abwärtszählers 36 zu "0"
wird, werden dem Voreinstellungs- bzw. Presetanschluß über
ein ODER-Gatter zugeführt. Die Multiplikationsdaten Dn wer
den im Abwärtszähler 36 dann voreingestellt, wenn das Vor
einstellungssignal von außen zugeführt wird oder wenn der
Zählwert zu "0" wird. Als Borgsignal wird dasjenige Signal
abgegriffen, das zum Phasenvergleich mit dem Eingangsimpuls
Pi verwendet wird, und wird als solches ebenfalls der Pha
senkomparatorschaltung 10 zugeführt.
Der Ausgangsimpuls Po aus der Schwingkreisschaltung 16
wird dem Abwärtszähler 36 als Taktsignal zum Zählen zuge
führt. Die N Ausgangsanschlüsse Q1 bis QN des Abwärtszäh
lers 36 sind in der Reihenfolge des Anschlußes für das
niedrigstwertige Bit Q1 bis zum Ausgangsanschluß für das
höchstwertige Bit QN mit dem Wähler SN in der Wählerreihe
34, der das höchstwertige Bit der Daten empfängt, bis hinab
zum Wähler S1, der das niedrigstwertige Bit der Daten emp
fängt, verbunden.
Bei dem diese Struktur aufweisenden Ausführungsbeispiel
des PLL-Geräts werden die den Multiplikator n angebenden
Multiplikationsdaten voreingestellt und der Abwärtszähler
36 führt den Zählvorgang unter Verwendung des Ausgangsim
pulses Po durch. Da diejenigen Wähler unter denen die Wäh
lerreihe 34 bildenden Wählern S1 bis SN, die die höherwer
tigen Bits empfangen, dadurch kürzere Perioden aufweisen,
werden die Datenwerte für die entsprechenden Bits gewählt.
Aus der Wählerreihe 34 werden daher Wählsignale mit Fre
quenzen ausgegeben, die den Werten der unteren N Datenbits
entsprechen.
Das Borgsignal des Abwärtszählers 36 wird der Phasen
komparatorschaltung 10 zugeführt. Dieses Borgsignal wird
vom Abwärtszähler 36 dann ausgegeben, wenn er einen Wert
annimmt, der den Multiplikationsdaten Dn derjenigen Anzahl
bzw. Häufigkeit entspricht, in der der Ausgangsimpuls Po
ausgegeben worden ist. Da dies der Maßnahme entspricht, den
Ausgangsimpuls in 1/n große Teile zu unterteilen, kann die
Phasendifferenz in der Phasenkomparatorschaltung 10 in
gleicher Weise erfaßt werden wie beim ersten Ausführungs
beispiel, bei dem die Periodenteilerschaltung 8 vorgesehen
ist.
Hieraus folgt, daß aus dem PLL-Gerät dieses Ausfüh
rungsbeispiels ein Ausgangsimpuls Po in Synchronisation mit
dem Eingangsimpuls Pi und mit einer Periode ausgegeben wer
den kann, die in gleicher Weise wie beim ersten Ausfüh
rungsbeispiel den von dem Steuerungsdatengenerator 4 er
zeugten binären Daten entspricht. Bei diesem Ausführungs
beispiel ist es jedoch möglich, die Struktur des Geräts
durch Verwendung des Abwärtszählers 36 und durch Entfernen
der Periodenteilerschaltung 8 zu vereinfachen.
Die Schwingkreisschaltung 16 des zweiten Ausführungs
beispiels besteht aus einem Abwärtszähler 16a und einer
Zeitgeberschaltung 16b. Die vom Wähler 14 ausgegebenen Da
ten werden am Abwärtszähler 16a voreingestellt und es wird
ein Abwärtszählen durchgeführt, indem diese Daten als Refe
renztakt verwendet werden. Durch anschließendes Erzeugen
eines Ausgangsimpulses Po, wenn dieser Zählwert Null wird,
kann der Ausgangsimpuls Po mit einer Periode erzeugt wer
den, die den Daten aus dem Wähler 14 entspricht. In diesem
Fall wird die zeitliche Auflösung, welche die Änderung der
Periode des Ausgangsimpulses Po steuert, durch die Periode
des von außen zugeführten Referenztakts bestimmt. Der ge
genüber dem Eingangsimpuls Pi periodengeteilte Ausgangsim
puls Po wird jedoch durch den Konstantensddierer 12, den
Wähler 14, den Impulsgenerator 20 usw. daran gehindert, von
der idealen Charakteristik stark abzuweichen. Dies be
schränkt das Maß, in dem die Frequenz des Ausgangsimpulses
Po erhöht werden kann. Der Referenztakt kann unter Verwen
dung eines Festfrequenz-Oszillators wie beispielsweise ei
nes Flüssigkristalloszillators usw. erzeugt werden. Da je
doch die höchsten Frequenzen, die derartige Vorrichtungen
erzeugen können, auf lediglich einige hundert MHz be
schränkt sind, ist das PLL-Gerät in jedem der Ausführungs
beispiele lediglich in der Lage, Ausgangsimpulses Po auszu
geben, die Frequenzen von ungefähr 10 MHz aufweisen.
Bei dem zweiten Ausführungsbeispiel wird die Periode
des Ausgangsimpulses Po durch einen im Abwärtszähler 16a
voreingestellten Datenwert gesteuert. Ein Bit dieses Daten
werts entspricht jedoch einer einzelnen Periode des Refe
renztakts. Daher ist es notwendig, daß die zeitliche Auflö
sung der Daten für die Phasendifferenz zwischen den Peri
odendaten für den Eingangsimpuls Pi und für denjenigen Ein
gangsimpuls Pi, der während der Erzeugung der Steuerungsda
ten durch den Steuerungsdatengenerator 4 verwendet wird,
und dem Signal für den periodengeteilten Ausgangsimpuls Po
mit der zeitlichen Auflösung (in diesem Fall einem einzelnen
Zyklus des Referenztakts) des Ausgangsimpulses Po ent
spricht, den die Schwingkreisschaltung 16 in variabler
Weise steuert. Es wäre daher von Vorteil, wenn die Signal
perioden-Detektorschaltung 2 und die Phasenkomparatorschal
tung 10 in der Lage wären, die Phasendifferenz zwischen der
Periode des Eingangsimpulses Pi und dem Eingangsimpuls Pi
und dem Signal, nach dem der Ausgangsimpuls Po periodenge
teilt worden ist, mit der gleichen zeitlichen Auflösung zu
codieren, wie die Schwingkreisschaltung 16.
Das dritte Ausführungsbeispiel der Erfindung ist in der
Lage, eine Codierung der Phasendifferenz zwischen der Ein
gangsimpulsperiode und dem Eingangsimpuls und dem nach der
Periodenteilung des Ausgangsimpulses auftretenden Signal
mit der gleichen zeitlichen Auflösung durchzuführen, wie
der Oszillator. Nachfolgend wird daher ein PLL-Gerät eines
Periodenteilungstyps mit einer höheren zeitlichen Auflösung
beschrieben, das in der Lage ist, einen eine höhere Fre
quenz aufweisenden Ausgangsimpuls zu erzeugen, und zwar in
dem anstelle eines Referenztakts ein Mehrfachphasen- bzw.
Multiphasen-Takt verwendet wird, der eine vorbestimmte Pha
sendifferenz aufweist.
In Fig. 6 ist anhand eines Blockschaltbilds die Gesamt
struktur des PLL-Geräts dieses dritten Ausführungsbeispiels
näher dargestellt. Bei dem PLL-Gerät dieses Ausführungsbei
spiels dient ein von außen zugeführtes Referenzsignal PREF
(das dem Eingangsimpuls des vorherigen Ausführungsbeispiels
entspricht) zur Erzeugung eines periodengeteilten Ausgangs
signals (das dem Ausgangsimpuls des vorherigen Ausführungs
beispiels entspricht) im Ansprechen auf 10-Bit-Divisordaten
DV (DV1 bis DV10), die den Teiler bzw. den Divisor angeben.
Die Ausgabe eines Ausgangssignals POUT beginnt dann, wenn
von außen ein Betriebsstartsignal PSTB empfangen wird.
Wie aus Fig. 6 ersichtlich ist, besteht das PLL-Gerät
dieses Ausführungsbeispiels aus einem Ringoszillator 42
(siehe Fig. 7), einer Impulsphasendifferenz-Codierschaltung
44 (siehe Fig. 9), einem Datensteuerungsabschnitt 46, einer
Teilereinheit 48, einer Datenverteilerschaltung 50 (siehe
Fig. 6), einer Datenzwischenspeicherschaltung 52, einem di
gital gesteuerten Oszillator 54 und einer PLL-Betriebssteu
erschaltung 56. Der Ringoszillator 42 ist eine Multiphasen-
Takterzeugungsquelle zur Augabe von 16 Multiphasen-Takten
R1 bis R16, die eine vorbestimmte Phasendifferenz Tg auf
weisen, wenn von außen ein hochpegliges Steuersignal Pa zu
geführt wird. Die Impulsphasendifferenz-Codierschaltung 44
verwendet die vom Ringoszillator 42 ausgegebenen Multipha
sen-Takte R1 bis R16, um die Periode eines internen Takts
PB zu kodieren, der von einem ODER-Signal eines frequenzge
teilten Signal BOw abgeleitet wird, das über den Divisor
aus dem Ausgangssignal POUT durch Teilen gebildet ist. Auf
diese Weise erzeugt die Impulsphasendifferenz-Codierschal
tung 44 binäre 18-Bit-Digitaldaten DD (DD1 bis DD18) und DE
(DE1 bis DE18), die der Phasendifferenz zwischen der Peri
ode des Referenzsignals PREF und dem Referenzsignal PREF
sowie dem frequenzgeteilten Signal BOW entsprechen. Der Da
tensteuerungsabschnitt 46 erzeugt 19-Bit-Steuerungsdaten DM
(DM1 bis DM19) für eine derartige Steuerung der Phasendif
ferenz zwischen dem Referenzsignal PREF und dem Ausgangssi
gnal POUT, daß dieses die Hälfte der Periode (d. h. π) des
Referenzsignals PREF beträgt, und zwar unter Zugrundelegung
von aus der Impulsphasendifferenz-Codierschaltung 44 ausge
gebenen binären Digitaldaten (die nachfolgend als Perioden
daten bezeichnet werden) DD und DE (die Impulsphasendiffe
renz-Codierschaltung 44 und der Datensteuerungsabschnitt 46
entsprechen der Phasenkomparatorschaltung 10 im vorherigen
Ausführungsbeispiel). Die Teilereinheit 48 teilt die vom
Datensteuerungsabschnitt 46 erzeugten Steuerdaten DM durch
die 10-Bit-Divisordaten DV (DV1 bis DV10), die den von au
ßen zugeführten Divisor bzw. Teilungsfaktor ausdrücken. Die
Ergebnisse dieser Division werden daraufhin in obere 18-
Bit-Daten DQ (DQ1 bis DQ18), die den auf den nächsten Dezi
malpunkt aufgerundeten Divisionswert ausdrücken, und 10 Bit
breite untere Datenbits DP (DP1 bis DP10) aufgeteilt, die
den auf den nächsten Dezimalpunkt abgerundeten Divisions
wert ausdrücken, worauf diese Daten ausgegeben werden (die
Divisor- bzw. Teilereinheit 48 entspricht dem Seuerungsda
tengenerator 4 des vorhergehenden Ausführungsbeispiels).
Die Datenverteilungsschaltung 50 gibt ein Wählsignal CDS
aus, dessen Pegel sich mit einer Frequenz ändert, die den
von der Teilereinheit 48 ausgegebenen unteren 10 Datenbits
DP entspricht, gibt ferner das frequenzgeteilte Signal BOW
unter einer Zeitsteuerung aus, die durch Frequenzteilung
des Ausgangssignals POUT durch die Divisordaten DV herge
leitet wird, und gibt schließlich ein Zeitsteuerungsignal
DLS aus, das die Zwischenspeicherungs-Zeitsteuerung der Da
ten bezüglich der nachfolgenden Datenzwischenspeicherschal
tung 52 angibt (die Datenverteilungsschaltung 50 entspricht
dem Impulsgenerator 20 des vorhergehenden Ausführungsbei
spiels). Die Datenzwischenspeicherschaltung 52 empfängt das
Wählsignal CDS und das Zeitsteuerungsignal DLS aus der Da
tenverteilungsschaltung 50 und speichert daraufhin die von
der Teilereinheit 48 ausgegebenen oberen Datenbits DQ, wenn
das Zeitsteuerungssignal DLS hochpeglig wird. Die Datenzwi
schenspeicherschaltung 52 gibt die zwischengespeicherten
Daten DQ oder die Daten DQ + 1, bei denen es sich um die um
"1" aufaddierten Daten DQ handelt, im Ansprechen auf das
Wählsignal CDS als 18-Bit-Frequenzsteuerungsdaten CD (CD1
bis CD18), die das Ausgangssignal POUT angeben, aus (die
Datenzwischenspeicherschaltung 52 entspricht dem Wähler 14
und dem Konstantenaddierer 12 des vorhergehenden Ausfüh
rungsbeispiels). Der digital gesteuerte Oszillator 54 ver
wendet die von dem Ringoszillator 42 ausgegebenen Multipha
sen-Takte R1 bis R16, um das Ausgangssignal POUT mit einer
Periode zu erzeugen, die den Frequenzsteuerungsdaten CD aus
der Datenzwischenspeicherschaltung 52 entspricht (der digi
tal gesteuerte Oszillator 54 entspricht der Schwingkreis
schaltung 16 des vorhergehenden Ausführungsbeispiels). Die
PLL-Betriebssteuerschaltung 56 steuert den zeitlichen Ab
lauf des Betriebs jedes der vorstehend beschriebenen Ele
mente.
Gemäß Fig. 7 handelt es sich bei dem Ringoszillator 42
um eine aus Verzögerungselementen bestehende Invertier
schaltung, die zwei invertierende Zweifacheingangs-UND-Gat
ter (die nachfolgend vereinfachend als invertierende UND-
Gatter bezeichnet werden) NAND1 und NAND32 sowie dreißig
Inverter INV2 bis INV31 auf. Diese Schaltungselemente sind
in Form eines Rings miteinander verbunden, wobei der Aus
gang jeder vorhergehenden Stufe mit dem Eingang der vorher
gehenden Stufe verbunden ist. Ein externes Steuerungssignal
PA wird demjenigen Eingangsanschluß des NAND1 zugeführt,
der nicht mit dem NAND32 verbunden ist (dieser Eingangsan
schluß wird nachfolgend als Aktivierungsanschluß bezeich
net). Das Ausgangssignal des Inverters INV18 wird demjeni
gen Eingangsanschluß des invertierenden UND-Gatters NAND32
zugeführt, der nicht mit dem Inverter INV31 verbunden ist
(dieser Eingangsanschluß wird nachfolgend als Steueran
schluß bezeichnet). Die Ausgangsanschlüsse zum Ausgeben der
Multiphasen-Takte R1 bis R16 sind so verschaltet, daß sie
aufeinanderfolgend mit den Ausgangsanschlüssen jedes der
geradzahlig numerierten invertierenden Verstärker verbunden
sind, die aus dem invertierenden UND-Gatter NAND1 kommen.
Diese Ausgangsanschlüsse sind ebenfalls mit der Impulspha
sendifferenz-Codierschaltung 44 und dem digital gesteuerten
Oszillator 54 verbunden.
Nachfolgend wird unter Bezugnahme auf Fig. 8 die Ar
beitsweise des den obigen Aufbau aufweisenden Ringoszilla
tors 42 näher erläutert.
Wenn das Steuerungssignal PA auf niedrigem Pegel ist,
nehmen die Ausgangssignale der geradzahlig numerierten In
verter im Ansprechen auf das Ausgangssignal des invertie
renden UND-Gatters NAND1 stabil niedrige Pegel ein und die
Ausgangssignale der ungeradzahlig numerierten Inverter neh
men stabil hohe Pegel ein, da das Ausgangssignal P01 des
invertierenden UND-Gatters NAND1 hochpeglig ist. Als Folge
davon, daß das dem Steueranschluß des invertierenden UND-
Gatters NAND32 zugeführte Ausgangssignal P18 des Inverters
INV18 niedrigpeglig ist, gibt unter diesen Umständen ledig
lich das invertierende UND-Gatter NAND32 ein hochpegliges
Signal aus, und zwar unabhängig von den Verbindungen mit
den geradzahlig numerierten Stufen. Wenn das Eingangssignal
und das Ausgangssignal des invertierenden UND-Gatters NAND1
beide einen hohen Pegel aufweisen, beginnt das invertie
rende UND-Gatter NAND1 aufgrund dieser Schaltungsstruktur
dann einen Invertiervorgang, wenn das Steuersignal PA sich
von einem niedrigen auf einen hohen Pegel ändert.
Wenn sich das Steuersignal PA als Folge davon, daß sich
das Ausgangssignal P01 des invertierenden UND-Gatters NAND1
von einem hohen zu einem niedrigen Pegel invertiert, von
einem niedrigen zu einem hohen Pegel ändert, wird infolge
davon das Ausgangssignal des folgenden Inverters inver
tiert, die Ausgangssignale der ungeradzahlig numerierten
Inverter ändern sich von einem hohen auf einen niedrigen
Pegel und die Ausgangssignale der geradzahlig numerierten
Inverter ändern sich von einem niedrigen auf einen hohen
Pegel. Wenn diese Art des Steuerungssignals PA hochpeglig
ist, wird in der nachfolgenden Beschreibung diejenige Flan
ke des periodischen Impulssignals, die ein ansteigendes
Ausgangssignal der geradzahlig numerierten Inverter und ein
fallendes Ausgangssignal der ungeradzahlig numerierten In
verter hervorruft, als Hauptflanke bezeichnet und ist in
Fig. 8 durch die runden Punkte angedeutet.
Wenn diese Hauptflanke den Inverter INV18 erreicht,
wird das Ausgangssignal P18 des Inverters INV18 von einen
niedrigen auf einen hohen Pegel invertiert. Da der Aus
gangspegel des Inverters INV31 bereits hochpeglig ist, sind
beide Eingangssignale des invertierenden UND-Gatters NAND32
hochpeglig. Das invertierende UND-Gatter NAND32 beginnt da
her seinen Invertiervorgang und sein Ausgangssignal geht
von einem hohen auf einen niedrigen Pegel. Diese Haupt
flanke wird dem invertierenden UND-Gatter NAND32 über den
Steueranschluß zugeführt und dadurch von diesem invertiert.
Diejenige Flanke des sequentiellen Impulssignals, die ein
Ansteigen des Ausgangssignals der ungeradzahlig numerierten
Inverter und ein Abfallen des Ausgangssignals der geradzah
lig numerierten Inverter hervorruft, wird nunmehr als Rück
setzflanke bezeichnet. Diese Rücksetzflanke ist in Fig. 8
durch die kreuzförmigen Markierungen angedeutet. Die Rück
setzflanke läuft zusammen mit der vom invertierenden UND-
Gatter NAND1 erzeugten Hauptflanke um den Ringoszillator 42
herum.
Die nachfolgende Hauptflanke wird von allen Invertern,
die dem Inverter INV18 folgen, sequentiell invertiert und
daraufhin dem invertierenden UND-Gatter NAND32 als Folge
davon zugeführt, daß das Ausgangssignal des Inverters INV31
von einem hohen Pegel auf einen niedrigen Pegel invertiert
wird. Das Eingangssignal des Steueranschlußes des invertie
renden UND-Gatters NAND32, d. h. das Ausgangssignal des In
verters INV18, ist jedoch hochpeglig. Die Hauptflanke wird
daraufhin sequentiell von allen Invertern, die dem inver
tierenden UND-Gatter NAND32 und dem invertierenden UND-Gat
ter NAND1 folgen, ohne Modifikation invertiert, um auf
diese Weise um den Ringoszillator 42 herumtransportiert zu
werden.
Wenn diese Art der Hauptflanke durch die Inverter INV19
bis INV31 verläuft, um das invertierende UND-Gatter NAND32
zu erreichen, ist das Ausgangssignal des Inverters INV18
noch hochpeglig. Dies ist darauf zu führen, daß, obgleich
die Anzahl der Inverter zwischen den Invertern INV19 und
INV31 gleich 13 ist, die Anzahl der Inverter vom invertie
renden UND-Gatter NAND32 bis einschließlich zum Inverter
INV18 gleich 19 ist. Als Folge davon wird die Hauptflanke
dem invertierenden UND-Gatter NAND32 schneller zugeführt,
als die Rücksetzflanke aus dem invertierenden UND-Gatter
NAND32 zum Inverter INV18 übertragen wird.
Andererseits erreicht die vom invertierenden UND-Gatter
NAND1 erzeugte Rücksetzflanke infolge ihres Verlaufs durch
jeden der Inverter einschließlich des invertierenden UND-
Gatters NAND1 erneut den Inverter INV18 und das Signal für
den Steueranschluß des invertierenden UND-Gatters NAND32
wird von einem hohen Pegel auf einen niedrigen Pegel inver
tiert. Zu diesem Zeitpunkt ist das dem invertierenden UND-
Gatter NAND32 aus dem Inverter INV31 zugeführte Eingangssi
gnal aufgrund der Hauptflanke jedoch bereits niedrigpeglig,
so daß sich das Ausgangssignal des invertierenden UND-Gat
ters NAND32 nicht ändert. Die Rücksetzflanke wird daher se
quentiell aus dem Inverter INV18 durch den normalisierten
Weg über die Inverter INV19 bis INV31 zum invertierenden
UND-Gatter NAND32 übertragen.
Wenn die Rücksetzflanke daraufhin den Inverter INV31
erreicht, wird das dem invertierenden UND-Gatter NAND32 aus
dem Inverter INV31 zugeführte Eingangssignal von einem
niedrigen Pegel auf einen hohen Pegel invertiert. Fast zum
gleichen Zeitpunkt erreicht die Hauptflanke den Inverter
INV18 und das Eingangssignal für den Steueranschluß des in
vertierenden UND-Gatters NAND32 wird ebenfalls von einem
niedrigen auf einen hohen Pegel invertiert. Die Hauptflanke
startet hier aus dem invertierenden UND-Gatter NAND1, ver
läuft erneut durch das invertierende UND-Gatter NAND1,
nachdem es den Oszillator 42 über den Normalweg einmal
durchlaufen hat, und erreicht daraufhin den Inverter INV18.
Die Erzeugung der Rücksetzflanke beginnt beim Start des In
vertiervorgangs des invertierenden UND-Gatters NAND32, der
dann auftritt, wenn die Hauptflanke den Inverter INV18 aus
dem invertierenden UND-Gatter NAND1 erreicht. Die Rücksetz
flanke verläuft daraufhin über die Normalroute einmal durch
den Ringoszillator 42. Beide Flanken verlaufen daher durch
exakt die gleiche Anzahl von fünfzig Invertierschaltungen,
bevor sie das invertierende UND-Gatter NAND32 erreichen.
Bei diesem erfindungsgemäßen Oszillator ist die Inver
tier-Ansprechzeit der geradzahlig numerierten Inverter für
das fallende Ausgangssignal schneller als für das anstei
gende Ausgangssignal. Andererseits ist die Invertier-An
sprechzeit der ungeradzahlig numerierten Inverter im voraus
derart eingestellt, daß sie für das ansteigende Ausgangssi
gnal schneller als für das fallende Ausgangssignal ist. Die
Rücksetzflanke erreicht daher das invertierenden UND-Gatter
NAND32 geringfügig eher als die Hauptflanke.
Hieraus folgt, daß das dem Steueranschluß des invertie
renden UND-Gatters NAND32 zugeführte Eingangssignal selbst
dann noch niedrigpeglig ist, wenn das Ausgangssignal des
Inverters INV31 durch die Rücksetzflanke von einem niedri
gen auf einen hohen Pegel invertiert wird. Als Folge davon
wird das Ausgangssignal des invertierenden UND-Gatters
NAND32 nicht invertiert und die Hauptflanke wird geringfü
gig verzögert, bevor sie den Inverter INV18 erreicht. Wenn
sich der Pegel des dem Steueranschluß des invertierenden
UND-Gatters NAND32 zugeführten Eingangssignals daraufhin
von einem niedrigen zu einem hohen Pegel ändert, wird das
Ausgangssignal des invertierenden UND-Gatters NAND32 von
einem hohen auf einen niedrigen Pegel invertiert. Die Rück
setzflanke wird daraufhin einmal reduziert bzw. ausgeblen
det und daraufhin durch die Hauptflanke erneut erzeugt.
Von da an wird dieser Betriebsablauf derart wiederholt,
daß die Rücksetzflanke während jedes Zyklus durch die
Hauptflanke erneut erzeugt wird und sich daher zusammen mit
der Hauptflanke durch den Ringoszillator 42 hindurchbewegt.
Wenn das Steuersignal PA daraufhin einen niedrigen Pegel
einnimmt, wird dieser sequentielle Ablauf angehalten und es
wird zu den anfänglichen Zuständen zurückgekehrt.
Da bei diesem Ausführungsbeispiel zwei beim gleichen
Zyklus zu unterschiedlichen Zeiten erzeugte Impulsflanken
den Ringoszillator 42 durchlaufen, wird das Ausgangssignal
des invertierenden UND-Gatters NAND1 invertiert, bevor die
jenige Hauptflanke, die das invertierende UND-Gatter NAND1
erzeugt hat, zurückgekehrt. Da das Ausgangssignal des in
vertierenden UND-Gatters NAND32 durch die Hauptflanke eben
falls invertiert wird, bevor die selbsterzeugte Rücksetz
flanke zurückkehrt, schwingt das Impulssignal auf einfach
Weise. Daher werden von jedem der Ausgangsanschlüsse der
Ringoszillators 42 die Multiphasen-Takte R1 bis R16 mit ei
ner Periode ausgegeben, die das 32-fache (nämlich 32 × Td)
der Zeit Td beträgt, die jede der Invertierschaltungen zum
Invertieren benötigt. Die Phasendifferenz zwischen den von
benachbarten Anschlüssen ausgegebenen Takten entspricht da
her einer Zeit Td, die das zweifache der für den Invertier
vorgang benötigten Zeit Td ist.
Die Impulsphasendifferenz-Codierschaltung 44, welche
die Periodendaten DD und DE unter Verwendung der vom Ring
oszillator 42 ausgegebenen Takte R1 bis R16 derart erzeugt,
daß diese der Phasendifferenz zwischen der Periode des
Standard-Referenzsignals PREF und dem Referenzsignal PREF
entsprechen, und das frequenzgeteilte Signal BOW werden
nachfolgend unter Bezugnahme auf die Fig. 9 bis 11 näher
erläutert.
Bei der Impulsphasendifferenz-Codierschaltung 44 dieses
Ausführungsbeispiels werden die Periodendaten DD und DE un
ter Zugrundelegung des internen Takts PB erzeugt, der im
Oder-Signal für das Referenzsignal PREF und das frequenz
teilende Signal BOW vorliegt. Der intere Takt PB wird je
doch von der PLL-Betriebssteuerschaltung 56 erzeugt. Wie
aus Fig. 11 hervorgeht, werden der Impulsphasendifferenz-Co
dierschaltung 44 aus der PLL-Betriebssteuerschaltung 56 ein
Taktsignal CK0, bei dem es sich um den eine vorbestimmte
Zeitspanne verzögerten internen Takt PB handelt, und ein
Taktsignal CK1, bei dem es sich um das um eine Zeitspanne,
die länger als die Verzögerungszeitdauer für das Taktsignal
CK0 ist, verzögerte Referenzsignal PREF handelt, zugeführt,
um den zeitlichen Ablauf des Betriebs der Impulsphasendif
ferenz-Codierschaltung 44 zu steuern.
Wie aus Fig. 9 hervorgeht, werden die vom Ringoszillator
42 ausgegebenen Multiphasen-Takte R1 bis R16 von der
Impulsphasendifferenz-Codierschaltung 44 aufgenommen. Wenn
der interne Takt PB daraufhin von einem niedrigen Pegel auf
einen hohen Pegel wechselt (d. h. zu dem Zeitpunkt, zu dem
der interne Takt PB ansteigt), wird festgestellt, welche
der Invertierschaltungen innerhalb des Ringoszillators 42
die Hauptflanke erreicht hat, und der entsprechende Ergeb
niswert wird einer Impuls-Auswahl/Codierschaltung 44a zum
Codieren von vier binären Datenbits zugeführt.
Gemäß Fig. 10 besteht die Impuls-Auswahl/Codierschaltung
44a aus Zwischenspeichern DFF1 bis DFF16, UND-Gattern AND1
bis AND16 und einem Codierer bzw. Verschlüssler ENC. Die
Zwischenspeicher DFF1 bis DFF16 sind aus D-Typ-Flip-Flops
gebildet und dienen dazu, die Multiphasen-Takte R1 bis R16
aus dem Ringoszillator 42 aufzunehmen und jedes dieser Si
gnale R1 bis R16 auf das Ansteigen des internen Takts PB
hin zwischenzuspeichern. Der jeweils erste Eingang jedes
der UND-Gatter AND1 bis AND16 ist direkt mit dem Ausgang
des jeweils zugehörigen Zwischenspeichers DFF1 bis DFF16
verbunden und der zweite Anschluß der UND-Gatter AND1 bis
AND15 ist an den ersten Eingang des jeweils nachfolgenden
Gatters angeschlossen. Der zweite Eingang des UND-Gatters
AND16 ist demgegenüber zum ersten Eingang des UND-Gatters
AND1 zurückgekoppelt. Der Codierer ENC dient zur Codierung
der Ausgangssignale der UND-Gatter AND1 bis AND16 in binäre
4-Bit-Digitaldaten, wenn irgendeines der Ausgangssignale
der UND-Gatter AND1 bis AND16 hochpeglig wird.
Wenn der interne Takt PB ansteigt bzw. hochpeglig wird,
wird innerhalb der Impuls-Auswahl/Codierschaltung 44a der
Signalpegel der zu diesem Zeitpunkt vom Ringoszillator 42
ausgegebenen Multiphasen-Takte von den Zwischenspeichern
DFF1 bis DFF16 zwischengespeichert. Die Ausgangssignale der
UND-Gatter AND1 bis AND16, welche die zu diesem Zeitpunkt
hochpegligen Ausgangssignale aus jedem der Zwischenspeicher
DFF1 bis DFF16 empfangen, entsprechen derjenigen Position
innerhalb des Ringoszillators 42, welche die Hauptflanke
erreicht hat. Der Codierer ENC kann daher binäre Digitalda
ten erzeugen, die diese Position angeben.
Die Ausgangsimpulse aus den geradzahlig numerierten In
vertern in dem Ringoszillator 42 werden von jedem der Zwi
schenspeicher DFF1 bis DFF16 der Impuls-Aus
wahl/Codierschaltung 44a als Eingangssignal aufgenommen,
wobei dieses Signal an der Hauptflanke ansteigt und an der
Rücksetzflanke abfällt. Innerhalb der Zwischenspeicher DFF1
bis DFF16 ist der Pegel des Ausgangssignals derjenigen Zwi
schenspeicher DFFn, die die Ausgangssignale aus denjenigen
Invertern innerhalb des Ringoszillators 42 zwischenspei
chern, die die Hauptflanke bereits erreicht hat, hoch
peglig, während das Ausgangssignal derjenigen Zwischenspei
cher DFF(n + 1), die diesen Zwischenspeichern nachfolgen,
niedrigpeglig ist.
Die Ausgestaltung dieses Ausführungsbeispiels ist der
art, daß innerhalb der Zwischenspeicher DFF1 bis DFF16 die
Ausgangssignale aufeinanderfolgender Zwischenspeicherschal
tungen zweiter Stufe den UND-Gattern AND1 bis AND16 zuge
führt werden. Das Ausgangssignal der entsprechenden Zwi
schenspeicherschaltung DFFn ist hochpeglig und der Pegel
der Zwischenspeicherschaltung DFF(n + 1) der nächsten Stufe
ist niedrig, so daß lediglich die Ausgangssignale der UND-
Gatter ANDn hochpeglig sind. Durch anschließende Zufuhr
dieses Signals zum Codierer ENC können binäre Digitaldaten
erzeugt werden, welche die Position desjeningen Inverters
innerhalb des Ringsoszillators 42 anzeigen, den die Rück
setzflanke erreicht hat.
Beispielsweise werden in einem Fall, bei dem der inter
ne Takt PB ansteigt, wenn die Hauptflanke das zweiunddrei
ßigste invertierende UND-Gatter NAND32 erreicht, so daß das
Ausgangssignal des UND-Gatters AND16 hochpeglig wird, vom
Codierer INC die dieser Position entsprechenden binär co
dierten Digitaldaten [1111] ausgegeben.
Gemäß Fig. 9 besteht die Impulsphrasendifferenz-Codier
schaltung 44 aus einem 14-Bit-Zähler 44b (der nachfolgend
einfachheitshalber lediglich als Zähler bezeichnet wird),
einer ersten Zwischenspeicherschaltung 44c, einer Verzöge
rungsschaltung 44d, einer zweiten Zwischenspeicherschaltung
44e und einem Multiplexer 44f. Der Zähler 44b verwendet das
vom letzten invertierenden UND-Gatter NAND32 im Ringoszil
lator 42 ausgegebene Taktsignal R16, um die Anzahl der Vor
kommnisse bzw. die Häufigkeit zu zählen, mit der die Haupt
flanke den Ringoszillator 42 durchlaufen hat. Die erste
Zwischenspeicherschaltung 44c speichert das (14 Bit breite)
Ausgangssignal aus dem Zähler 44b bei jedem Anstieg des in
ternen Takts PB. Die Verzögerungsschaltung 44d verzögert
und führt den internen Takt PB zu für mindestens die Dauer
des Zählvorgangs des Zählers 44b. Die zweite Zwischenspei
cherschaltung 44e speichert das (14 Bit breite) Ausgangssi
gnal aus dem Zähler 44b im Ansprechen auf das Ansteigen des
über die Verzögerungsschaltung 44d zugeführten internen
Takts PB. Der Multiplexer 44f empfängt die in der ersten
Zwischenspeicherschaltung 44c und der zweiten Zwischenspei
cherschaltung 44e zwischengespeicherten Daten. Wenn das
höchstwertige Bit (MSB) der von der Impuls-Aus
wahl/Codierschaltung 44a ausgegebenen binären 4-Bit-Digi
taldaten "1" ist, werden die in der ersten Zwischenspei
cherschaltung 44c zwischengespeicherten Daten gewählt. Wenn
dieses Datenbit demgegenüber "0" ist, werden die in der
zweiten Zwischenspeicherschaltung 44e zwischengespeicherten
Daten ausgewählt. Diese werden dann als die oberen bzw. hö
herwertigen Datenbits der von der Impuls-Aus
wahl/Codierschaltung 44a ausgegebenen binären 4-Bit-Digi
taldaten ausgegeben.
Bei der Impulsphasendifferenz-Codierschaltung 44 dieses
Ausführungsbeispiels wird die Position der Hauptflanke in
nerhalb des Ringoszillators 42 von der Impuls-Aus
wahl/Codierschaltung 44a in binäre 4-Bit-Digitaldaten co
diert. Die Anzahl von Wiederholungen bzw. die Häufigkeit,
in der sich die Hauptflanke innerhalb des Ringoszillators
42 herumbewegt, wird vom Zähler 44b gezählt. Die entspre
chenden (14 Bit breiten) Zähldaten werden daraufhin über
die erste Zwischenspeicherschaltung 44c, die zweite Zwi
schenspeicherschaltung 44e und den Multiplexer 44f ausgege
ben. Auf diese Weise wird die Anstiegs-Zeitsteuerung des
internen Takts PB in Form von binären 18-Bit-Digitaldaten
DA in Einheiten der Phasendifferenz Tg der vom Ringoszilla
tor 42 ausgegebenen Multiphasen-Takte R1 bis R16 codiert.
Wenn das höchstwertige Bit (MSB) der von der Impuls-
Auswahl/Codierschaltung 44a ausgegebenen binären Digitalda
ten gleich "0" ist, wählt der Multiplexer 44f die zwischen
gespeicherten Daten aus der zweiten Zwischenspeicherschal
tung 44e, welche die Zähldaten aus dem Zähler 44b anhand
desjenigen Takts zwischenspeichert, der die verzögerte Ver
sion des internen Takts PB darstellt. Wenn das MSB der von
der Impuls-Auswahl/Codierschaltung 44a ausgegebenen binären
Digitaldaten demgegenüber gleich "1" ist, werden die zwi
schengespeicherten Daten aus der ersten Zwischenspeicher
schaltung 44c gewählt, welche die Zähldaten aus dem Zähler
44b anhand des internen Takts PB zwischenspeichert. Der
Grund hierfür liegt darin, daß von dem Zeitpunkt an, bei
dem das Tatksignal R16 vom Ringoszillator 42 ausgegeben
wird, eine gewisse Zeitspanne benötigt wird, bis der Zähler
44b dieses Taktsignal R16 zählt und sich das Ausgangssignal
aus dem Zähler 44e stabilisiert.
Das heißt, daß bei diesem Ausführungsbeispiel dann,
wenn das MSB der in der Impuls-Auswahl/Codierschaltung 44a
beim Ansteigen des internen Takts PB codierten binären Di
gitaldaten gleich "0" ist, d. h., wenn die Position der
Hauptflanke innerhalb des Ringoszillators 42 zwischen dem
ersten Inverter und einem mittleren Inverter liegt, die Ge
fahr besteht, daß die Speicherdaten aus der ersten Zwi
schenspeicherschaltung 44c, die im Ansprechen auf den in
ternen Takt PB zwischengespeichert worden sind, aufgrund
der Verzögerungen im Zählvorgang des Zählers 44b tatsäch
lich um eins kleiner sind, als sie sein sollten. Aus diesem
Grund werden in diesem Fall genau codierte binäre Digital
daten DA für die Anstiegs-Zeitsteuerung des internen Takts
PB erhalten, indem die Speicherdaten aus der zweiten Zwi
schenspeicherschaltung 44e verwendet werden, die die Zähl
daten für den Zähler 44b unter Verwendung der verzögerten
Version des internen Takts PB zwischenspeichert.
Die Impulsphasendifferenz-Codierschaltung 44 weist ge
mäß Fig. 9 weiterhin eine dritte Zwischenspeicherschaltung
44g, eine vierte Zwischenspeicherschaltung 44h, einen Sub
trahierer 44i und eine fünfte Zwischenspeicherschaltung 44j
auf. Wie aus Fig. 11 hervorgeht, speichert die dritte Zwi
schenspeicherschaltung 44g die auf die vorstehend beschrie
bene Weise codierten binären 18-Bit-Digitaldaten DA im An
sprechen auf den Anstieg des von der PLL-Betriebssteuer
schaltung 56 ausgegebenen Taktsignals CK0 und gibt diese
anschließend als zwischengespeicherte Daten DB aus. Die
Zwischenspeicherschaltung 44h speichert die zwischengespei
cherten Daten DB aus der dritten Zwischenspeicherschaltung
44g im Ansprechen auf das von der PLL-Betriebssteuerschal
tung 56 ausgegebene Taktsignal CK1 und gibt diese daraufhin
als zwischengespeicherte Daten DC aus. Der Subtrahierer 44i
subtrahiert die von der vierten Zwischenspeicherschaltung
44h ausgegebenen zwischengespeicherten Daten DC von den von
der dritten Zwischenspeicherschaltung 44g ausgegebenen binären
19-Bit-Digitaldaten, bei denen es sich um die zwi
schengespeicherten Daten DB handelt, wobei der Wert "1" als
höchstwertiges Bit addiert wird (das MSB ist das neunzehnte
Bit). Als Ergebnis dieser Subtraktion werden daraufhin die
Periodendaten DD ausgegeben. Die fünfte Zwischenspeicher
schaltung 44j speichert die Periodendaten DD im Ansprechen
auf den Anstieg des von der PLL-Betriebssteuerschaltung 56
ausgegebenen Taktimpulses und gibt diese als die genannten
Periodendaten DE aus.
Bei der diese Schaltungsanordnung aufweisenden Impuls
phasendifferenz-Codierschaltung 44 dieses Ausführungsbei
spiels werden binäre Digitaldaten DA erzeugt, die die Zeit
steuerung beschreiben bzw. festlegen, unter der der im
ODER-Signal aus dem Referenzsignal PREF und dem frequenzge
teilten Signal BOW vorliegenden internen Takt PB ansteigt.
Die binären Digitaldaten DA werden daraufhin in der dritten
Zwischenspeicherschaltung 44g im Ansprechen auf das kurz
zeitig nach dem internen Takt PB hinzugeführte Taktsignal
CK0 zwischengespeichert. Diejenigen Daten unter den zwi
schengespeicherten Daten DB, die von der dritten Zwischen
speicherschaltung 44g ausgegeben werden und im Ansprechen
auf den Anstieg des Referenzsignals PREF erzeugt worden
sind (D4, D6 und D8 in den Diagrammen), werden von der
vierten Zwischenspeicherschaltung 44h, die im Ansprechen
auf das Taktsignal CK1 arbeitet, zwischengespeichert.
Die von der vierten Zwischenspeicherschaltung 44h aus
gegebenen zwischengespeicherten Daten DC werden im Subtra
hierer 44i von den zwischengespeicherten Daten DB aus der
dritten Zwischenspeicherschaltung 44g subtrahiert. Während
des Zeitraums zwischen der Zufuhr des Taktsignals CK0 nach
dem Anstieg des Referenzsignals PREF bis zur Zufuhr des
Taktsignals CK1 drücken die vom Subtrahierer 44i ausgegebe
nen Periodendaten DD die Periode zwischen dem vorherigen
Anstieg des Referenzsignals PREF bis zum momentanen Anstieg
des Referenzsignals PREF aus (d. h. die Periode des Referenzsignals
PREF). Im Anschluß daran, während des Zeitraums
zwischen der Zufuhr des Taktsignals CK0 bis zur nächsten
Zufuhr des Taktsignals CK0, drücken die Periodendaten DD
die Zeitdauer vom Anstieg des Referenzsignals PREF bis zum
Anstieg des frequenzgeteilten Signals BOW aus (d. h. die
Phasendifferenz zwischen dem Referenzsignal PREF und dem
frequenzgeteilten Signal BOW).
Die vom Subtrahierer 44i ausgegebenen Periodendaten DD
werden beim Anstieg des Taktsignals CK1 in der fünften Zwi
schenspeicherschaltung 44j zwischengespeichert. Die aus der
fünften Zwischenspeicherschaltung 44j ausgegebenen Peri
odendaten DE sind dann einfach Daten, welche die Periode
des Referenzsignals PREF angeben.
In diesem Ausführungsbeispiel wird durch Zufuhr der
zwischengespeicherten Daten DB aus der dritten Zwischen
speicherschaltung 44g zum Subtrahierer 44i der Wert "1" als
höchstwertiges Bit (MSB) der zwischengespeicherten Daten DB
addiert. Aufgrunddessen und da der Zähler 44b aufeinander
folgend die Anzahl der Wiederholungen zählen kann, mit de
nen die Hauptflanke im Ringoszillator 42 umläuft, kann der
minimale Wert zurückgegeben werden, wenn der Wert dieses
Ausgangssignals den maximalen Wert erreicht.
Wenn sich das Ausgangssignal des Zählers 44b zwischen
dem vorhergehenden Anstieg des internen Takt PB und dem
nachfolgenden Anstieg vom Maximum zum Minimum ändert, wer
den die neuesten, aus der nachfolgenden dritten Zwischen
speicherschaltung 44g ausgegebenen Zwischenspeicherdaten DB
kleiner als die in der vierten Zwischenspeicherschaltung
44h gespeicherten Zwischenspeicherdaten DC. Wenn diese dann
ohne Modifikation subtrahiert werden, wird das Subtrakti
onsergebnis negativ. Daher werden durch Addition eines
höchstwertigen Bits (MSB) mit dem Wert "1" zu den neuesten,
in der dritten Zwischenspeicherschaltung 44g zwischenge
speicherten Zwischenspeicherdaten DB (18 Bit) binäre 19-
Bit-Digitaldaten erzeugt. Die Zwischenspeicherdaten DC der
vierten Zwischenspeicherschaltung 44h werden daraufhin von
diesem Wert subtrahiert. Es können daher genauere Perioden
daten DD und DE erhalten werden, indem einfach die unteren
18 Bits dieses Subtraktionsergebnisses ausgegeben werden.
Nachfolgend wird unter Bezugnahme auf die Fig. 12
und 13 der Datensteuerungsabschnitt 46 näher erläutert, der
die Steuerungsdaten TM erzeugt, mittels denen die Phasen
differenz zwischen dem Referenzsignal PREF und dem Aus
gangssignal POUT so gesteuert wird, daß sie innerhalb der
Hälfte einer Periode (d. h. π) des Referenzsignals PREF
liegt, und zwar unter Zugrundelegung der von der Impulspha
sendifferenz-Codierschaltung 44 ausgegebenen Periodendaten
DD und DE.
Wie aus Fig. 13 ersichtlich ist, werden dem Datensteue
rungsabschnitt 46 drei Betriebssteuerungssignale zugeführt.
Diese umfassen das vorgenannte Taktsignal CK1 aus der PLL-
Betriebssteuerschaltung 56, bei dem es sich um das um eine
vorbestimmte Verzögerungszeit, die länger als die Verzöge
rungszeit des Taktsignals CK0 ist, verzögerte Referenzsi
gnal PREF handelt, das Taktsignal CK2, bei dem es sich um
das um eine vorbestimmte Verzögerungszeit, die länger als
die Verzögerungszeit des Taktsignals CK0 ist, verzögerte
frequenzgeteilte Signal BOW handelt, sowie das Steuerungs
signal DGS, das in Synchronisation mit dem Taktsignal CK2
entweder zwischen einem hohen oder einem niedrigen Pegel
wechselt.
Wie aus Fig. 12 ersichtlich ist, besteht der Datensteue
rungsabschnitt 46 dieses Ausführungsbeispiels aus einer er
sten Zwischenspeicherschaltung 46a, einem ersten Addierer
46b, einer zweiten Zwischenspeicherschaltung 46c, einer
dritten Zwischenspeicherschaltung 46d, einem zweiten Addie
rer 46e, einem Subtrahierer 46f, einem dritten Addierer 46g
und einem Multiplexer 46h. Die erste Zwischenspeicherschaltung
46a speichert die (18 Bit breiten) Periodendaten DE
beim Ansteigen des Taktsignals CK1 und gibt sie als (18 Bit
breite) Zwischenspeicherdaten DF aus. Der erste Addierer
46b addiert die Zwischenspeicherdaten DF und die Perioden
daten DE und gibt daraufhin das Ergebnis als (19 Bit brei
te) Addditionsdaten DG aus. Die zweite Zwischenspeicher
schaltung 46c speichert die (19 Bit breiten) Periodendaten
DD beim Anstieg des Taktsignals CK2 und gibt diese als (18 Bit
breite) Zwischenspeicherdaten DH aus. Die dritte Zwi
schenspeicherschaltung 46d speichert die Zwischenspeicher
daten DH beim Anstieg des Taktsignals CK2 und gibt diese
als (18 Bit breite) Zwischenspeicherdaten DI aus. Der zwei
te Addierer 46e addiert die Zwischenspeicherdaten DH und
die Zwischenspeicherdaten DI und gibt das entsprechende Er
gebnis in Form von (19 Bit breiten) Additionsdaten DJ aus.
Der Subtrahierer 46f subtrahiert die Additionsdaten DJ von
den Additionsdaten DG des ersten Addierers 46b unter Aus
lassung des ersten Bits (also insgesamt 18 Bits) und gibt
entsprechende (19 Bit breite) Subtraktionsdaten DK aus. Der
dritte Addierer 46g addiert die Subtraktionsdaten DK zu den
Additionsdaten DG und gibt das Ergebnis in Form von (19 Bit
breiten) Additionsdaten DL aus. Wenn das von der PLL-Be
triebssteuerschaltung 56 gelieferte Steuerungssignal DGS
niedrigpeglig ist, wählt der Multiplexer 46h die Additions
daten DG, während er die Additionsdaten DL liefert, wenn
das Steuerungssignal DGS hochpeglig ist. Die jeweils ge
wählten Daten werden daraufhin als (19 Bit breite) Steue
rungsdaten DM ausgegeben.
Was den Datensteuerungsabschnittt bzw. die Datensteuer
einheit 46 betrifft, so ist aus dem Impulsdiagramm der
Fig. 13 ersichtlich, daß die erste Zwischenspeicherschaltung
46a die Periodendaten DE bei jedem Auftreten des Takts CK1
zwischenspeichert. Die entsprechenden Zwischenspeicherdaten
DF representieren daraufhin die Periode des Referenzsignals
PREF, das jedesmal (d. h. jede einzelne Periode des Refe
renzsignals PREF) in der Impulsphasendifferenz-Codierschaltung
44 codiert wird. Die Zwischenspeicherdaten DF und von
der Impulsdatendifferenz-Codierschaltung 44 momentan ausge
gebenen Periodendaten DE werden im ersten Addierer 46b zu
einander addiert. Die vom ersten Addierer 46b ausgegebenen
Additionsdaten DG entsprechen daher dem zweifachen der Pe
riode des Referenzsignals PREF, wobei diese Daten ohne Mo
difikation als Steuerungsdaten DM ausgegeben werden, wenn
das Steuerungssignal DGS niedrigpeglig ist.
Demgegenüber speichert die zweite Zwischenspeicher
schaltung 46c die Periodendaten DG bei jedem Auftreten des
Taktsignals CK2, bei dem es sich um das ume eine vorbe
stimmte Zeitspanne verzögerte frequenzgeteilte Signal BOW
handelt. Die Zwischenspeicherdaten DH stellen somit einfach
die jüngsten bzw. aktuellsten Daten dar, die die Zeitspanne
vom Anstieg des Referenzsignals PREF bis zum Anstieg des
frequenzgeteilten Signals BOW (d. h. also die Phasendiffe
renz) ausdrücken. Da die Daten DH von der dritten Zwischen
speicherschaltung 46d beim Auftreten des Taktsignals CK2
zwischengespeichert werden, drücken die Zwischenspeicherda
ten DI aus der dritten Zwischenspeicherschaltung 46d die
Phasendifferenz zwischen dem jedesmal von der Impulsphasen
differenz-Codierschaltung 44 codierten Referenzsignal PREF
und dem frequenzgeteilten Signal BOW aus. Folglich sind die
vom zweiten Addierer 46e als Ergebnis der Addition der Zwi
schenspeicherdaten DH und der Zwischenspeicherdaten DI aus
gegebenen Additionsdaten DJ solche Daten, die die Phasen
differenz zwischen den Referenzsignals PREF und dem fre
quenzgeteilten Signal BOW ausdrücken, die für die vorherge
henden zwei Zeiten addiert wurden.
Die Additionsdaten DJ werden vom Subtrahierer 46f von
den Additionsdaten DG subtrahiert, die dem zweifachen der
Periode des von dem ersten Addierer 46b unter Auslassung
des untersten bzw. niedrigstwertigen Bits ausgegebenen Re
ferenzsignals PREF entsprechen, d. h. solchen Daten, die die
Periode (2π) eines einzelnen Zyklus des Durch Teilen der
Additionsdaten DG um die Hälfte erhaltenen Referenzsignals
ausdrücken. Die nach Durchführung dieser Addition vorlie
genden Daten DK werden daraufhin im dritten Addierer 46g zu
den Additionsdaten DG addiert.
Die vom dritten Addierer 46g ausgegebenen Additionsda
ten DK stellen einen Wert dar, der durch Subtraktion der
Phasendifferenz zwischen allen zwei Perioden des Referenz
signals PB auftretenden Referenzsignals PREF und dem ent
multiplizierten Signal BOW von drei Perioden (6π) des Refe
renzsignals erhalten wird. WEnn die Phasendifferenz zwi
schen dem Referenzsignal PREF und dem entmultiplizierten
Signal BOW so gesteuert wird, daß es zu einem Sollwert von
π wird, drücken die vom dritten Addierer 46g ausgegebenen
Additionsdaten DK eine Dauer von zwei Perioden (4π: 6π - π - π)
des Referenzsignals aus. Wenn die Phasendifferenz gerade ΔT
größer als π ist, dann stellen die Additionsdaten DK eine
Größe dar, durch die das Maß der Verschiebung in der Phase
(2 × ΔT) der letzten zwei Zeiten von der Zeit von zwei Pe
rioden (4π) des Referenzsignals subtrahiert wird. Wenn die
Phasendifferenz demgegenüber gerade um ΔT kleiner als π
ist, stellen die Additionsdaten DK eine Größe dar, durch
die das Maß der Verschiebung in der Phase (2 × ΔT) der ver
gangenen zwei Zeiten zur Zeit von zwei Perioden (4π) des
Referenzsignals addiert wird.
Wenn das von der PLL-Betriebssteuerschaltung 56 ausge
gebene Steuersignal DGS niedrigpeglig ist, werden vom Da
tensteuerungsabschnitt 46 als Steuerungsdaten DM Daten aus
gegeben, die zwei Perioden des Referenzsignals PREF aus
drücken. Wenn das Steuerungssignal DGS hochpeglig ist, wer
den Daten ausgegeben, die die Zeit zum Kompensieren desje
nigen Maßes angeben, um das die Zeit von zwei Perioden des
Referenzsignals PREF vom Sollwert π des Werts der Phasen
differenz zwischen dem Referenzsignal PREF und dem fre
quenzgeteilten Signal BOW der vorhergehenden zwei Zeiten
abweicht.
Die vom Datensteuerungsabschnitt 46 ausgegebenen Steue
rungsdaten DM werden in der Divisions- bzw. Teilereinheit
48 durch die von außen zugeführten Divisionsdaten DV ge
teilt. Werte unterhalb des Radixpunkts werden der Datenauf
teilungsschaltung 50 als untere Datenbits DP zugeführt und
Werte oberhalb des Radixpunkts werden der Datenzwischen
speicherschaltung 52 als obere Datenbits DQ zugeführt.
Die vom Datensteuerungsabschnitt 46 ausgegebenen Steue
rungsdaten DM sind Daten, die zwei Perioden des Referenzsi
gnals PREF entsprechen. Die aus der Teilereinheit 48 erhal
tenen (18 Bit breiten) oberen Datenbits DQ sind Daten, die
die Periode des Ausgangssignals POUT als zeitliche Auflö
sung der Zeit Td ausdrücken, die die Hälfte der Phasendif
ferenz Tg zwischen den vom Ringoszillator 42 ausgegebenen
Multiphasen-Takten R1 bis R16 beträgt. Die oberen 17 Bits
drücken die Phasendifferenz Tg zwischen den Multiphasen-
Takten R1 bis R16 als zeitliche Auflösung aus.
Die Datenverteilungsschaltung 50, die aus der Teiler
schaltung 48 die unteren Datenbits DP empfängt, entspricht
dem erfindungsgemäßen Impulsgenerator. Im wesentlichen in
ähnlicher Weise wie die Impulsgeneratoren 20 und 30 der
vorhergehenden Ausführungsbeispiele weist die Datenvertei
lerschaltung 50 gemäß der Darstellung in Fig. 14 ein 10-Bit-
Register 50a zum Zwischenspeichern der aus der Teilerein
heit 48 zugeführten (10 Bit breiten) unteren Datenbits DP,
eine Wählerreihe 50b, die aus zehn Multiplexern MUX be
steht, die jeweils einem Bit der im Register 50a zwischen
gespeicherten unteren Datenbits DP zugeordnet sind, sowie
einen 10-Bit-Abwärtszähler 50c auf, der jedem der Multiple
xer MUX in der Wählerreihe 50b ein entsprechendes Wählsi
gnal zuführt.
Jeder der Multiplexer MUX in der Wählerreihe 50b weist
zwei Eingangsanschlüsse auf, nämlich einen ersten Eingangsanschluß
und einen zweite Eingangsanschluß. Jedes Datenbit
der im Register 50a zwischengespeicherten unteren Datenbits
wird dem ersten Eingangsanschluß dieser Eingangsanschlüsse
zugeführt.
Wenn das vom Abwärtszähler 50c zugeführte Wählsignal
hochpeglig ist, wird in jedem der Multiplexer jedes dem er
sten Eingangsanschluß zugeführte Datenbit der unteren Da
tenbits DP gewählt und ausgegeben. Wenn das Wählsignal dem
gegenüber niedrigpeglig ist, werden die dem zweiten Ein
gangsanschluß zugeführten Daten gewählt und ausgegeben.
Der zweite Eingangsanschluß desjenigen Multiplexers,
dessen erster Eingangsanschluß das niedrigstwertige Bit
(DP1) der (10 Bit breiten) unteren Datenbits DP empfängt,
ist mit Masse verbunden, um stets den Pegel Null einzu
schreiben. Die zweiten Eingangsanschlüsse der verbleibenden
Multiplexer, die die Daten der unteren Datenbits von deren
zweitem Datenbit aufwärts (also die Datenbits DP2 bis DP10)
an ihrem ersten Eingangsanschluß empfangen, nehmen die Aus
gangssignale derjenigen Multiplexer, die die ein Bit nied
rigeren Daten als Eingangswert aufnehmen, ohne Modifikation
auf. Das Ausgangssignal aus demjenigen Multiplexer, der das
höchstwertige Bit (DP10) der unteren Datenbits DP empfängt,
wird einer Zwischenspeicherschaltung 50f zugeführt, die
dieses Signal zwischenspeichert und es der Datenzwischen
speicherschaltung 52 als Wählsignal CD5 zuführt.
Derjenige Multiplexer unter den zehn Multiplexern, der
das niedrigstwertige Bit (DP1) der unteren Datenbits DP
empfängt, nimmt den Zählwert des höchstwertigen Bits (Q10)
des Abwärtszählers 50c als sein Wählsignal auf. Demgegen
über wird der Zählwert des niedrigstwertigen Bits (Q1) aus
dem Abwärtszähler 50c demjenigen Multiplexer zugeführt, der
das höchstwertige Bit (DP10) der unteren Datenbits DP emp
fängt. D. h., daß denjenigen Multiplexer, die die Bitposi
tionen niedrigerer Datenbits DP empfangen, aus dem Abwärtszähler
50c Wählsignale jeweils höherer Zählstände zu
geführt werden.
Das Ausgangssignal POUT, bei dem es sich um die multi
plizierte Version des von dem vorstehend beschriebenen PLL-
Gerät (oder dem digital gesteuerten Oszillator 54) ausgege
benen Referenzsignals PREF handelt, wird dem Register 50a,
dem Abwärtszähler 50c und der Zwischenspeicherschaltung 50f
als Betriebstaktsignal zugeführt.
Der Abwärtszähler 50c kann das frequenzgeteilte Signal
BOW, bei dem es sich um das durch den Divisor frequenzge
teilte Ausgangssignal POUT handelt, erzeugen, ohne dazu ei
ne besondere Frequenzteilungsschaltung zu benötigen. Die
Divisordaten DV, die den Divisor bzw. Teiler des Referenz
signals PREF ausdrücken, werden über den Multiplexer 50d
den Dateneingangsanschlüssen des Abwärtszählers 50c zuge
führt.
Nach der Aktivierung der Datenverteilungsschaltung 50
stellt der Multiplexer 50d lediglich für das erste Mal im
Abwärtszähler 50c den Wert (DV/2) ein, der die Hälfte der
Divisionsdaten DV beträgt. Das Ausgangssignal POUT gibt
daraufhin das frequenzgeteilte Signal BOW bei der Ausgabe
jeder halben Periode des Referenzsignals PREF aus. Darauf
hin wird eine derartige Steuerung durchgeführt, daß die
Phasendifferenz zwischen dem Referenzsignal PREF und dem
frequenzgeteilten Signal BOW die Hälfte der Periode des Re
ferenzsignals PREF beträgt. Wenn das von der PLL-Betriebs
steuerschaltung 56 ausgegebene Steuerungssignal PT hoch
peglig ist, wird dem Dateneingangsanschluß des Abwärtszäh
lers 50c ein Wert zugeführt, der gleich der Hälfte der Di
visordaten DV ist (d. h., die Divisordaten DV werden um ein
Bit in Richtung nach unten verschoben und das niedrigstwer
tige Bit (LSB) wird entfernt, um neun Bit breite Divisorda
ten bereitzustellen). Wenn das Steuerungssignal PT niedrig
peglig ist, werden dem Dateneingangsanschluß des Abwärtszählers
50c die (10 Bit breiten) Divisordaten DV ohne Modi
fikation zugeführt.
Nach der Aktivierung des vorstehend beschriebenen Ge
räts wird das Steuerungssignal PT in der PLL-Betriebssteu
erschaltung 56 so gesteuert, daß es einen hohen Pegel an
nimmt. Daraufhin wird von außen ein Betriebsstartsignal
PSTB zugeführt und das Steuerungssignal PT nimmt einen
niedrigen Pegel an, wenn das Referenzsignal PREF ansteigt,
und wird der Datenverteilungsschaltung 50 und dem digital
gesteuerten Oszillator 54 zugeführt.
Wie aus Fig. 15 hervorgeht, wird das frequenzgeteilte
Signal BOW erzeugt, wenn der Zählstand des Abwärtszählers
50c zu "1" wird. Das frequenzgeteilte Signal BOW wird dar
aufhin dem Rücksetz-Eingangsanschluß RST des Abwärtszählers
50c über ein ODER-Gatter OR1 zugeführt. Das Steuerungssi
gnal PT wird ebenfalls dem ODER-Gatter OR1 zugeführt.
Der Abwärtszähler 50c nimmt über den Multiplexer 50d
die Divisordaten DV als Eingangsdaten auf, bis das Steue
rungssignal PT nach der Aktivierung des vorstehend be
schriebenen Geräts abfällt, und ebenso vom Rücksetzen, wenn
der Zählstand zu "1" wird, bis zum nächsten Anstieg des
Ausgangssignals POUT.
Das Ausgangssignal des ODER-Gatters OR1, das mit dem
frequenzgeteilten Signal BOW und dem Steuerungssignal PT
eine ODER-Verknüpfung durchführt, wird der Datenzwischen
speicherschaltung 52 als Zeitsteuerungssignal DLS zugeführt
und wird ferner als Wählsignal einem Multiplexer 50e zuge
führt, der im Eingangspfad der dem Register 50a zugeführten
unteren Datenbits angeordnet ist.
Der Multiplexer 50e wählt die unteren Datenbits DP und
führt diese dem Register 50a zu, wenn das Ausgangssignal
aus dem ODER-Gatter OR1 hochpeglig ist, d. h., lediglich bis
das Steuerungssignal PT nach der Aktivierung abfällt und
wenn das frequenzgeteilte Signal BOW ausgegeben wird. Wenn
das Ausgangssignal aus dem ODER-Gatter OR1 niedrigpeglig
ist, d. h., wenn der Abwärtszähler 50c zählt, wählt der Mul
tiplexer 50e die vom Register 50a bereits zwischengespei
cherten unteren Datenbits DP und führt diese dem Register
50a zu.
Der Multiplexer 50e ist derart ausgebildet, daß das
Wählsignal CDS selbst dann nicht entsprechend geändert
wird, wenn sich die unteren Datenbits DP zwischen der Aus
gabe eines jeweiligen frequenzgeteilten Signals BOW und der
Ausgabe des nächsten frequenzgeteilten Signals ändern.
Wie aus dem Impulsdiagramm der Fig. 15 hervorgeht, wird
bei der auf diese Weise aufgebauten Datenverteilungsschal
tung 50 des vorliegenden Ausführungsbeispiels bei Initiali
sierung des Betriebs, wenn das Steuerungssignal PT abfällt,
im Abwärtszähler 50c dann der die Hälfte der Divisordaten
DV betragende Wert, nämlich 5 eingestellt, wenn für die Di
visordaten DV die Binärdaten [0000001010] eingegeben wer
den, die einen Wert von 10 ausdrücken. Das frequenzgeteilte
Signal BOW wird daraufhin vom Abwärtszähler 50c ausgegeben,
wenn der Zählstand dem Herabzählen des Ausgangssignals POUT
folgt, um den Wert 1 zu erreichen.
Beim folgenden Anstieg des frequenzgeteilten Signals
BOW wird im Abwärtszähler 50c der Wert 10 für die Divisor
daten DV eingestellt. Das Herabzählen des Ausgangssignals
POUT wird daraufhin in der Reihenfolge des Herabzählens des
Ausgangssignals POUT, der Ausgabe des frequenzgeteilten Si
gnals BOW und der Aufnahme der Divisordaten DV wiederholt.
Demgegenüber wählen die die Wählerreihe 50b bildenden
Multiplexer die Daten aus dem Register 50a in Perioden, die
geringfügig kürzer als die derjenigen Wähler sind, die die
oberen Datenbits in der gleichen Weise wie beim ersten und
zweiten Ausführungsbeispiel empfangen, um mit dem Zählstand
des Abwärtszählers 50c übereinzustimmen.
Um dies zu erreichen, werden von der Wählerreihe 50b
Signale, die hohe Pegel annehmen sollen, mit einer Frequenz
ausgegeben, die den unteren Datenbit-Werten entsprechen. In
der Darstellung der Fig. 15 haben die unteren Datenbits DP
den Wert [1001000011]. Wenn die Divisordaten, die den Divi
sor ausdrücken, den Wert 10 darstellen, wird für alle 10
Ausgangsimpulse POUT ein Signal ausgegeben, dessen Pegel
sich als [L-H-H-H-L-H-L-H-L-H] ändert, um den unteren Da
tenbits DP zu entsprechen (in diesem Fall dem Anteil [1001]
der oberen vier Datenbits).
Dieses Signal wird beim Anstieg des nächsten Ausgangs
signals POUT von der Zwischenspeicherschaltung 50f gespei
chert, bevor es der Datenzwischenspeicherschaltung 52 als
Wählsignal CDS zugeführt wird. Das Ausgangssignal des ODER-
Gatters OR1, das eine ODER-Verknüpfung des frequenzgeteil
ten Signals BOW mit dem Steuerungssignal PT darstellt, wird
der Datenzwischenspeicherschaltung 52 ebenfalls als Zeit
steuerungssignal DLS zugeführt.
Nachfolgend wird unter Bezugnahme auf Fig. 16 die Daten
zwischenspeicherschaltung 52 näher erläutert. Wie aus die
sem Schaltplan hervorgeht, besteht die Datenzwischenspei
cherschaltung 52 aus einem Addierer 52f, einem ersten Mul
tiplexer 52a, einem zweiten Multiplexer 52b, einer ersten
Zwischenspeicherschaltung 52c, einer zweiten Zwischenspei
cherschaltung 52d und einem dritten Multiplexer 52e. Der
Addierer 52f addiert zu den von der Teilereinheit 48 ausge
gebenen oberen Datenbits DQ den Wert "1". Der erste Multi
plexer 52a wählt die vom Addierer 52f ausgegebenen Daten
DQ + 1 und gibt diese aus, wenn das von der Datenverteilungs
schaltung 50 ausgegebene Zeitsteuerungssignal DLS hoch
peglig ist. Der zweite Multiplexer 52b wählt die von der
Teilereinheit 48 ausgegebenen oberen Datenbits DQ und gibt
diese aus, wenn das gleiche Zeitsteuerungssignal DLS hoch
peglig ist. Die erste Zwischenspeicherschaltung 52c spei
chert das Ausgangssignal aus dem ersten Multiplexer 52a,
wenn das Ausgangssignal POUT ansteigt, und wählt diese Da
ten als Wähldaten des ersten Multiplexers 52a, wenn das
Zeitsteuerungssignal DLS niedrigpeglig ist, und führt diese
Daten dem ersten Multiplexer 52a zu. Die zweite Zwischen
speicherschaltung 52d speichert beim Anstieg des gleichen
Ausgangssignals POUT das Ausgangssignal aus dem zweiten
Multiplexer 52d, übernimmt diese gespeicherten Daten als
Wähldaten des zweiten Multiplexers 52d, wenn das Zeitsteue
rungssignal DLS niedrigpeglig ist, und führt diese Daten
dem zweiten Multiplexer 52d zu. Der dritte Multiplexer 52e
empfängt die von der ersten Zwischenspeicherschaltung 52c
und der zweiten Zwischenspeicherschaltung 52d ausgegebenen
Daten. Der dritte Multiplexer 52e wählt die von der ersten
Zwischenspeicherschaltung 52c ausgegebenen Daten, wenn das
von der Datenverteilungsschaltung 50 ausgegebene Wählsignal
CDS hochpeglig ist, während er die von der zweiten Zwi
schenspeicherschaltung 52d ausgegebenen Daten wählt, wenn
das Wählsignal CDS niedrigpeglig ist. Die von dem dritten
Multiplexer 52e gewählten Daten werden als die genannten
Frequenzsteuerungsdaten CD genommen und dem digital gesteu
erten Oszillator 54 zugeführt.
Die Datenzwischenspeicherschaltung 52 dieses Ausfüh
rungsbeispiels entspricht dem Konstantenaddierer 12 und dem
Wähler 14 des ersten und zweiten Ausführungsbeispiels. Wie
aus dem Impulsdiagramm der Fig. 17 hervorgeht, werden die
oberen Datenbits DQ und die durch Hinzuaddierung von 1 er
höhten oberen Datenbits DQ + 1 im zweiten Multiplexer 52b und
im ersten Multiplexer 52a in Synchronisation mit der Über
nahme der unteren Datenbits in das Register 50a der Daten
verteilungsschaltung 50 zwischengespeichert. Dies wird da
durch erreicht, daß die Aufnahme anhand des Zeitsteuerungs
signals DLS erfolgt, das zur Aufnahme der unteren Datenbits
in das Register 50a der Datenverteilungsschaltung 50 verwendet
wird. Diese Daten werden daraufhin in der zweiten
Zwischenspeicherschaltung 52d und der ersten Zwischenspei
cherschaltung 52c erneut zwischengespeichert, so daß die
von der zweiten Zwischenspeicherschaltung 52d und der er
sten Zwischenspeicherschaltung 52c ausgegebenen Daten mit
dem von der Zwischenspeicherschaltung 50f der Datenvertei
lungsschaltung 50 ausgegebenen Wählsignal CDS synchroni
siert sind. Daraufhin werden Frequenzsteuerungsdaten CD zum
Ändern der Daten DQ in die Daten DQ + 1 mit einer den unteren
Datenbits DP entsprechenden Frequenz erzeugt, indem mittels
des dritten Multiplexers 52e synchron mit dem Wählsignal
CDS entweder die oberen Datenbits oder diese um den Wert
"1" erhöhten Daten DQ + 1, die von der zweiten Zwischenspei
cherschaltung 52d und der ersten Zwischenspeicherschaltung
52c ausgegeben werden, gewählt werden.
Nachfolgend wird unter Bezugnahme auf Fig. 18 der digi
tal gesteuerte Oszillator 54 näher erläutert, der das Aus
gangssignal POUT unter Verwendung der von dem Ringoszilla
tor 42 ausgegebenen Multiphasen-Takte R1 bis R16 mit einer
Periode erzeugt, die den von der Datenzwischenspeicher
schaltung 52 ausgegebenen Frequenzsteuerungsdaten CD ent
spricht.
Wie aus Fig. 18 hervorgeht, weist der digital gesteuerte
Oszillator 54 bei diesem Ausführungsbeispiel einen Impuls
wähler 54a auf, der die Multiphasen-Takte R1 bis R16 aus
dem Ringoszillator 42 empfängt und daraufhin Taktsignale
wählt, die den oberen vier Bits (DR2 bis DR5) der Wählerda
ten DR (5 Bits) entsprechen. Wenn das niedrigstwertige Bit
(DR1) der Wähldaten DR niedrigpeglig ist, wird als Wählsi
gnal PS0 ein Signal ausgegeben, das eine invertierte Ver
sion des gewählten Taktsignals ist. Wenn das niedrigstwer
tige Bit (DR1) der Wähldaten DR demgegenüber hochpeglig
ist, wird das gewählte Taktsignal um eine Zeitspanne verzö
gert, die der Verzögerungszeit der den Ringoszillator 42
bildenden Schaltungen entspricht, wobei dieses invertierte
bzw. verzögerte Signal dann als Wählsignal PS0 ausgegeben
wird.
Der digital gesteuerte Oszillator 54 weist weiterhin
einen 13-Bit-Abwärtszähler 54d, eine erste Zwischenspei
cherschaltung 54k, einen Addierer 54m, einen ersten Multi
plexer 54e, eine zweite Zwischenspeicherschaltung 54f, eine
dritte Zwischenspeicherschaltung 54c, ein ODER-Gatter ORa,
ein erstes Verzögerungsglied 54b, ein zweites Verzögerungs
glied 54g, einen zweiten Multiplexer 54h, eine Löschan
schluß-Zwischenspeicherschaltung 54i, ein UND-Gatter ANDa,
ein invertierendes ODER-Gatter NORa, ein ODER-Gatter ORb
sowie einen Verstärker 54j auf. Der Abwärtszähler 54d
stellt im voraus die oberen 13 Bits (CD6 bis CD18) der aus
der Datenzwischenspeicherschaltung 52 zugeführten 18-Bit-
Frequenzsteuerungsdaten CD als Zähldaten ein und führt im
Ansprechen auf den Anstieg des vom Ringoszillator 42 ausge
gebenen Taktsignals R16 das Abwärtszählen durch. Die erste
Zwischenspeicherschaltung 54k speichert die zugeführten Da
ten beim Anstieg des Ausgangssignals POUT und gibt diese
gespeicherten Daten in Form der ganzen 6 Bits der Wähldaten
DR (DR1 bis DR6) aus. Der Addierer 54m addiert die gespei
cherten Daten aus der ersten Zwischenspeicherschaltung 54k
zu den unteren 5 Bits (CD1 bis CD5) der aus der Datenzwi
schenspeicherschaltung 52 zugeführten 18-Bit-Frequenzsteue
rungsdaten CD und führt das Ergebnis der ersten Zwischen
speicherschaltung 54k zu. Der erste Multiplexer 54e wählt
das Signal, das der Abwärtszähler 54d beim Erreichen des
Zählstands "1" ausgibt, wenn das höchstwertige Bit (DR6)
der von der ersten Zwischenspeicherschaltung 54k ausgegebe
nen 6-Bit-Wähldaten DR gleich "1" ist, während er das Si
gnal wählt, das der Abwärtszähler 54d beim Erreichen des
Zählstands "2" ausgibt, wenn das höchstwertige Bit (DR6)
der Wähldaten DR gleich "0" ist. Die zweite Zwischenspei
cherschaltung 54f speichert im Ansprechen auf den Anstieg
des Ausgangssignals POUT das Ausgangssignal aus dem ersten
Multiplexer 54e. Die dritte Zwischenspeicherschaltung 54c
speichert beim Anstieg des Ausgangssignals POUT das Steue
rungssignal PT. Das ODER-Gatter ORa führt eine ODER-Ver
knüpfung der aus der zweiten Zwischenspeicherschaltung 54f
und der dritten Zwischenspeicherschaltung 54c ausgegebenen
Signale durch und führt das resultierende Signal dem Ab
wärtszähler 54d als Setzsignal zu. Das erste Verzögerungs
glied 54b verzögert den aus dem Ringoszillator 42 zugeführ
ten Multiphasen-Takt R16 um eine Verzögerungszeit, die min
destens genauso groß wie die Arbeitszeit der ersten Zwi
schenspeicherschaltung 54k ist, und führt dieses verzögerte
Signal dem Abwärtszähler 54d, der dritten Zwischenspeicher
schaltung 54c und der zweiten Zwischenspeicherschaltung 54f
zu.
Das zweite Verzögerungsglied 54g verzögert das aus der
zweiten Zwischenspeicherschaltung 54f ausgegebene Signal um
genau diejenige Zeitdauer, die das Impulssignal benötigt,
um den halben Weg rund um den Ringoszillator 42 zurückzule
gen. Der zweite Multiplexer 54h wählt das Ausgangssignal
aus dem zweiten Verzögerungsglied 54g, wenn das höchstwer
tige Bit des unteren 5-Bit-Anteils der dem Impulswähler 54a
aus den von der ersten Zwischenspeicherschaltung 54k ausge
gebenen 6-Bit-Wähldaten DR zugeführten Daten DR1 bis DR5
niedrigpeglig ist, während er das Ausgangssignal aus der
zweiten Zwischenspeicherschaltung 54f wählt, wenn das
höchstwertige Bit DR5 hochpeglig ist. Die Löschanschluß-
Zwischenspeicherschaltung 54e speichert das Ausgangssignal
aus dem zweiten Multiplexer 54h. Das UND-Gatter ANDa führt
eine UND-Verknüpfung des Ausgangssignals aus der Löschan
schluß-Zwischenspeicherschaltung 54e mit dem Ausgangssignal
POUT durch und führt das Ergebnis dem Löschanschluß der
Löschanschluß-Zwischenspeicherschaltung 54i zu. Das inver
tierende ODER-Gatter ORa führt eine invertierende ODER-Ver
knüpfung des Ausgangssignals aus der Löschanschluß-Zwi
schenspeicherschaltung 54i mit dem Wählsignal PS0 aus dem
Impulswähler 54a durch und führt das Ergebnis der Löschan
schluß-Zwischenspeicherschaltung 54i als Taktsignal zum
Zwischenspeichern zu. Das ODER-Gatter ORb führt eine ODER-
Verknüpfung des Ausgangssignals aus der Löschanschluß-Zwi
schenspeicherschaltung 54i mit dem von der PLL-Betriebs
steuerschaltung 56 ausgegebenen Taktsignal CK3 durch, wobei
das aus dieser Verknüpfung hervorgehende Ausgangssignal vom
Verstärker 54j verstärkt und als Ausgangssignal POUT nach
außen abgegeben wird.
Das dem ODER-Gatter ORb zugeführte Taktsignal CK3 wird
von der PLL-Betriebssteuerschaltung 56 in Synchronisation
mit dem Referenzsignal PREF ausgegeben, wenn das Steue
rungssignal PT hochpeglig ist.
Nachfolgend wird die Arbeitsweise des auf diese Weise
aufgebauten digital gesteuerten Oszillators 54 unter Bezug
nahme auf das in Fig. 19 gezeigte Flußdiagramm näher erläu
tert.
Zunächst wird das dem Ringoszillator 42 zugeführte
Steuerungssignal PA hochpeglig und das Impulssignal be
ginnt, sich um den Ringoszillator 42 herum fortzupflanzen.
Die Multiphasen-Takte R1 bis R16 aus dem Ringoszillator 42
werden dem digital gesteuerten Oszillator 54 zugeführt und
die verzögerte Version des Taktsignals R16 wird der dritten
Zwischenspeicherschaltung 54c, dem Abwärtszähler 54d und
der zweiten Zwischenspeicherschaltung 54f als Betriebstakt
zugeführt. Andererseits ist das Steuerungssignal PT unmit
telbar nach der Aktivierung des vorstehend beschriebenen
Geräts hochpeglig. Die dritte Zwischenspeicherschaltung 54c
verwendet dieses Taktsignal zur Zwischenspeicherung des
hochpegligen Steuerungssignals PT und die Ausgangssignale
des Abwärtszählers 54d, des ersten Multiplexers 54e, der
zweiten Zwischenspeicherschaltung 54f, des zweiten Multi
plexers 54h und der Löschanschluß-Zwischenspeicherschaltung
54e werden alle auf niedrigem Pegel gehalten, so daß der
Setzanschluß des Abwärtszählers 54d auf hohem Pegel gehal
ten werden kann. Hieraus folgt, daß dann, wenn das Steuerungssignal
PT zu diesem Zeitpunkt hochpeglig ist, der am
ODER-Gatter ORb aus der PLL-Betriebssteuerschaltung 56 ein
gegebene Takt 3 aus dem digital gesteuerten Oszillator 54
als Ausgangssignal POUT ausgegeben wird.
Wenn das Steuerungssignal PT im Anschluß hieran abfal
len kann, wird das Ausgangssignal aus der dritten Zwischen
speicherschaltung 54c synchron mit dem nächsten Taktsignal
R16 niedrigpeglig. Der Abwärtszähler 54d zählt dann während
der Zufuhr des Taktsignals R16 abwärts, wobei der Wert (Q0
in den Diagrammen) des oberen 13-Bit-Anteils (CD6 bis CD18)
der Frequenzsteuerungsdaten CD die Initialisierungsdaten
bildet.
Demgegenüber speichert die erste Zwischenspeicherschal
tung 54k die Daten aus dem Addierer 54m im Ansprechen auf
den Anstieg des Ausgangssignals POUT. Nach Aktivierung des
genannten Geräts wird das Ausgangssignal der Löschanschluß-
Zwischenspeicherschaltung 54i solange auf einem niedrigen
Pegel gehalten, bis das Steuerungssignal PT abfällt. Wäh
rend dieser Zeit wird das aus der PLL-Betriebssteuerschal
tung 56 synchron mit dem Referenzsignal PREF zugeführte
Taktsignal CK3 ohne Modifikation als Ausgangssignal POUT
aus dem digital gesteuerten Oszillator 54 ausgegeben. Hier
aus folgt, daß die erste Zwischenspeicherschaltung 54k das
Ausgangssignal des Addierers 54m bei jedem Anstieg des
Taktsignals CK solange zwischenspeichert, bis das Steue
rungssignal abfällt. Nach der Aktivierung speichert die er
ste Zwischenspeicherschaltung 54k keinerlei Daten, wenn das
anfängliche Taktsignal CK zugeführt wird. Das Ausgangssi
gnal aus dem Addierer 54m wird dann zu den unteren fünf
Bits (CD1 bis CD5) der Frequenzsteuerungsdaten CD, so daß
das Ausgangssignal der ersten Zwischenspeicherschaltung 54k
dann den 6-Bit-Wähldaten DR entspricht, die den 5-Bit-Daten
(CD1 bis CD5) unter Hinzuaddieren des Werts "0" als höchst
wertiges Bit entsprechen (d. h., als sechstes Bit wird der
Wert "0" eingestellt).
Wie aus Fig. 19 hervorgeht, wird nach der Aktivierung
des genannten Geräts der untere 5-Bit-Anteil (CD1 bis CD5)
der Frequenzsteuerungsdaten CD, die die Periode des Aus
gangssignals POUT ausdrücken, das bis zu dem Zeitpunkt, zu
dem das Taktsignal CK3 synchron mit dem Referenzsignal PREF
zugeführt worden ist, im Datensteuerungsabschnitt 46 co
diert und in der Teilereinheit 48 durch den Divisor geteilt
worden ist, in der ersten Zwischenspeicherschaltung 54k als
Wähldaten DR gespeichert. Im Ansprechen auf das Abfallen
des Steuerungssignals PT beginnt der Abwärtszähler 54d, in
Übereinstimmung mit dem Taktsignal R16 aus dem Ringoszilla
tor 42 abwärtszuzählen, wobei die oberen 13 Bits (CD6 bis
CD18) der Frequenzsteuerungsdaten CD als sein anfänglicher
Zählwert verwendet werden.
Wenn der Wert des höchstwertigen Bits (DR6) der von der
ersten Zwischenspeicherschaltung 54k ausgegebenen Wähldaten
DR gleich "1" ist, gibt der erste Multiplexer 54e ein hoch
pegliges Signal aus, falls der Zählstand des Abwärtszählers
54d gleich "1" ist. Wenn der Wert des höchstwertigen Bits
(DR6) der Zähldaten DR demgegenüber gleich "0" ist, gibt
der erste Multiplexer 54e ein hochpegliges Signal aus,
falls der Zählstand des Abwärtszählers 54d gleich "2" ist.
Das vom ersten Multiplexer 54e ausgegebene Signal wird auf
gleiche Weise von der zweiten Zwischenspeicherschaltung 54f
bei jedem Anstieg des vom Ringoszillator 42 ausgegebenen
Taktsignals R16 gespeichert. Das von der zweiten Zwischen
speicherschaltung 54f ausgegebene Signal entspricht daher
ganz einfach dem vom ersten Multiplexer 54e ausgegebenen
und um die Zeitdauer eines einzelnen Umlaufs (16 × Tg = 32
× Td) des Impulssignals innerhalb des Ringoszillators 42
verzögerten Signals.
Bei der Aktivierung des Geräts wird das Taktsignal CK3
synchron mit dem Referenzsignal PREF zugeführt und der Ab
wärtszähler 54d beginnt mit der abfallenden Flanke des
Steuerungssignals PT abwärtszuzählen, wobei das Ausgangssi
gnal aus dem dritten Multiplexer 52e hochpeglig wird, wenn
der Zählstand des Abwärtszählers 54d zu "2" wird. Im An
schluß daran wird das Ausgangssignal aus der zweiten Zwi
schenspeicherschaltung 54f für einen Signalumlauf des Ring
oszillators 42 (d. h. zum Zeitpunkt, bei dem der Zählstand
des Abwärtszählers 54d zu "1" wird) hochpeglig. Die oberen
13 Bits der Frequenzsteuerungsdaten CD werden daraufhin im
Abwärtszähler 54d erneut eingestellt, wenn das Ausgangssi
gnal der zweiten Zwischenspeicherschaltung 54f hochpeglig
wird.
Wenn von der zweiten Zwischenspeicherschaltung 54f dar
aufhin ein hochpegliges Signal ausgegeben wird, verzögert
das zweite Verzögerungsglied 54g dieses Signal um diejenige
Zeit, die das Impulssignal benötigt, um den halben Weg
durch den Ringoszillator 42 zurückzulegen. Der zweite Mul
tiplexer 54h wählt daraufhin das Ausgangssignal aus dem
zweiten Verzögerungsglied 54g, wenn das höchstwertige Bit
DR5 des unteren 5-Bit-Anteils der dem Impulswähler 54a aus
den Wähldaten DR5 zugeführten Daten DR1 bis DR5 niedrig
peglig ist, während er das Ausgangssignal aus der zweiten
Zwischenspeicherschaltung 54f wählt, wenn das höchstwertige
Bit DR5 hochpeglig ist.
Andererseits wählt der Impulswähler 54a Taktsignale in
der Weise, daß diese dem durch die Daten (DR5 bis DR2) aus
gedrückten Wert entsprechen. Das heißt, wenn die Daten vom
zweithöchsten Bit herab bis zum zweitniedrigsten Bit (DR2
bis DR5) der von der ersten Zwischenspeicherschaltung 54k
ausgegebenen Wähldaten DR den Wert 1 [0001] ausdrücken,
wird das Taktsignal R1 aus dem Ringoszillator 42 gewählt,
während das Taktsignal R15 gewählt wird, wenn die Daten
(DR2 bis DR5) den Wert 15 [1111] ausdrücken. Wenn das nied
rigstwertige Bit R1 der Wähldaten DR gleich "1" ist, wird
das um die Periode bzw. Zeitdauer Td, bei der es sich um
die Zeit handelt, die jeder der Invertierschaltungen im
Ringoszillator 42 zur Durchführung des Invertiervorgangs
benötigt, verzögerte Taktsignal als Taktsignal verwendet,
invertiert und als Wählsignal PS0 ausgegeben. Wenn das
niedrigstwertige Bit R1 gleich "0" ist, wird demgegenüber
das gewählte Taktsignal invertiert und als Wählsignal PS0
ausgegeben.
Nachdem das Steuerungssignal PT abfällt, wird das Takt
signal R16 lediglich vom Abwärtszähler 54d mit einer Nummer
gezählt, die den oberen 13 Bits (CD6 bis CD18) der Fre
quenzsteuerungsdaten CD entspricht. Daraufhin wird vom
zweiten Multiplexer 54h ein hochpegliges Signal ausgegeben
und das Ausgangssignal aus der Löschanschluß-Zwischenspei
cherschaltung 54i wird hochpeglig, wenn das Wählsignal PS0
vom Impulswähler 54a ausgegeben wird. Dieses Signal wird
daraufhin über das ODER-Gatter ORb und den Verstärkter 54j
als Ausgangssignal POUT ausgegeben.
Bei diesem Ausführungsbeispiel wird das Ausgangssignal
der zweiten Zwischenspeicherschaltung 54f vom zweiten Mul
tiplexer 54h gewählt, wenn das fünfte obere Bit (DR5) der
(6 Bit breiten) Wähldaten DR hochpeglig ist, was bedeutet,
daß der Impulswähler 54a die Ausgangssignale R1 bis R8
wählt. Wenn das fünfte obere Bit (DR5) der (6 Bit breiten)
Wähldaten DR demgegenüber niedrigpeglig ist, was bedeutet,
daß der Impulswähler 54a die Ausgangssignale R9 bis R16
wählt, wird vom zweiten Multiplexer 54h das Ausgangssignal
aus dem zweiten Verzögerungsglied 54g gewählt, das eine
verzögerte Version des Ausgangssignals aus der zweiten Zwi
schenspeicherschaltung 54f darstellt. Der Grund hierfür
liegt darin, daß das Ausgangssignal aus der Löschanschluß-
Zwischenspeicherschaltung 54i instabil ist, wenn sich die
zugeführten Daten während des Ablaufs der Datenspeicherung
in der Löschanschluß-Zwischenspeicherschaltung 54i ändern.
Wenn der Impulswähler 54a die Taktsignale R1 bis R8 wählt,
wird als Ausgangssignal der zweiten Zwischenspeicherschal
tung 54f für den zweiten Multiplexer 54h daher ein Signal
gewählt, dessen Eingangsdaten im Zeitbereich der Zwischen
speicherungssteuerung der Löschanschluß-Zwischenspeicher
schaltung 54i stets stabil sind. Wenn vom Impulswähler 54a
demgegenüber die Ausgangssignale R9 bis R16 gewählt werden,
werden vom zweiten Multiplexer 54h, der das Ausgangssignal
aus dem zweiten Verzögerungsglied 54g wählt, Eingangsdaten
gewählt, die stets auf den Bereich der Zwischenspeiche
rungssteuerung der Löschanschluß-Zwischenspeicherschaltung
54i fixiert sind.
Bei diesem Ausführungsbeispiel wählt der Impulswähler
54a aus den vom Ringoszillator 42 ausgegebenen Taktsignalen
R1 bis R16 ein Taktsignal in Übereinstimmung mit demjenigen
Bitbereich innerhalb der von der ersten Zwischenspeicher
schaltung 54k ausgegebenen Wähldaten DR, der sich vom
zweithöchsten Bit zum zweitniedrigsten Bit der Daten (DR5
bis DR2) erstreckt. Wenn das niedrigstwertige Bit (DR1) der
Wähldaten DR gleich "0" ist, wird das gewählte Taktsignal
ohne Modifikation invertiert. Wenn das niedrigstwertige Bit
(DR1) der Wähldaten DR demgegenüber gleich "1" ist, wird
das gewählte Signal um diejenige Zeitspanne (Td), die eine
Invertierschaltung innerhalb des Ringoszillators 42 zur
Durchführung eines Invertiervorgangs benötigt, verzögert,
invertiert und anschließend als Wählsignal PS0 ausgegeben.
Dies geschieht in der Weise, daß die oberen 17 Bits (DQ2
bis DQ18) der von der Teilereinheit 48 erzeugten (18 Bit
breiten) oberen Datenbits DQ einen Wert annehmen, der die
zeitliche Auflösung der Phasendifferenz Pg der Multiphasen-
Takte R1 bis R16 repräsentiert. Das niedrigstwertige Bit
(DQ1) stellt dann einen Wert dar, der der Hälfte dieser
zeitlichen Auflösung (d. h. Tg/2 = Td) entspricht.
Die (18 Bit breiten) Frequenzsteuerungsdaten CD werden
auf der Basis dieser oberen Datenbits DQ eingestellt. Die
zeitliche Auflösung des niedrigstwertigen Bits (CD1) der
Frequenzsteuerungsdaten CD entspricht der Invertierzeitdau
er Td der Invertierschaltungen innerhalb des Ringoszillators.
In diesem Ausführungsbeispiel wird die steuerbare
zeitliche Auflösung des Ausgangssignals POUT durch die
Zeitdauer Td eingestellt, die die Hälfte der Phasendiffe
renz Tg zwischen den Multiphasen-Takten R1 bis R16 reprä
sentiert. Wenn das niedrigstwertige Bit (CD1) gleich "1"
ist, wird ein Taktsignal, das demjenigen Bitbereich der
Wähldaten DR entspricht, der sich vom zweithöchsten Bit zum
zweitniedrigsten Bit der Daten (DR5 bis DR2) erstreckt, um
die Invertierzeitdauer (Td) der Invertierschaltungen inner
halb des Ringoszillators 42 verzögert.
Wenn das Ausgangssignal aus der Löschanschluß-Zwischen
speicherschaltung 54i hochpeglig wird und das Ausgangssi
gnal POUT aus dem ODER-Gatter ORb und dem Verstärker 54j
ausgegeben wird, wird dem Löschanschluß der Löschanschluß-
Zwischenspeicherschaltung 54i über das UND-Gatter ANDa ein
hochpegliges Signal zugeführt, so daß die Löschanschluß-
Zwischenspeicherschaltung 54i gelöscht bzw. zurückgesetzt
wird und ihr Ausgangssignal auf einen niedrigen Signalpegel
invertiert wird. Die Impulsbreite des Ausgangssignals POUT
wird dabei durch diejenige Zeitdauer festgelegt, die von
dem Zeitpunkt, bei dem das Ausgangssignal der Löschan
schluß-Zwischenspeicherschaltung 54i hochpeglig wird, bis
zu dem Zeitpunkt abläuft, bei dem das hochpeglige Signal
dem Löschanschluß der Löschanschluß-Zwischenspeicherschal
tung 54i über das ODER-Gatter ORb, den Verstärker 54j und
das UND-Gatter ANDa zugeführt wird und das Ausgangssignal
der Löschanschluß-Zwischenspeicherschaltung 54i auf einen
niedrigen Pegel invertiert wird, d. h. durch die Betriebs
zeit bzw. Arbeitsgeschwindigkeit jedes Teils.
Wenn das Ausgangssignal POUT aus dem digital gesteuer
ten Oszillator 54 nach dem Abfall des Steuerungssignals PT
ausgegeben wird, speichert die erste Zwischenspeicherschal
tung 54k das Ausgangssignal aus dem Addierer 54m, bei dem
es sich um die momentan ausgegebenen Wähldaten DR handelt,
zu denen die unteren fünf Bits (CD1 bis CD5) der Frequenzsteuerungsdaten
CD hinzuaddiert sind. Die Wähldaten DR wer
den im Anschluß daran mit den Werten DCD1, DCD2, . . ., zu
denen die unteren fünf Bits der Frequenzsteuerungsdaten CD
hinzuaddiert sind, aktualisiert, während das Impulssignal
POUT ausgegeben wird.
Als Folge davon wird das höchstwertige Bit (TR6) der
Wähldaten TR zu "1" und der erste Multiplexer 54e gibt ein
hochpegliges Signal aus, wenn der Zählwert des Abwärtszäh
lers 54d zu "1" wird. Nach einer Zeitspanne, die einem Um
lauf des Ringoszillators 42 entspricht (d. h., wenn der
Zählstand des Abwärtszählers 55d zu "0" wird) gibt der
Ringoszillator 42 ein hochpegliges Signal aus.
Der Grund hierfür ist der, daß der Abwärtszähler 54d
durch Verwendung des vom Ringoszillator 42 ausgegebenen
Taktsignals R16 den Abwärts-Zählvorgang stets mit einer fe
sten Periode bzw. Zeitdauer (16 × Tg) durchführt. Wenn das
vom ersten Multiplexer 52a bei der momentanen Gelegenheit
gewählte Taktsignal dem bei der vorherigen Gelegenheit ge
wählten Taktsignal vorausgeht (d. h., wenn der Wert der dem
Impulswähler 54a zugeführten Wähldaten DR (DR1 bis DR5)
kleiner wird als der des vorhergehenden Zeitpunkts), wird
verhindert, daß die Periode des Ausgangssignals POUT kürzer
als diejenige Zeitspanne wird, die das Impulssignal benö
tigt, um sich einmal um den Ringoszillator 42 herumzubewe
gen.
Bei dem digital gesteuerten Oszillator 54 dieses Aus
führungsbeispiels zählen die oberen 13 Bits (CD6 bis CD18)
der Frequenzsteuerungsdaten CD (18 Bits) die Anzahl von
Wiederholungen, in denen das Impulssignal um den Ringoszil
lator 42 umläuft. Die Taktsignale R1 bis R16 aus dem Ring
oszillator 42 werden mit denjenigen vier Datenbits (DR2 bis
DR5) gewählt, bei denen es sich um die Wähldaten DR (6 Bit)
unter sequentieller Hinzuaddierung der unteren fünf Bits
der Frequenzsteuerungsdaten CD handelt, wovon das höchstwertige
und das niedrigstwertige Bit anschließend entfernt
werden, um vier Datenbits bereitzustellen. Wenn das nied
rigstwertige Bit der Wähldaten DR (DR1) daraufhin "1" ist,
wird das Taktsignal durch die Invertierdauer Td der Inver
tierschaltungen verzögert. Durch anschließendes Vergrößern
oder Verkleinern des Zählstands für die Anzahl von Wieder
holungen des Umlaufs des Taktsignals R16 unter Verwendung
des höchstwertigen Bits DR6 der Wähldaten DR kann das Aus
gangssignal POUT wiederholt mit einer festen, durch die
Frequenzsteuerungsdaten CD und die Invertierdauer Td der
Invertierschaltungen innerhalb des Ringoszillators 42 fest
gelegten Periode (CD × Td) ausgegeben werden.
Nachfolgend wird unter Bezugnahme auf Fig. 20 die PLL-
Betriebssteuerschaltung 56 näher erläutert, welche die
Taktsignale CLK0 bis CLK3, den internen Takt PB und die
Steuerungssignale DGS und PT usw. zum Steuern des zeitli
chen Betriebsablaufs aller Schaltungen erzeugt.
Wie aus Fig. 20 hervorgeht, besteht die PLL-Betriebs
steuerschaltung 56 aus einem Zähler 62, einer ersten Steu
ereinheit 64 und einer zweiten Steuereinheit 66.
Der Zähler 62 wird von einem von der ersten Steuerein
heit 64 ausgegebenen Rücksetzsignal RST zurückgesetzt, wo
bei der Aufbau des Zählers 62 auf einem in Fig. 21 gezeigten
7-Bit-Zähler 62a basiert, der einen Zählvorgang unter Ver
wendung eines Referenztakts CCK, das von der ersten Steuer
einheit 64 ausgegeben wird, durchführt. Der Zähler 62 weist
weiterhin vier invertierende ODER-Gatter NOR1 bis NOR4 und
drei invertierende UND-Gatter NANDa bis NANDc auf. Das in
vertierende ODER-Gatter NOR4 nimmt das sechste Bit (Q6) und
das fünfte Bit (Q5) der Daten aus dem 7-Bit-Zähler 62a als
Eingangssignale auf. Das invertierende UND-Gatter NANDc
nimmt das Ausgangssignal aus dem invertierenden ODER-Gatter
NOR4 und und das invertierte Signal des vierten Bits (Q4)
des 7-Bit-Zählers 62a als Eingangssignale auf. Das invertierende
ODER-Gatter NOR3 nimmt das Ausgangssignal aus dem
invertierenden UND-Gatter NANDc und das dritte Bit (Q3) der
Daten des 7-Bit-Zählers 62a als Eingangssignale auf. Das
invertierende UND-Gatter NANDa nimmt das Ausgangssignal aus
dem invertierenden ODER-Gatter NOR3 und das invertierte
zweite Datenbit (Q2) des 7-Bit-Zählers 62a als Eingangssi
gnale auf. Das invertierende UND-Gatter NANDb nimmt das
Ausgangssignal aus dem invertierenden ODER-Gatter NOR3 und
das zweite Datenbit (Q2) des 7-Bit-Zählers 62a als Ein
gangssignale auf. Das invertierende ODER-Gatter NOR1 nimmt
das Ausgangssignal aus dem invertierenden UND-Gatter NANDa
und das invertierte niedrigstwertige Bit des 7-Bit-Zählers
62a als Eingangssignale auf. Das invertierende ODER-Gatter
NOR2 nimmt schließlich das Ausgangssignal aus dem invertie
renden UND-Gatter NANDb und das invertierte niedrigstwerti
ge Bit (Q1) des 7-Bit-Zählers 62a als Eingangssignale auf.
Wie aus Fig. 21 hervorgeht, beginnt im Zähler 62 der
Zählvorgang des 7-Bit-Zählers 62a, der den Referenztakt CCK
verwendet, wenn das dem 7-Bit-Zähler 62a zugeführte Rück
setzsignal RST abfällt.
Nachfolgend werden die Ausgangssignale des invertieren
den ODER-Gatter NOR1 und des invertierenden ODER-Gatter
NOR2, deren invertierenden Eingängen das niedrigstwertige
Bit (Q1) des 7-Bit-Zählers 62a zugeführt wird, näher be
trachtet. Mit dem invertierenden ODER-Gatter NOR1 beginnt
der 7-Bit-Zähler 62a zu zählen, wobei ein Impuls des Refe
renztakts CCK zugeführt, und das Ausgangssignal des inver
tierenden ODER-Gatter NOR1 wird hochpeglig, wenn der Zähl
stand des 7-Bit-Zählers 62a hochpeglig wird. Dieses Signal
wird dann der ersten Steuereinheit 64 als Taktsignal C0 zu
geführt. Mit dem invertierenden ODER-Gatter NOR2 startet
der Zählvorgang des 7-Bit-Zählers 62a, wobei drei Impulse
des Referenztakts CCK als Eingangsignal aufgenommen werden,
und das Ausgangssignal des invertierenden ODER-Gatters NOR2
wird hochpeglig, wenn der Zählstand des 7-Bit-Zählers 62a
den Wert "3" erreicht. Dieses Signal wird dann der ersten
Steuereinheit 64 als Taktsignal C1 zugeführt.
Dieses wird bei jeder Zufuhr des Referenztakts CCK
durch den Zählvorgang des 7-Bit-Zählers 62a ebenfalls in
vertiert. Das niedrigstwertige Bit (Q1), das hochpeglig
ist, wenn die Anzahl der zugeführten Impulse des Referenz
takts CCK ungeradzahlig ist, wird der ersten Steuereinheit
64 ohne jede Modifikation als Taktsignal Q1 zugeführt. Wenn
65 Impulse des Referenztakts CCK zugeführt sind, wird das
höchstwertige Bit (Q7) des 7-Bit-Zählers 62a auf einen ho
hen Pegel invertiert und der ersten Steuereinheit 64 als
Überlaufsignal OVF zugeführt.
Im Zähler 62 werden die Taktsignale C0 und C1 sowie das
Überlaufsignal OVF, bei denen es sich um Zeitsteuerungssi
gnale handelt, die derjenigen Zeitdauer entsprechen, die
seit dem Abfall des von der ersten Steuereinheit 64 ausge
gebenen Rücksetzsignals abgelaufen ist, als Ergebnis der
Zählung des Referenztakts CCK zusammen mit einem Taktsignal
Q1 erzeugt, das sich synchron mit dem Referenztakt CCK in
vertiert.
Wie aus Fig. 23 ersichtlich ist, empfängt die erste
Steuereinheit 64 unter den vom Ringoszillator 42 ausgegebe
nen Multiphasen-Taktsignalen R1 bis R16 ein willkürliches
bzw. Schieds-Taktsignal RCK. Die erste Steuereinheit 64
weist eine Zwischenspeicherschaltung 64a, die unter Verwen
dung eines Inverters NOT11 ihr eigenes Ausgangssignal an
ihrem invertierenden Eingang zwischenspeichert, sowie eine
Zwischenspeicherschaltung 64b auf, die unter Verwendung ei
nes Inverters NOT12 ihr eigenes Ausgangssignal an ihrem in
vertierenden Eingang zwischenspeichert. Das Ausgangssignal
der Zwischenspeicherschaltung 64b wird dem Zähler 62 als
Referenzsignal CCK zugeführt. Das heißt, in der ersten
Steuereinheit 64 wird unter Verwendung der Zwischenspei
cherschaltungen 64a und 64b ein Referenzsignal CCK erzeugt,
bei dem es sich um eine geviertelte Version des Taktsignals
RCK (des Signals R8 aus dem Ringoszillator) handelt.
Die erste Steuereinheit 64 weist ferner eine Zwischen
speicherschaltung 64c auf, die das Steuerungssignal PA un
ter Verwendung des Referenzsignals PREF als Betriebstaktsi
gnal zwischenspeichert; eine Zwischenspeicherschaltung 64d
speichert das Steuerungssignal PA unter Verwendung des fre
quenzgeteilten Signals BOW als Betriebstaktsignal; ein
ODER-Gatter OR11 nimmt die Ausgangssignale aus den beiden
Zwischenspeicherschaltungen 64c und 64d als Eingangssignale
auf; eine Zwischenspeicherschaltung 64e empfängt den von
der Zwischenspeicherschaltung 64b ausgegebenen Referenztakt
CCK an ihrem Takteingang und speichert das Ausgangssignal
aus dem ODER-Gatter OR11; eine Zwischenspeicherschaltung
64f speichert das Ausgangssignal aus der Zwischenspeicher
schaltung 64e unter Verwendung des gleichen Referenztakts
CCK; ein Inverter NOT13 invertiert das Ausgangssignal aus
der Zwischenspeicherschaltung 64f und ein ODER-Gatter OR12
nimmt die Ausgangssignale aus dem Inverter NOT13 und das
Überlaufsignal OVF aus dem Zähler 62 als Eingangssignale
auf. Das Ausgangssignal aus dem ODER-Gatter OR12 wird als
Rücksetzsignal RST für den 7-Bit-Zähler 62a verwendet und
dem Zähler 62 zugeführt.
Gemäß Fig. 23 empfängt eine Zwischenspeicherschaltung
64g den von der Zwischenspeicherschaltung 64b ausgegebenen
Referenztakt CCK und speichert das Überlaufsignal OVF aus
dem Zähler 62; eine Zwischenspeicherschaltung 64h speichert
das Ausgangssignal aus der Zwischenspeicherschaltung 64g
unter Verwendung des Referenztakts CCK; ein UND-Gatter AND1
nimmt das Ausgangssignal aus der Zwischenspeicherschaltung
64h und das in der zweiten Steuereinheit 66 erzeugte Steue
rungssignal PT als Eingangssignale auf; ein UND-Gatter
AND12 nimmt das von dem Zähler 62 ausgegebene Taktsignal C0
und das Ausgangssignal aus dem ODER-Gatter OR1 als Ein
gangssignale auf; ein UND-Gatter AND13 nimmt das vom Zähler
62 ausgegebene Taktsignal C1 und das Ausgangssignal aus der
Zwischenspeicherschaltung 64d als Eingangssignale auf und
ein UND-Gatter AND14 nimmt das vom Zähler 62 ausgegebene
Taktsignal C1 und das Ausgangssignal aus der Zwischenspei
cherschaltung 64d als Eingangssignale auf. Das Ausgan 51183 00070 552 001000280000000200012000285915107200040 0002019505308 00004 51064gssi
gnal aus dem UND-Gatter AND11 wird als Taktsignal CK3 aus
gegeben, das Ausgangssignal aus dem UND-Gatter AND12 wird
als Taktsignal CK0 ausgegeben und das Ausgangssignal aus
dem UND-Gatter AND14 wird als Taktsignal CK2 ausgegeben.
Die Zwischenspeicherschaltung 64g weist ferner einen Lösch
anschluß CLRB auf, dem eine invertierte Version des Steue
rungssignals PA zugeführt wird. Wenn das Steuerungssignal
PA niedrigpeglig ist und das Impulssignal noch nicht begon
nen hat, im Ringoszillator 42 umzulaufen, wird die Zwi
schenspeicherschaltung 64g gelöscht. Wenn der Betrieb des
Ringoszillators hingegen beginnt, ist die Zwischenspeicher
schaltung 64g betriebsbereit.
Es sind ferner ein Inverter NOT14, der das Steuerungs
signal PA als Eingangssignal aufnimmt, und ein invertieren
des ODER-Gatter NOR11 vorgesehen, das das vom Zähler 62
ausgegebene Überlaufsignal OVF und das Ausgangssignal aus
dem Inverter NOT14 als Eingangssignale aufnimmt. Das Aus
gangssignal aus dem invertierenden ODER-Gatter NOR11 wird
an den Löschanschlüssen CLRB jeder der Zwischenspeicher
schaltungen 64c, 64d, 64e und 64f invertiert und als Lösch
signal für jede dieser Zwischenspeicherschaltungen verwen
det. Wenn das Impulssignal noch nicht begonnen hat, im
Ringoszillator 42 umzulaufen, oder wenn der Zählbetrieb des
7-Bit-Zählers 62a begonnen hat und der entsprechende Zähl
stand den Wert 65 erreicht hat, dann führt ein niedriger
Pegel des Steuerungssignals PA dazu, daß alle Zwischenspei
cherschaltungen 64c, 64d, 64e und 64f gelöscht werden.
Die erste Steuereinheit 64 weist gemäß Fig. 23 ferner
einen Inverter NOT15 auf, der das vom Zähler 62 ausgegebene
Taktsignal C1 invertiert; eine Zwischenspeicherschaltung
64i speichert eine hochpeglige Referenzspannung VH unter
Verwendung des Ausgangssignals aus dem Inverter NOT15 als
Betriebstaktsignal, ein invertierendes UND-Gatter NAND11
nimmt das Ausgangssignal aus der Zwischenspeicherschaltung
64i und das vom Zähler 62 ausgegebene Taktsignal Q1 als
Eingangssignale auf; eine Zwischenspeicherschaltung 64j
speichert das Ausgangssignal aus dem invertierenden UND-
Gatter NAND11 unter Verwendung des Referenztakts CCK und
ein Inverter NOT16 invertiert das Ausgangssignal aus der
Zwischenspeicherschaltung 64j. Das Ausgangssignal aus dem
Inverter NOT16 wird der Teilerschaltung 48 als Betriebstakt
CK30 zugeführt.
Wie aus dem Impulsdiagramm der Fig. 24 hervorgeht, wird
das Steuerungssignal PA bei der den vorstehend beschriebe
nen Aufbau aufweisenden ersten Steuereinheit 64 hochpeglig
und das Impulssignal beginnt, im Ringoszillator 42 umzulau
fen. Der Referenztakt CCK, der dem geviertelten Taktsignal
RCK entspricht, wird anschließend erzeugt, wenn das Taktsi
gnal RCK aus dem Ringoszillator 42 zugeführt wird. Bis das
von der später beschriebenen zweiten Steuereinheit 66 er
zeugte Steuerungssignal PT abfällt, wird das Taktsignal TK3
aus dem UND-Gatter AND11 synchron mit dem Referenzsignal
PREF als Ergebnis dieses Referenztakts CCK ausgegeben und
die Ausgabe des Takts CK3 wird verhindert, wenn das Steue
rungssignal PT anschließend abfällt.
Wenn das Steuerungssignal PA im Anfangszustand niedrig
peglig ist, ist das Ausgangssignal des Inverters NOT13
hochpeglig und das Rücksetzsignal RST ist ebenfalls hoch
peglig. Wenn das Referenzsignal PREF anschließend hoch
peglig wird, wird das Ausgangssignal der Zwischenspeicher
schaltung 64c hochpeglig, die Ausgangssignale der Zwischen
speicher 64e und 64f werden aufgrund des Referenztakts CCK
in Aufeinanderfolge ebenfalls hochpeglig und das Rücksetz
signal RST wird niedrigpeglig. Wenn demgegenüber das Rück
setzsignal RST gemäß der Darstellung in Fig. 22 niedrigpeglig
wird, wird das vom Zähler 62 ausgegebene Überlaufsignal
OVF für eine gewisse Zeitspanne hochpeglig. Die Ausgangssi
gnale aus den Zwischenspeicherschaltungen 64g und 64h wer
den daher aufgrund des Referenztakts CCK aufeinanderfolgend
hochpeglig und das Ausgangssignal aus dem UND-Gatter AND11,
d. h. das Taktsignal CK3, wird hochpeglig, wenn das Steue
rungssignal PT hochpeglig ist. Wenn das Überlaufsignal OVF
hochpeglig wird, wird das Rücksetzsignal RST niedrigpeglig
und das Überlaufsignal OVF wird aufgrund des Referenztakts
CCK erneut niedrigpeglig. Im Anschluß daran werden die Zwi
schenspeicherschaltungen 64g und 64h aufgrund des Referenz
takts CCK in Aufeinanderfolge niedrigpeglig und das Taktsi
gnal CK3 wird ebenfalls niedrigpeglig.
Das Taktsignal CK3 wird daher aus dem UND-Gatter AND11
ausgegeben, während das Referenzsignal PREF zugeführt wird,
und zwar bis zur fallenden Flanke des Steuerungssignals PT.
Wenn das Steuerungssignal PA hochpeglig wird und das
Impulssignal im Ringoszillator 42 umzulaufen beginnt, wird
das Referenzsignal PREF zugeführt und das Ausgangssignal
der Zwischenspeicherschaltung 64c wird hochpeglig. Das Aus
gangssignal der Zwischenspeicherschaltung 64d wird darauf
hin hochpeglig, wenn das Referenzsignal PREF zugeführt
wird. Das Ausgangssignal des ODER-Gatter OR11 wird darauf
hin in Synchronisation mit dem Referenzsignal PREF und dem
frequenzgeteilten Signal BOW hochpeglig. Im Anschluß daran
wird das Ausgangssignal des ODER-Gatter OR11 dem 7-Bit-Zäh
ler 62a des Zählers 62 über die Zwischenspeicherschaltungen
64e und 64f, den Inverter NOT13 und das ODER-Gatter OR12
zugeführt. Der 7-Bit-Zähler 62a beginnt daher den Zählvor
gang nach den ansteigenden Flanken des Referenzsignals PREF
und des frequenzgeteilten Signals BOW und die Taktsignale
C0 und C1 werden sequentiell ausgegeben.
Wenn vom Zähler 62 das Taktsignal C0 ausgegeben wird,
wird das Ausgangssignal des UND-Gatter AND12 in Synchronisation
hochpeglig und dieses Signal wird daraufhin der Im
pulsphasendifferenz-Codierschaltung 44 als Taktsignal CK0
zugeführt.
Das Taktsignal C1 wird aus dem Zähler 62 ausgegeben,
nachdem das Taktsignal C0 ausgegeben worden ist. Dieses
Taktsignal C1 wird einem der Anschlüsse jedes der UND-Gat
ter AND13 und AND14 zugeführt, die die Ausgangssignale aus
den Zwischenspeicherschaltungen 64c und 64d als Eingangssi
gnale aufnehmen. Nach der Zufuhr des Referenzsignals PREF
wird das Taktsignal CK1, das bezüglich des Taktsignals C0
verzögert ist, aus dem UND-Gatter AND13 ausgegeben und ein
Taktsignal CK2, das ebenfalls bezüglich des Taktsignals C0
verzögert ist, wird aus dem UND-Gatter AND14 ausgegeben,
nachdem das frequenzgeteilte Signal BOW zugeführt worden
ist. Wie vorstehend erwähnt wurde, wird das Taktsignal CK1
daraufhin der Impulsphasendifferenz-Codierschaltung 44 und
dem Datensteuerungsabschnitt 46 zugeführt und das Taktsi
gnal CK2 wird dem Datensteuerungsabschnitt 46 zugeführt.
Das Ausgangssignal aus dem Inverter NOT16 wird der Tei
lereinheit 48 als Betriebstakt CK30 zugeführt. Um diesen
Betriebstakt CK30 zu erzeugen, werden jedoch das Ausgangs
signal aus der Zwischenspeicherschaltung 64i, welche die
Referenzspannung VH unter Verwendung der invertierten Form
des vom Zähler 62 ausgegebenen Takts C1 speichert, und das
vom Zähler 62 ausgegebene Taktsignal Q1 dem invertierenden
UND-Gatter NAND11 als Eingangssignale zugeführt. Das Aus
gangssignal aus dem invertierenden UND-Gatter NAND11 wird
daraufhin erzeugt, wobei die Zwischenspeicherschaltung 64j
den Referenztakt CCK speichert. Das Taktsignal CK30 wird
nach der Ausgabe der Taktsignale CK1 und CK2 in Synchroni
sation mit dem Taktsignal Q1 dreißigmal ausgegeben, während
der 7-Bit-Zähler 62a des Zählers 62 arbeitet. Die dreißig
malige Erzeugung des Taktsignals CK30 nach der Ausgabe der
Taktsignale CK1 und CK2 ist erforderlich, damit die Teilereinheit
48 einen einzelnen Teilungsvorgang durchführen
kann.
Nachfolgend wird unter Bezugnahme auf Fig. 25 die Struk
tur der zweiten Steuereinheit 66 näher erläutert.
Wie aus Fig. 25 hervorgeht, weist die zweite Steuerein
heit 66 fünf Zwischenspeicherschaltungen 66a bis 66e auf,
die das von der ersten Steuereinheit 64 erzeugte Taktsignal
CK2 als Eingangssignal aufnehmen. Die erste (66a) dieser
fünf Zwischenspeicherschaltungen nimmt die Steuerungsdaten
PA als zu speichernde Daten auf. Die zweiten bis vierten
(66b bis 66d) dieser Zwischenspeicherschaltungen nehmen je
weils das Ausgangssignal aus der vorhergehenden Zwischen
speicherschaltung, d. h. das Ausgangssignal aus der betref
fenden Zwischenspeicherschaltung 66a bis 66c als zu spei
chernde Daten auf. Die letzte Zwischenspeicherschaltung 66e
nimmt ihr eigenes, von einem Inverter NOT21 invertiertes
Ausgangssignal als zu speichernde Daten auf.
Jede der Zwischenspeicherschaltungen 66a bis 66e weist
ferner einen Löschanschluß CLRB auf. Das Steuerungssignal
PA wird invertiert und daraufhin den Löschanschlüssen CLRB
der ersten vier Zwischenspeicherschaltungen 66a bis 66d zu
geführt. Das Ausgangssignal aus der vierten Zwischenspei
cherschaltung 66d wird invertiert und dem Löschanschluß
CLRB der letzten Zwischenspeicherschaltung 66e zugeführt.
Der Ausgang der zweiten Zwischenspeicherschaltung 66b
der Zwischenspeicherschaltungen 66a bis 66e ist mit einem
der Eingangsanschlüsse eines invertierenden UND-Gatters
NAND21 verbunden und der Ausgang der dritten Zwischenspei
cherschaltung 66c ist mit dem anderen Eingangsanschluß des
invertierenden UND-Gatters NAND21 über einen Inverter NOT20
verbunden. Das Ausgangssignal des invertierenden UND-Gat
ters NAND21 wird einem invertierenden UND-Gatter NAND22 zu
sammen mit dem Ausgangssignal des Inverters NOT21, der das
Ausgangssignal der letzten Zwischenspeicherschaltung 66e
invertiert, zugeführt.
In der zweiten Steuereinheit 66 wird das Ausgangssignal
des invertierenden UND-Gatters NAND22 dem Datensteuerungs
abschnitt 46 als Steuerungssignal DGS zugeführt.
Die zweite Steuereinheit 66 weist ferner eine Zwischen
speicherschaltung 66f, die das von außen zugeführte Be
triebsstartsignal PSTB unter gleichzeitiger Verwendung des
Referenzsignals PREF als Betriebstaktsignal speichert, so
wie einen Inverter NOT22 auf, der das Ausgangssignal aus
der Zwischenspeicherschaltung 66f invertiert. Das Ausgangs
signal des Inverters NOT22 wird als Steuerungssignal PT
ausgegeben.
Gemäß Fig. 25 weist die zweite Steuereinheit 66 ferner
eine Zwischenspeicherschaltung 66g auf, die eine hoch
peglige Referenzspannung unter Verwendung des Referenzsi
gnals PREF als Taktsignal speichert; ein Inverter NOT23 in
vertiert das Ausgangssignal aus der Zwischenspeicherschal
tung 66g; ein Inverter NOT24 invertiert das Ausgangssignal
aus dem Inverter NOT23; eine Verzögerungsleitung 66h verzö
gert das Ausgangssignal aus dem Inverter NOT24 um eine vor
bestimmte Zeitspanne und ein invertierendes UND-Gatter
NAND23 nimmt das Ausgangssignal aus dem Inverter NOT24 und
dasjenige Signal als Eingangssignale auf, daß das von der
Verzögerungsleitung 66h verzögerte Ausgangssignal des In
verters NOT24 darstellt. Das Ausgangssignal aus dem inver
tierenden UND-Gatter NAND22 wird daraufhin invertiert und
als Eingangssignal für den Löschanschluß CLRD der Zwischen
speicherschaltung 66g verwendet.
Die zweite Steuereinheit 66 weist ferner eine Zwischen
speicherschaltung 66i auf, die das frequenzgeteilte Signal
BOW unter Verwendung des Schwingungssignals (d. h. des Aus
gangssignals POUT) aus dem digital gesteuerten Oszillator
54 als Betriebstakt speichert; ein Inverter NOT25 inver
tiert das Ausgangssignal aus der Zwischenspeicherschaltung
66i und ein invertierendes UND-Gatter NAND23 nimmt das Aus
gangssignal aus dem Inverter NOT25 und das Ausgangssignal
aus dem Inverter NOT23, die das Ausgangssignal aus der Zwi
schenspeicherschaltung 66g invertiert, als Eingangssignale
auf. Das Ausgangssignal aus dem invertierenden UND-Gatter
NAND23 wird daraufhin der Impulsphasendifferenz-Codier
schaltung 44 als interner Takt PB zugeführt. Die Zwischen
speicherschaltung 66i weist ferner einen Löschanschluß CLRB
auf, dem auf gleiche Weise wie den Zwischenspeicherschal
tungen 66a bis 66d eine invertierte Version des Steuerungs
signals PA zugeführt wird.
Die Zwischenspeicherschaltungen 66a bis 66d werden ge
löscht, wenn das Steuerungsignal P niedrigpeglig ist und
wenn das Impulssignal im Ringoszillator 42 noch nicht umzu
laufen begonnen hat, und sind ebenfalls betriebsbereit, so
bald der Ringoszillator 42 zu arbeiten begonnen hat.
Wie aus dem Impulsdiagramm der Fig. 26 hervorgeht, wird
das Betriebsstartsignal PSTB (hochpeglig) bei der den vor
stehend beschriebenen Aufbau aufweisenden zweiten Steuer
einheit 66 zugeführt, nachdem das Steuerungssignal PA hoch
peglig wird, und das Impulssignal beginnt, im Ringoszilla
tor 42 umzulaufen. Das Ausgangssignal aus der Zwischenspei
cherschaltung 66f wird daraufhin hochpeglig, wenn das Refe
renzsignal PREF zugeführt wird. Das Ausgangssignal aus dem
Inverter NOT22, der dieses Signal, d. h. das Steuerungssi
gnal PT invertiert, fällt daraufhin in Synchronisation mit
dem anfänglich zugeführten Referenzsignal PREF ab, nachdem
das Betriebsstartsignal PSTB zugeführt worden ist.
Im Ansprechen auf die fallende Flanke des Steuerungssi
gnals PT beginnen die Datenverteilungsschaltung 50 und der
digital gesteuerte Oszillator 54 zu arbeiten und das fre
quenzgeteilte Signal BOW wird von der Datenverteilungsschaltung
50 ausgegeben. Das Taktsignal CK2 wird von der
ersten Steuereinheit 64 nach einer bei der Zufuhr des fre
quenzgeteilten Signals BOW beginnenden, eine vorbestimmte
Zeitdauer aufweisenden Verzögerung ausgegeben. Der Betrieb
der Zwischenspeicherschaltungen 66a bis 66e wird daher so
lange angehalten, bis das Gerät beginnt, das Ausgangssignal
POUT zu erzeugen. Das Steuerungssignal DGS wird daraufhin
auf die nachfolgende Art und Weise in Synchronisation mit
dem Takt CK2 erzeugt, nachdem das Gerät die Ausgabe des
Ausgangssignals POUT beginnt.
Das Ausgangssignal aus der Zwischenspeicherschaltung
66a ist solange niedrigpeglig, bis das Taktsignal CK2 zuge
führt wird. Das Ausgangssignal des invertierenden UND-Gat
ters NAND21 ist daher hochpeglig und das von dem invertie
renden UND-Gatter NAND22 ausgegebene Steuerungssignal DGS
ist niedrigpeglig. Wenn daraufhin der erste Taktimpuls des
Taktsignals CLK2 zugeführt wird, ändert sich das Ausgangs
signal der ersten Zwischenspeicherschaltung 66a auf einen
hohen Pegel. Da das Ausgangssignal aus der Zwischenspei
cherschaltung der zweiten Stufe auf einem niedrigen Pegel
verbleibt, bleibt das Steuerungssignal DGS ebenfalls nied
rigpeglig. Wenn demgegenüber der zweite Taktimpuls des
Taktsignals CK2 zugeführt wird, wird das Ausgangssignal der
Zwischenspeicherschaltung 66b der zweiten Stufe hochpeglig.
Das Ausgangssignal des invertierenden UND-Gatters NAND21
wird daher niedrigpeglig, da seine beiden Eingangssignale
hochpeglig geworden sind, und das von dem invertierenden
UND-Gatter NAND22 ausgegebene Steuerungsignal DGS wird
hochpeglig. Wenn drei Impulse des Taktsignals CK2 zugeführt
sind, wird das Ausgangssignal der dritten Zwischenspeicher
schaltung 66c hochpeglig. Das Ausgangssignal des invertie
renden UND-Gatters NAND21 wird daher hochpeglig und das
Steuerungssignal DGS wird erneut niedrigpeglig. Wenn der
vierte Impuls des Taktsignals CK2 daraufhin zugeführt wird,
wird das Ausgangssignal der vierten Zwischenspeicherschal
tung 66d hochpeglig, jedoch wird dieses Signal invertiert
und dem Löschanschluß CLRB der Zwischenspeicherschaltung
66e zugeführt. Das Steuerungssignal DGS wird daraufhin von
der Zwischenspeicherschaltung 66e auf niedrigem Pegel ge
halten, indem es einfach gespeichert wird. Wenn der fünfte
Taktimpuls des Taktsignals CK2 zugeführt wird, wird das
Ausgangssignal der Zwischenspeicherschaltung 66e hoch
peglig, das Ausgangssignal des Inverters NOT21 wird nied
rigpeglig und das vom invertierenden UND-Gatter NAND22 aus
gegebene Steuerungssignal DGS wird invertiert. Da das Aus
gangssignal der Zwischenspeicherschaltung 66e, der das
Taktsignal CK2 zugeführt wird, invertiert wird, wird das
von dem invertierenden UND-Gatter NAND22 ausgegebene Steue
rungssignal DGS in Synchronisation mit dem Taktsignal CK2
ebenfalls invertiert.
Die zweite Steuereinheit 66 steuert den Pegel des
Steuerungssignals DGS derart, daß es von Betriebsbeginn des
PLL-Geräts an in Synchronisation mit dem Taktsignal CK2 die
Werte [L, H, L, L, H] annimmt, bis fünf Impulse des Taktsi
gnals CK2 zugeführt worden sind. Im Anschluß daran folgt
der Pegel des Steuerungssignals DGS in Synchronisation mit
dem Taktsignal CK2 der Sequenz [L, H, L, . . .].
Als nächstes wird in der zweiten Steuereinheit 66 der
der Impulsphasendifferenz-Codierschaltung 44 zuzuführende
interne Takt erzeugt. Da dieser interne Takt PB das Aus
gangssignal aus dem invertierenden UND-Gatter NAND23 dar
stellt, welches das von der Zwischenspeicherschaltung 66g
ausgegebene, im Inverter NOT23 invertierte Signal und das
von der Zwischenspeicherschaltung 66i ausgegebene, vom In
verter NOT25 invertierte Signal als Eingangssignale auf
nimmt, wird dieser interne Takt PB zu einem durch ODER-Ver
knüpfung des Referenzsignals PREF mit dem frequenzgeteilten
BOW gebildeten Signal.
Die Zwischenspeicherschaltung 66g ist ein Speicher, der
die Hochpegel-Referenzspannung VH speichert, während er das
Referenzsignal PREF als Betriebstakt verwendet. Das Aus
gangssignal der Zwischenspeicherschaltung 66g wird daher
aufgrund der Zufuhr des Referenzsignals PREF hochpeglig.
Die Zwischenspeicherschaltung 66g invertiert jedoch das
Ausgangssignal aus dem invertierenden UND-Gatter NAND23,
das eine invertierende UND-Verknüpfung des von der Zwi
schenspeicherschaltung 66g ausgegebenen Signals, das durch
die Inverter NOT23 und NOT24 gelaufen ist, und der von der
Verzögerungsleitung 66h verzögerten Version dieses Signals
durchführt, und führt das Ergebnis dieser Verknüpfung dem
Löschanschluß CLR der Zwischenspeicherschaltung 66g als
Eingangssignal zu. Das Ausgangssignal der Zwischenspeicher
schaltung 66g ändert sich nach Ablauf einer vorbestimmten
Zeitspanne, die durch die Verzögerungszeit der Verzöge
rungsleitung 66h festgelegt ist, auf einen niedrigen Pegel,
nachdem es aufgrund der Zufuhr des Referenzsignals PREF
einmal hochpeglig geworden ist. Andererseits wird das Aus
gangssignal der Zwischenspeicherschaltung 66i beinahe das
gleiche, wie das frequenzgeteilte Signal BOW, da die Zwi
schenspeicherschaltung 66i das frequenzgeteilte Signal BOW
unter Verwendung des Ausgangssignals POUT als Betriebstakt
speichert. Der interne Takt wird daher aus dem invertieren
den UND-Gatter NAND23 mit einem hohen Pegel für eine feste
Zeitspanne ausgegeben, wenn ein Referenzsignal PREF zuge
führt wird, und wird für eine Zeitspanne, die gleich der
Dauer des frequenzgeteilten Signals BOW ist, mit einem ho
hen Pegel ausgegeben, wenn das frequenzgeteilte Signal BOW
zugeführt wird.
Wenn das Steuerungssignal PA bei dem die vorstehend er
läuterte Struktur aufweisenden Ausführungsbeispiel des PLL-
Geräts von außen zugeführt wird, beginnt das Impulssignal
im Ringoszillator 42 umzulaufen und die Multiphasen-Takte
R1 bis R16 werden aus der Impulsphasendifferenz-Codier
schaltung 44 und dem digital gesteuerten Oszillator 54 aus
gegeben. Wenn das Referenzsignal PREF daraufhin zugeführt
wird, werden Periodendaten DE, die der Periode des Referenzsignals
PREF entsprechen, in der Impulsphasendifferenz-
Codierschaltung 44 in Einheiten erzeugt, die gleich der
Phasendifferenz Tg zwischen jeder der Multiphasen-Takte R1
bis R16 sind.
Wenn das Betriebsstartsignal PSTB nicht zugeführt wird,
wird das Steuerungssignal DGS, das dem Datensteuerungsab
schnitt 46 aus der PLL-Betriebssteuerschaltung 56 zugeführt
wird, auf niedrigem Pegel gehalten. Die Summe der in der
Impulsphasendifferenz-Codierschaltung 44 für die beiden
letzten Male erhaltenen Periodendaten DE wird daraufhin der
Teilereinheit 48 aus dem Datensteuerungsabschnitt 46 als
Steuerungsdaten zugeführt, die der Dauer von drei Impulsen
des Referenzsignals PREF3 entsprechen.
Als Folge davon wird das Steuerungssignal PA hochpeglig
und die oberen Datenbits DQ und die niedrigen Datenbits DP
zum Erzeugen des Ausgangssignals POUT, bei dem es sich um
die geteilte Version des Referenzsignals PREF handelt, wer
den von der Teilereinheit 48 erzeugt, wenn mehr als drei
Impulse des Referenzsignals PREF zugeführt worden sind.
Daraufhin werden von der Datenverteilungsschaltung 50 und
der Datenzwischenspeicherschaltung 52 diese Frequenzsteue
rungsdaten CD erzeugt, die dem digital gesteuerten Oszilla
tor 54 zugeführt werden sollen.
Wenn diese Art von Gerät arbeitet, ist es von Vorteil,
wenn das Betriebsstartsignal PSTB nach drei Taktimpulsen
des Referenzsignals PRES hochpeglig wird, wie dies in
Fig. 27 gezeigt ist.
Wenn das Betriebsstartsignal PSTB andererseits hoch
peglig wird, fällt das Steuerungssignal PT in Synchronisa
tion mit dem nächsten Referenzsignal PREF ab und der digi
tal gesteuerte Oszillator 54 beginnt zu schwingen. Bevor
das Steuerungssignal PT jedoch abfällt, wird das Taktsignal
CK3 aus dem digital gesteuerten Oszillator 54 als Ausgangssignal
POUT ausgegeben. Die in der Teilereinheit 48 erhal
tenen oberen Datenbits DQ sind in der Datenzwischenspei
cherschaltung 52 bereits gespeichert worden, wenn der digi
tal gesteuerte Oszillator 54 aufgrund des Ausgangssignals
POUT zu schwingen beginnt. Diese Daten werden dem digital
gesteuerten Oszillator 54 daraufhin als Frequenzsteuerungs
daten CD zugeführt.
Wenn das Betriebsstartsignal PSTB nach der Zufuhr von
drei Taktimpulsen des Referenzsignals PREF hochpeglig wird,
wird das Ausgangssignal POUT, bei dem es sich um das durch
den mittels der Multiplikationsdaten DV ausgedrückten Devi
sor bzw. Teilungsfaktor frequenzgeteilte Referenzsignal
PREF handelt, in Synchronisation mit dem nächsten Referenz
signal PREF ausgegeben.
Wenn das Steuerungssignal PT abfällt, zählt die Daten
verteilungsschaltung 50 das Ausgangssignal POUT. Nach dem
Aktivierungswert wird jedoch das frequenzgeteilte Signal
BOW erzeugt, und zwar von dem Zeitpunkt an, zu dem der Wert
des Zählsignals halb so groß wird wie der Wert der Divisi
onsdaten DV, die den Teilungsfaktor ausdrücken. Wenn der
Zählstand für die Anzahl von Wiederholungen, mit denen das
Ausgangssignal POUT ausgegeben worden ist, daraufhin so
groß wird wie der Wert der Divisordaten DV, wird das fre
quenzgeteilte Signal BOW immer noch erzeugt. Die Phasendif
ferenz zwischen dem Referenzsignal PREF und dem frequenzge
teilten Signal BOW wird daraufhin so gesteuert, daß sie die
Hälfte (d. h. π) der Periode des Referenzsignals PREF ist.
Wenn das frequenzgeteilte Signal BOW aus der Datenver
teilungsschaltung 50 auf diese Weise ausgegeben wird, wird
die Phasendifferenz zwischen dem Referenzsignal PREF und
dem frequenzgeteilten Signal BOW in der Impulsphasendiffe
renz-Codierschaltung 44 codiert und in Form der Periodenda
ten DD ausgegeben.
Wenn die der Phasendifferenz zwischen dem Differenzsi
gnal PREF und dem frequenzgeteilten Signal BOW entsprechen
den Periodendaten DD aus der Impulsphasendifferenz-Codier
schaltung 44 auf diese Weise ausgegeben werden, können im
Betriebssteuerungsabschnitt 46 Betriebsabläufe durchgeführt
werden, um die Steuerungsdaten DM zum Kompensieren der Pha
sendifferenz zwischen dem Referenzsignal PREF und dem fre
quenzgeteilten Signal BOW unter Zugrundelegung der Peri
odendaten DE, die die Perioden der Periodendaten DD und des
Referenzisgnals PREF ausdrücken, einzustellen. Um im Daten
steuerungsabschnitt 46 die Phasendifferenz zwischen dem Re
ferenzsignal PREF und dem frequenzgeteilten Signal BOW kom
pensieren zu können, ist es jedoch erforderlich, die Pha
sendifferenz zwischen dem Differenzsignal PREF und dem fre
quenzgeteilten Signal BOW zweimal zu erhalten. Das von der
PLL-Betriebssteuerschaltung 56 zur Durchführung dieses Vor
gangs ausgegebene Steuerungssignal DGS ist niedrigpeglig,
bis von der Datenverteilungsschaltung 50 zwei Impulse des
frequenzgeteilten Signals BOW ausgegeben worden sind, und
ist hochpeglig, nachdem von der Datenverteilungsschaltung
50 zwei Impulse des frequenzgeteilten Signals BOW ausgege
ben worden sind.
Beim PLL-Gerät dieses Ausführungsbeispiels werden nach
dem Beginn des Schwingens zwei Impulse des frequenzgeteil
ten Signals BOW erzeugt und Steuerungsdaten DM zum Kompen
sieren der Phasendifferenz zwischen jedem der Signale aus
dem Datensteuerungsabschnitt 46 werden vom Datensteuerungs
abschnitt 46 ausgegeben, nachdem die Phasendifferenz zwi
schen dem Referenzsignal PREF und dem frequenzgeteilten Si
gnal BOW für die vorhergehenden zwei Male erhalten worden
ist.
Die Steuerungsdaten DM werden daraufhin in der Teiler
einheit 48 in Synchronisation mit der nächsten ansteigenden
Flanke des Referenzsignals PREF geteilt. Diese Daten werden
daraufhin in digitalgesteuerten Oszillator 54 über die Datenverteilungsschaltung
50 und die Datenzwischenspeicher
schaltung 52 als Frequenzdaten CD eingestellt. Nach dem Be
ginn des Schwingungsvorgangs hat der Phasendifferenzfehler
zwischen dem Referenzsignal PREF unter dem frequenzgeteil
ten Signal BOW einen Anfangswert von Δ1, bis drei Impulse
des frequenzgeteilten Signals BOW erzeugt worden sind, wie
dies in Fig. 27 gezeigt ist. Dieser Phasendifferenzfehler
wird daraufhin beim vierten Impuls des frequenzgeteilten
Signals BOW kompensiert und es tritt ein neuer Phasendiffe
renzfehler Δ4 auf.
Wenn drei Impulse des frequenzgeteilten Signals BOW er
zeugt worden sind, ändert sich das Steuerungssignal DG auf
einen niedrigen Pegel. Das Ausgangssignal aus dem Daten
steuerungsabschnitt 46 wird daher ebenfalls in den Steue
rungsdaten geändert, die der Periode des Referenzsignals
PREF entsprechen. Im Anschluß daran wird das Steuerungssi
gnal DGS erneut auf einen hohen Pegel zurückgebracht, wenn
fünf Impulse des frequenzgeteilten Signals BOW erzeugt wor
den sind. Das Ausgangssignal aus dem Datensteuerungsab
schnitt 46 wird zu diesem Zeitpunkt ebenfalls umgeschaltet,
um die Daten zum Kompensieren der Phasendifferenz zwischen
dem Referenzsignal PREF und dem frequenzgeteilten Signal
BOW zu steuern. Der zwischen dem Referenzsignal PREF und
dem vierten Impuls des frequenzgeteilten Signals BOW auf
tretende Phasendifferenzfehler Δ4 wird unterbrochen bzw.
ausgesetzt, bis der sechste Impuls des frequenzgeteilten
Signals BOW zugeführt wird. Dieser Phasendifferenzfehler
wird daraufhin beim siebten Impuls des frequenzgeteilten
Signals BOW kompensiert.
Nachdem das Steuerungssignal DGS beim fünften Impuls
des frequenzgeteilten Signals BOW einen hohen Pegel ange
nommen hat, ändert das Steuerungssignal DGS seinen Zustand
sequentiell in Synchronisation mit dem frequenzgeteilten
Signal BOW (oder in Synchronisation mit der verzögerten
Version des frequenzgeteilten Signals BOW, dem Taktsignal
CK2). Im Anschluß daran werden die der Periode des Refe
renzsignals PREF entsprechenden Steuerungsdaten und die
Steuerungsdaten zum Kompensieren des Phasendifferenzfehlers
zwischen dem Referenzsignal PREF und dem frequenzgeteilten
Signal BOW aus dem Datensteuerungsabschnitt 46 abwechselnd
ausgegeben. Der zwischen dem Referenzsignal PREF und dem
frequenzgeteilten Signal BOW auftretende Phasendifferenz
fehler wird darauhin kompensiert, wenn er jeden zweiten Im
puls des frequenzgeteilten Signals BOW wiederkehrt.
Bei dem PLL-Gerät dieses Ausführungsbeispiels werden
unter Verwendung des Ringoszillators 42 die Multiphasen-
Taktsignale R1 bis R16 mit einer Phasendifferenz erzeugt,
die der Zeitdauer entspricht, die zwei Invertierschaltungen
zur Durchführung eines Invertiervorgangs benötigen. Die Pe
riode des Referenzsignals PREF, das Referenzsignal PREF und
die Periode des Ausgangssignals POUT werden in der Impul
sphasendifferenz-Codierschaltung 44 unter Verwendung der
Multiphasen-Taktsignale R1 bis R16 codiert. Die Multipha
sen-Taktsignale R1 bis R16 werden daraufhin im digitalge
steuerten Oszillator 54 erneut verwendet, um das Ausgangs
signal POUT zu erzeugen.
Bei diesem Ausführungsbeispiel kann die zeitliche Auf
lösung des Ausgangssignals POUT hoch gemacht werden und die
Frequenz des Ausgangssignals POUT, das im digitalgesteuer
ten Oszillator 54 erzeugt werden kann, ist ebenfalls hoch
im Vergleich zu dem Fall, bei dem ein Ausgangssignal POUT
unter Verwendung eines Schwingungssignals aus einem Flüs
sigkristalloszillator usw. als Schwingungssignal erzeugt
wird. Im einzelnen werden bei diesen Ausführungsbeispiel
dem digitalgesteuerten Oszillator 54 Frequenzsteuerungsda
ten zugeführt, die zwei Perioden des Referenzsignals PREF
entsprechen. Wenn der Wert des unteren Bits der Daten CD
gleich "1" ist, wird unter Verwendung der Multiphasen-Takt
signale R1 bis R16 ein Ausgangssignal erzeugt, das um eine
Zeitspanne verzögert ist, die der Hälfte der Phasendifferenz
Tg zwischen den Multiphasen-Taktsignalen R1 bis R16
entspricht. Daher kann das Ausgangssignal POUT im digital
gesteuerten Oszillator 54 mit einer zeitlichen Auflösung
erzeugt werden, die der Hälfte der Phasendifferenz zwischen
den Multiphasen-Taktsignalen R1 bis R16 entspricht.
Der digital gesteuerte Oszillator 54 und die Impulspha
sendifferenz-Codierschaltung 44 teilen sich den Ringoszil
lator 42, so daß nicht für jede Schaltung ein einen Be
triebstakt erzeugender Oszillator benötigt wird. Hierdurch
wird einerseits die Struktur des Geräts vereinfacht und es
wird andererseits erreicht, daß jede Schaltung unter Ver
wendung des gleichen Taktsignals arbeitet. Da die dem digi
tal gesteuerten Oszillator 54 zugeführten Frequenzsteue
rungsdaten CD und das aus dem digital gesteuerten Oszilla
tor 54 ausgegebene Ausgangssignal POUT einander daher eins
zu eins entsprechen, kann eine hochgenaue Steuerung erzielt
werden.
Bei diesem Ausführungsbeispiel wird in Abhängigkeit von
der Zeitsteuerung der Zufuhr des Betriebsstartsignals PREF
zur PLL-Betriebssteuerschaltung 56 die Periode des Refe
renzssignals in der Impulsphasendifferenz-Codierschaltung
44 codiert und die codierten Periodendaten werden im digi
talgesteuerten Oszillator 54 im voraus eingestellt. Der
Schwingungsbetrieb des digital gesteuerten Oszillators 54
kann daraufhin begonnen werden. Ein Ausgangssignal POUT,
das das mit einer vorgeschriebenen Anzahl von Wiederholun
gen multiplizierte Referenzsignal PREF darstellt, kann dann
direkt nach dem Beginn des Schwingungsvorgangs des digital
gesteuerten Oszillators 54 erzeugt werden.
Bei diesem Ausführungsbeispiel wird das frequenzgeteil
te Signal BOW, das dem Ausgangssignal POUT nach Durchfüh
rung der Frequenzteilung entspricht, in der Datenvertei
lungsschaltung 50 in der Weise erzeugt, daß es eine Phasen
differenz mit der Hälfte (π) der Periode des Referenzsignals
PREF bezüglich des Referenzsignals PREF aufweist, und
das aus einer ODER-Verknüpfung des frequenzgeteilten Si
gnals BOW mit dem Referenzsignal PREF hervorgehende Signal
wird daraufhin der Impulsphasendifferenz-Codierschaltung 44
zugeführt. Dies bedeutet, daß die Phasendifferenz jedes
dieser Signale und die Periode des Differenzsignals PREF in
der Impulsphasendifferenz-Codierschaltung 44 gleichzeit co
diert werden können. Dies bedeutet ferner, daß es nicht
länger erforderlich ist, mehrere Impulsphasendifferenz-Co
dierschaltungen vorzusehen, um diese Phasendifferenzen und
Perioden zu codieren, wodurch die Struktur des Geräts ent
sprechend vereinfacht werden kann.
Bei dem PLL-Gerät dieses Ausführungsbeispiels werden
die dem digitalgesteuerten Oszillator 54 zugeführten Fre
quenzsteuerungsdaten CD in gleicher Weise wie beim ersten
und zweiten Ausführungsbeispiel von der Datenverteilungs
schaltung 50 und der Datenzwischenspeicherschaltung 52
durch Addition des Werts "1" zum Wert des Radixpunkts (d. h.
den oberen Datenbits DQ) mit einer Frequenz erzeugt, die
einem Wert entspricht, der kleiner als der Radixpunkt des
in der Teilereinheit 48 erhaltenen Divisionswerts ist. Das
Ausgangssignal POUT kann daher so gesteuert werden, daß es
selbst dann eine ideale Charakteristik aufweist, wenn die
Divisionsergebnisse aus der Teilereinheit 48 Werte enthal
ten, die kleiner als der Radixpunkt sind.
In Fig. 28 ist ein Blockschaltbild gezeigt, das den Auf
bau des digital gesteuerten Oszillators einer modifizierten
Ausführungsform der Erfindung wiedergibt.
Wie aus diesem Schaltbild ersichtlich ist, weist diese
Ausführungsform des digital gesteuerten Oszillators folgen
de Schaltungselemente auf: einen Ringoszillator 102, der
aus 32 Invertern besteht, die miteinander in einem Ring
verbunden sind, um den ein Impulssignal umläuft, wenn ein
von außen zugeführtes Steuerungssignal PA hochpeglig wird;
einen Impulswähler 104, der als Impulswähleinrichtung ver
wendet wird, das Impulssignal von einer vorbestimmten In
vertierschaltung innerhalb des Ringoszillators 102 in Über
einstimmung mit den 4-Bit-Steuerungsdaten CDLN abzugreifen
und dieses Impulssignals als ein Ausgangssignal PS0 auszu
geben; einen Abwärtszähler 106, der als Zähleinrichtung zum
Voreinstellen der oberen 10 Bits CDH der 14-Bit-Digitalda
ten (die nachfolgend als 10-Bit breite Frequenzsteuerungs
daten CDH bezeichnet werden) und von 4-Bit breiten Daten
CDL zum Angeben der gewünschten Ausgabeperiode des von dem
genannten Gerät ausgegebenen Ausgangssignals POUT verwendet
wird und im Ansprechen auf die abfallende Flanke des vom
Ringoszillator 102 ausgegebenen Taktsignals CLK einen Ab
wärtszählvorgang durchführt, wobei das Ausgangssignal CN1
hochpeglig gemacht wird, wenn der Zählstand gleich "1" ist,
und das Ausgangssignal CN0 hochpeglig gemacht wird, wenn
der Zählstand gleich Null ist; ein Register 108, das als
Speichereinrichtung zum Durchführen eines Rücksetzens, wenn
das Steuerungssignal PA niedrigpeglig ist, verwendet wird
und die dem Impulswähler 104 zu diesem Zeitpunkt bei der
ansteigenden Flanke des Ausgangssignals POUT zugeführten 4-
Bit-Steuerungsdaten CDLN speichert und die gespeicherten
Daten als 4-Bit-Daten CDLB ausgibt; einen Addierer 110, der
als Positionsdaten-Aktualisierungseinrichtung verwendet
wird, die unteren 4 Bits CDL der Frequenzsteuerungsdaten
CDH und CDL zu den 4 Bit breiten Daten CDLB aus dem Regi
ster 108 addiert, ein Übertragsignal CY ausgibt, wenn das
Additionsergebnis den Wert [1111] übersteigt, und die 4 Bit
breiten Daten nach der Addition dem Impulswähler 104 als
Steuerungsdaten CDLN zuführt; einen Wähler 112, der als
Zählstand-Änderungseinrichtung verwendet wird, das Aus
gangssignal CN1 des Abwärtszählers 106 wählt, wenn das vom
Addierer 110 ausgegebene Übertragsignal CY niedrigpeglig
ist, und das Ausgangssignal CN0 des Abwärtszählers 106
wählt, wenn das Übertragsignal CY hochpeglig ist, und das
jeweils gewählte Signal als Ausgangssignal SL1 ausgibt; ein
ODER-Gatter 114, das ein von außen zugeführtes Eingangssignal
CST einer ODER-Verknüpfung mit dem Ausgangssignal SL1
des Wählers 112 unterzieht und das sich ergebende Signal
als Setzsignal SET, das später noch näher beschrieben wird,
dem Abwärtszähler 106 zuführt; eine Verzögerungsleitung
116, die das Ausgangssignal SL1 des Wählers 112 und die
Zeitdauer T1, die das Impulssignal zum Zurücklegen des hal
ben Wegs durch den Ringoszillator 102 herum benötigt, ver
zögert und dieses Signal daraufhin als Verzögerungssignal
T1 ausgibt; einen Wähler 118, der das Ausgangssignal SL1
des Wählers 112 wählt, wenn das höchstwertige Bit (MSB) der
vom Addierer 110 ausgegebenen Steuerungsdaten CDLN gleich
Null ist, und das Verzögerungssignal D1 aus der Verzöge
rungsleitung 116 wählt, wenn das MSB der Steuerungsdaten
CDLN gleich "1" ist, wobei das gewählte Signal als Aus
gangssignal SL2 ausgegeben wird; ein ODER-Gatter 119, das
das Ausgangsignal PS0 des Impulswählers 104 einer ODER-Ver
knüpfung mit dem Ausgangssignal POUT des genannten Geräts
unterzieht; ein D-Typ-Flip-Flop 120 mit einem Löschan
schluß, das das Ausgangssignal SL2 des Wählers 118 als Ein
gangsdaten und das Ausgangssignal des PSCK des ODER-Gatters
119 als Eingangstakt aufnimmt, die Daten bei der ansteigen
den Flanke des Ausgangssignals PSCK des ODER-Gatters 119
zwischenspeichert und diese Daten als Speichersignal QOUT
ausgibt; eine Verzögerungsleitung 122, die das Speichersi
gnal QOUT aus dem Flip-Flop 20 um eine vorbestimmte Zeit
dauer T2 verzögert und es als Verzögerungssignal D2 aus
gibt; ein UND-Gatter 123, das ein Signal, das durch Inver
tierung des Signalpegels des Verzögerungssignal D2 erhalten
wird, einer UND-Verknüpfung mit dem Speichersignal QOUT aus
dem Flip-Flop 20 unterzieht und das sich ergebene Signal
als Ausgangssignal POUT ausgibt; eine Verzögerungsleitung
126, die das Ausgangssignal POUT aus dem UND-Gatter 124 um
eine vorbestimmte Zeitdauer T3 verzögert und das verzögerte
Signal als Verzögerungssignal D3 ausgibt; und ein UND-Gat
ter 128, das das Signal, das durch Invertierung des Signal
pegels des Ausgangssignals POUT aus dem UND-Gatter 124 er
halten wird, einer UND-Verknüpfung mit dem Verzögerungssignal
D3 unterzieht und das sich ergebende Signal als Lösch
signal CLR für das Flip-Flop 20 ausgibt. Das ODER-Gatter
119 ist so ausgebildet, daß dem Flip-Flop 20 kein Signal
zugeführt wird, während das Ausgangssignal des vorstehenden
Geräts hochpeglig ist. Das Flip-Flop 20, die Verzögerungs
leitungen 122 und 126 sowie die UND-Gatter 124 und 128 ent
sprechen der Ausgabeeinrichtung des digital gesteuerten Os
zillators dieses Ausführungsbeispiels.
Die Arbeitsweise dieses modifizierten Ausführungsbeis
piels gemäß Fig. 28 ist in allen Einzelheiten in der am 05.
Oktober 1994 eingereichten U.S.-Patentanmeldung mit der
Nummer 08/318556 von Yamuchi et al. der Anmelderin der vor
liegenden Anmeldung beschrieben, so daß zur Vermeidung un
nötiger Wiederholungen hierauf verwiesen werden darf.
Bei dem digital gesteuerten Oszillator, der die in
Fig. 28 gezeigte Struktur aufweist, werden in der Speicher
einrichtung keine anfänglichen Zustände als Daten gespei
chert. Daher werden zu Beginn von außen digitale Daten zu
geführt, die den Verbindungspunkt einer Invertierschaltung
ausdrücken, wobei die Invertierschaltung für die Aktivie
rung als Referenzpunkt innerhalb der Impulsteilerschaltung
verwendet wird. Sobald diese Daten eingegeben worden sind,
werden die digitalen Daten ohne Modifikation durch die Po
sitionsdaten-Aktualisierungseinrichtung dem Impulswähler
als Eingangsdaten zugeführt, die den Verbindungspunkt in
nerhalb der Impulsteilerschaltung einer Invertierschaltung
angeben, wobei die Invertierschaltung zur Aktivierung als
Referenzpunkt genommen wird.
Wenn das Steuerungssignal von außen zugeführt wird, be
ginnt die Invertierschaltung zur Aktivierung der Impulstei
lerschaltung das Eingangssignal zu invertieren, die Aus
gangssignale jeder der Invertierschaltungen, die die Im
pulsrotations- oder Umlaufschaltung bilden, werden aufeinanderfolgend
invertiert und das Impulssignal rotiert um die
Impulsrotationsschaltung.
Bei diesem Vorgang wählt der Impulswähler abwechselnd
in Übereinstimmung mit den aus der Positionsdaten-Aktuali
sierungseinrichtung zugeführten Daten Invertierschaltungen,
aus denen das Impulssignal aus der Impulsrotationsschaltung
abgegriffen wird. Der Zähler zählt die von vorbestimmten
Invertierschaltungen innerhalb der Impulsrotationsschaltung
ausgegebenen Impulssignale und erfaßt einen Hinweis darauf,
daß dieser Wert den Wert derjenigen digitalen Daten er
reicht hat, die die Anzahl von Wiederholungen ausdrücken,
in denen sich ein von außen zugeführtes Impulssignal in der
Impulsrotationsschaltung herumbewegt hat.
Nachdem der Zähler den Hinweis erfaßt hat, daß der
Zählstand den Wert der die Anzahl von Umdrehungen ausdrüc
kenden digitalen Daten erreicht hat, wird aus dem Impuls
wähler ein Impulssignal ausgegeben und die Ausgabeeinrich
tung gibt ein vorbestimmtes Ausgangssignal aus.
Bei dem in Fig. 28 gezeigten, digital gesteuerten Oszil
lator wird die Zeit von der Zufuhr des Steuerungssignals zu
der zur Aktivierung in der Impulsrotationsschaltung vorge
sehenen Invertierschaltung bis zur Ausgabe des Ausgangssi
gnals aus der Ausgabeeinrichtung zur anfänglichen einen Pe
riode. Diese Zeit ist diejenige Zeit (Y.xTd.xM + zx.Td),
die erhalten wird, indem die feste Zeit (Y.xTd.xM), die
durch die Gesamtanzahl von Invertierschaltungsstufen y, die
die Impulsrotationsschaltung bilden, die von jeder Inver
tierschaltung für den Invertiervorgang benötigte Zeit Td
und durch die von dem Zähler gezählte Anzahl von Umdrehun
gen M des Impulssignals festgelegt wird, zu der festen Zeit
(zx.Td) addiert wird, die durch die Anzahl von Invertier
schaltungen z, die aus der zur Aktivierung in der Impulsro
tationsschaltung vorgesehenen Invertierschaltung mit derje
nigen Invertierschaltung verbunden sind, aus der das Impulssignal
abgegriffen wird, und durch die von jeder der
Invertierschaltungen für den Invertiervorgang benötigten
Zeit Td bestimmt wird.
Sobald von dieser Art von Ausgabeeinrichtung die erste
Periode ausgegeben worden ist, speichert die Speicherein
heit die dem Wähler zu diesem Zeitpunkt zugeführten Ein
gangsdaten. Die Positionsdaten-Aktualisierungseinrichtung
addiert daraufhin die in der Speichereinheit gespeicherten
Impulswähler-Eingangsdaten zu den von außen zugeführten di
gitalen Daten, welche den Verbindungspunkt der Invertier
schaltung unter Verwendung der Invertierschaltung zur Akti
vierung als Referenzpunkt innerhalb der Impulsrotations
schaltung angeben. Die aus dieser Addition hervorgehenden
Digitaldaten werden daraufhin dem Impulswähler als Ein
gangsdaten zugeführt.
Vom nächsten Zeitpunkt an (der zweiten Periode) arbei
tet der Impulswähler in der Weise, daß die 2.xz, 3.xz, . . .
verbundenen Invertierschaltungen, die die Invertierschal
tung zur Aktivierung als Referenzpunkt verwenden, d. h. die
z-te verbundene Invertierschaltung, die die Invertierschal
tung verwendet, aus der das Impulssignal zum vorherigen
Zeitpunkt abgegriffen wurde, sequentiell als Invertier
schaltung gewählt wird, aus der das Invertiersignal zu die
sem Zeitpunkt abzugreifen ist. Daher wird aus der Ausgabe
einrichtung nach jeder festen Zeitspanne (y.xTd.xM + z.x
Td), bei der es sich um die gleiche Zeitspanne wie bei der
ersten Zeitspanne handelt, ein Ausgangssignal ausgegeben.
Wenn der Verbindungspunkt der durch die von der Positi
onsdaten-Aktualisierungseinrichtung addierten Digitaldaten
ausgedrückten Invertierschaltung die Position der unmittel
bar vor der Invertierschaltung zur Aktivierung angeschlos
senen Invertierschaltung überschreitet, erhöht die Zähl
stand-Modifikationseinrichtung den Zählstand für das zu
zählende Impulssignal, bis der vorstehend beschriebene Erfassungsvorgang
vom Zähler einmal ausgeführt worden ist, so
daß die Zeit bis zur Ausgabe des nächsten Ausgangssignals
kürzer als die Zeit (y.xTd) wird, die das Impulssignal be
nötigt, um einmal in der Impulsrotationsschaltung umzulau
fen.
Im digital gesteuerten Oszillator der Fig. 28 werden von
außen zugeführte Digitaldaten, die die Verbindungsposition
einer Invertierschaltung angeben, die die Invertierschal
tung zur Aktivierung als Referenzpunkt innerhalb der Im
pulsrotationsschaltung verwendet, sequentiell jedesmal dann
akkumuliert, wenn das Ausgangssignal von der Ausgabeein
richtung ausgegeben wird, d. h. bei jeder einzelnen Periode.
Diese akkumulierten Daten werden daraufhin als Eingangsda
ten für den Impulswähler verwendet. Der Zählstand, der die
Anzahl von Umläufen des Impulssignals zählt, wird daraufhin
um eins erhöht, wenn die Position der von dem Impulswähler
gewählten Invertierschaltung diejenige der unmittelbar vor
der Invertierschaltung zur Aktivierung angeschlossenen In
vertierschaltung überschreitet, so daß ein Übertrag auf
tritt. Als Folge davon werden die Verbindungspositionen für
die Invertierschaltungen zur Aufnahme des Impulssignals aus
der Impulsrotationsschaltung akkumuliert und aktualisiert.
Die Ausgangssignale werden daher mit der völlig gleichen
Periode ausgegeben, so daß ein Anhalten der Impulsrotati
onsschaltung verhindert wird.
Bei dem digital gesteuerten Oszillator der Fig. 28 ist
es daher möglich, die Verbindungsposition der Invertier
schaltung, aus der das Impulssignal ausgegeben wird, und
die Anzahl der vom Zähler gezählten Umläufe des Impulssi
gnals genau einzustellen. Dies bedeutet, daß die Ausgabepe
riode bzw. -zeitdauer des Ausgangssignals, d. h. die Schwin
gungsperiode des genannten Geräts, genau auf einen jeweils
gewünschten Wert eingestellt werden kann.
Wenn die Verbindungsposition der Invertierschaltung,
aus der das Impulssignal abgegriffen wird, dann festgelegt
ist, wird die Schwingungsperiode durch die Anzahl von Wie
derholungen bestimmt, in denen das Impulssignal in der Im
pulsrotationsschaltung umläuft. Wenn die Anzahl von Umläu
fen daher groß gemacht wird, wird die Ausgangsfrequenz des
Ausgangssignals herabgesetzt. Wenn die Anzahl von Umläufen
demgegenüber klein gemacht wird, wird die Ausgangsfrequenz
des Ausgangssignals in Übereinstimmung mit der Umlaufperi
ode des Impulssignals innerhalb der Impulsrotationsschal
tung hoch gemacht. Die Ausgangsfrequenz des Ausgangssignals
wird daher ungefähr durch die Anzahl der Umläufe des Im
pulssignals bestimmt. Diese kann daraufhin durch Einstellen
der Invertierschaltungs-Verbindungsposition, aus der das
Impulssignal von der Impulsrotationsschaltung abgegriffen
wird, fein eingestellt werden. Somit wird eine digitale
Steuerung in einer hohen Auflösung mit Impulssignal-Aus
gangsfrequenzen von ein paar wenigen Hz bis hinauf zu ein
paar wenigen MHz erreicht.
Bei dem digital gesteuerten Oszillator der Fig. 28 ist
es insbesondere möglich, einen Schwingungsvorgang zu errei
chen, ohne daß die Impulsrotationsschaltung angehalten
wird, wie dies bei herkömmlichen Geräten der Fall ist. Es
ist daher möglich, die Schwingungsperiode im Verhältnis zu
dem digitalen Datenwert einzustellen, wodurch ein extrem
hohes Maß der Steuerbarkeit erzielt wird. Darüber hinaus
ist es nicht länger notwendig, die Impulsrotationsschaltung
zeitweise anzuhalten, womit die Schwingungsperiode auf ei
nen kürzeren Wert eingestellt werden kann.
Vorstehend wurde ein digital gesteuertes PLL-Gerät of
fenbart, das eine geeignete Impulserzeugungseinrichtung und
einen Oszillator mit steuerbarer Schwingfrequenz aufweist,
wobei codierte Daten der Periode eines Referenzsignals von
einem Teiler geteilt werden, das Divisionsergebnis einer
Schwingkreisschaltung zugeführt wird und die Impulssignalerzeugungseinrichtung
ein Impulssignal mit einer Frequenz
erzeugt, die dem Wert (untere N Bits) nach dem Radixpunkt
des Divisionsergebnisses entspricht. Die Schwingkreisschal
tung erzeugt aus dem Referenzsignal ein frequenzmultipli
ziertes Ausgangssignal. Wenn dieses Impulssignal ausgegeben
wird, werden der Schwingkreisschaltung Daten zugeführt, die
dem Wert (obere M Bits) oberhalb des Radixpunkts des Divi
sionsergebnisses unter Hinzuaddierung des Werts eins ent
sprechen, so daß der Durchschnittswert der Periode des Aus
gangssignals dem Divisionsergebnis entspricht, wobei die
Impulserzeugungseinrichtung aus einem Zähler, der das Aus
gangssignal zählt, einem Register, das die unteren N Daten
bits zwischenspeichert, und einer Wählerreihe, die aus N
Wählern besteht, gebildet ist.
Claims (11)
1. Impulserzeugungsgerät, das als Eingangssignal binäre Di
gitaldaten aufnimmt, die aus einem N-Bit-Datensignal beste
hen, das ein niedrigstwertiges Bit (LSB) und ein höchstwer
tigstes Bit (MSB) aufweist, und ein Impulssignal mit einer
Frequenz ausgibt, die in Abhängigkeit von den binären Digi
taldaten änderbar ist, wobei das Gerät (Fig. 1) aufweist:
eine aus N Wählern (S1, S2, S3) bestehende Wählerreihe (24), wobei jeder Wähler in der Wählerreihe einen Wählsi gnal-Eingangsanschluß, der ein Wählsignal als Eingangssi gnal aufnimmt, und zwei Datensignal-Eingangsanschlüsse auf weist, die zwei Datensignale als Eingangssignale aufnehmen, wobei eines der beiden über die zwei Datensignal-Eingangs anschlüsse zugeführten Datensignale zur Ausgabe als Wählausgangssignal in Übereinstimmung mit dem dem Wählsi gnal-Anschluß zugeführten Wählsignal gewählt wird, wobei das Datensignal für jedes Bit der binären Digitaldaten ei nem einzelnen Datensignal-Eingangsanschluß eines jeweiligen Wählers zugeführt wird, wobei das Datensignal für den Wert "0" dem anderen Datensignal-Eingangsanschluß des Wählers zugeführt wird, der das Datensignal des niedrigstwertigen Bits der binären Digitaldaten empfängt, und wobei der ande re Datensignal-Eingangsanschluß irgendeines bestimmten der (N - 1) Wähler mit Ausnahme desjenigen Wählers, der das Da tensignal des niedrigstwertigen Bits der Daten empfängt, als Eingangssignal das Wähler-Ausgangssignal aus demjenigen Wähler aufnimmt, der das Datensignal eines Bits empfängt, das in seiner Wertigkeit ein Bit niedriger als das von dem bestimmten Wähler empfangene Datensignal ist; und
einen mit dem Wählsignal-Eingangsanschluß jedes Wäh lers verbundenen Wählsignalgenerator (26), bei dem das Wähl signal für jeden Wähler periodisch in der Weise ausgegeben wird, daß die Periode zum Wählen eines Datensignals für ein entsprechendes Bit für Wähler, die Datensignale höherer Wertigkeit empfangen, kürzer ist, wobei das von demjenigen Wähler, der das Datensignal des höchstwertigen Bits der binären Digitaldaten empfängt, ausgegebene Wähler-Ausgangssi gnal als Impulssignal verwendet und ausgegeben wird.
eine aus N Wählern (S1, S2, S3) bestehende Wählerreihe (24), wobei jeder Wähler in der Wählerreihe einen Wählsi gnal-Eingangsanschluß, der ein Wählsignal als Eingangssi gnal aufnimmt, und zwei Datensignal-Eingangsanschlüsse auf weist, die zwei Datensignale als Eingangssignale aufnehmen, wobei eines der beiden über die zwei Datensignal-Eingangs anschlüsse zugeführten Datensignale zur Ausgabe als Wählausgangssignal in Übereinstimmung mit dem dem Wählsi gnal-Anschluß zugeführten Wählsignal gewählt wird, wobei das Datensignal für jedes Bit der binären Digitaldaten ei nem einzelnen Datensignal-Eingangsanschluß eines jeweiligen Wählers zugeführt wird, wobei das Datensignal für den Wert "0" dem anderen Datensignal-Eingangsanschluß des Wählers zugeführt wird, der das Datensignal des niedrigstwertigen Bits der binären Digitaldaten empfängt, und wobei der ande re Datensignal-Eingangsanschluß irgendeines bestimmten der (N - 1) Wähler mit Ausnahme desjenigen Wählers, der das Da tensignal des niedrigstwertigen Bits der Daten empfängt, als Eingangssignal das Wähler-Ausgangssignal aus demjenigen Wähler aufnimmt, der das Datensignal eines Bits empfängt, das in seiner Wertigkeit ein Bit niedriger als das von dem bestimmten Wähler empfangene Datensignal ist; und
einen mit dem Wählsignal-Eingangsanschluß jedes Wäh lers verbundenen Wählsignalgenerator (26), bei dem das Wähl signal für jeden Wähler periodisch in der Weise ausgegeben wird, daß die Periode zum Wählen eines Datensignals für ein entsprechendes Bit für Wähler, die Datensignale höherer Wertigkeit empfangen, kürzer ist, wobei das von demjenigen Wähler, der das Datensignal des höchstwertigen Bits der binären Digitaldaten empfängt, ausgegebene Wähler-Ausgangssi gnal als Impulssignal verwendet und ausgegeben wird.
2. Impulserzeugungsgerät nach Anspruch 1, bei dem der Wähl
signalgenerator (26) aufweist:
einen Zähler (26), der die Impulse eines externen Takt signals aufnimmt und zählt und einen Zählstand als N-Bit- Digitalwert mit einem höchstwertigen Bit und einem nied rigstwertigen Bit ausgibt, wobei der Zähler das höchstwer tige Bit bis hinab zum niedrigstwertigen Bit der im Zähl stand des Eingangsanschlusses der Wähler auftretenden Daten in der Reihenfolge des Wählsignal-Eingangsanschlusses des Wählers, der das Datensignal des höchstwertigen Bits emp fängt, bis zum Wählsignal-Eingangsanschluß desjenigen Wäh lers, der das Datensignal des niedrigstwertigen Bits emp fängt, aufnimmt.
einen Zähler (26), der die Impulse eines externen Takt signals aufnimmt und zählt und einen Zählstand als N-Bit- Digitalwert mit einem höchstwertigen Bit und einem nied rigstwertigen Bit ausgibt, wobei der Zähler das höchstwer tige Bit bis hinab zum niedrigstwertigen Bit der im Zähl stand des Eingangsanschlusses der Wähler auftretenden Daten in der Reihenfolge des Wählsignal-Eingangsanschlusses des Wählers, der das Datensignal des höchstwertigen Bits emp fängt, bis zum Wählsignal-Eingangsanschluß desjenigen Wäh lers, der das Datensignal des niedrigstwertigen Bits emp fängt, aufnimmt.
3. Oszillator mit variabler Schwingfrequenz, der binäre Di
gitaldaten, die aus oberen M-Datenbits, die als Integerda
ten verwendet werden, und aus unteren N-Datenbits, die als
Daten nach dem Radixpunkt verwendet werden, als Eingangssi
gnal aufnimmt und ein Schwingungssignal ausgibt, das aus
einer Impulsreihe besteht, deren Frequenz den binären Digi
taldaten entspricht, wobei das Gerät (Fig. 1) aufweist:
eine aus N Wählern (S1, S2, S3) bestehende Wählerreihe (24), wobei jeder Wähler in der Wählerreihe einen Wählsi gnal-Eingangsanschluß, der ein Wählsignal als Eingangssi gnal aufnimmt, und zwei Datensignal-Eingangsanschlüsse auf weist, die zwei Datensignale als Eingangssignale aufnehmen, wobei eines der beiden über die zwei Datensignal-Eingangs anschlüsse zugeführten Datensignale zur Ausgabe als Wählausgangssignal in Übereinstimmung mit dem dem Wählsi gnal-Anschluß zugeführten Wählsignal gewählt wird, wobei das Datensignal für jedes Bit der binären Digitaldaten ei nem einzelnen Datensignal-Eingangsanschluß eines jeweiligen Wählers zugeführt wird, wobei das Datensignal für den Wert "0" dem anderen Datensignal-Eingangsanschluß des Wählers zugeführt wird, der das Datensignal des niedrigstwertigen Bits der binären Digitaldaten empfängt, und wobei der ande re Datensignal-Eingangsanschluß irgendeines bestimmten der (N - 1) Wähler mit Ausnahme desjenigen Wählers, der das Da tensignal des niedrigstwertigen Bits der Daten empfängt, als Eingangssignal das Wähler-Ausgangssignal aus demjenigen Wähler aufnimmt, der das Datensignal eines Bits empfängt, das in seiner Wertigkeit ein Bit niedriger als das von dem bestimmten Wähler empfangene Datensignal ist;
einen Zähler (26), der mit jedem der Wählsignal-Ein gangsanschlüsse des Wählers verbunden ist und die Impulse eines externen Taktsignals als Eingangssignal verwendet und zählt und einen Zählstand als N-Bit-Digitalwert mit einem höchstwertigen Bit und einem niedrigstwertigen Bit ausgibt, wobei der Zähler den Eingangsanschlüssen der Wähler das höchstwertige Bit bis hinab zum niedrigstwertigen Bit der im Zählstand auftretenden Daten in der Reihenfolge des Wählsignal-Eingangsanschlusses des Wählers, der das Daten signal des höchstwertigen Bits empfängt, bis zum Wählsi gnal-Eingangsanschluß des Wählers, der das Datensignal des niedrigstwertigen Bits empfängt, zuführt, wobei das Wählsi gnal für jeden Wähler periodisch derart ausgegeben wird, daß die Periode zum Wählen eines Datensignals für ein ent sprechendes Bit kürzer für solche Wähler ist, die Datensi gnale höherer Wertigkeit empfangen;
einen Konstantenaddierer (12), der die oberen M Bits der binären Digitaldaten als Eingangssignal verwendet, den Wert "1" zu dem die oberen M Bits ausdrückenden Wert ad diert und die addierten oberen M Datenbits ausgibt;
einen Datenwähler (14), der als Eingangssignal das Wäh ler-Ausgangssignal aus den Wähler-Ausgangssignalen der Wäh ler in der Wählerreihe aufnimmt, das von dem das Datensi gnal des höchstwertigen Bits der unteren N Bits empfangen den Wähler ausgegeben wird, und der als gewählte Daten ent weder die den Konstantenaddierer zugeführten oberen M Da tenbits oder die vom Konstantenaddierer im Ansprechen auf das zugeführte Wähler-Ausgangssignal ausgegebenen addierten oberen M Datenbits wählt und ausgibt; und
einen Schwingkreis (16), der die vom Datenwähler ausge gebenen gewählten Daten empfängt und ein Schwingungssignal P0 mit einer den Wähldaten entsprechenden Periode erzeugt und einen Teil des Schwingungssignals P0 als dem im Wählsi gnalgenerator befindlichen Zähler zuzuführendes Taktsignal ausgibt.
eine aus N Wählern (S1, S2, S3) bestehende Wählerreihe (24), wobei jeder Wähler in der Wählerreihe einen Wählsi gnal-Eingangsanschluß, der ein Wählsignal als Eingangssi gnal aufnimmt, und zwei Datensignal-Eingangsanschlüsse auf weist, die zwei Datensignale als Eingangssignale aufnehmen, wobei eines der beiden über die zwei Datensignal-Eingangs anschlüsse zugeführten Datensignale zur Ausgabe als Wählausgangssignal in Übereinstimmung mit dem dem Wählsi gnal-Anschluß zugeführten Wählsignal gewählt wird, wobei das Datensignal für jedes Bit der binären Digitaldaten ei nem einzelnen Datensignal-Eingangsanschluß eines jeweiligen Wählers zugeführt wird, wobei das Datensignal für den Wert "0" dem anderen Datensignal-Eingangsanschluß des Wählers zugeführt wird, der das Datensignal des niedrigstwertigen Bits der binären Digitaldaten empfängt, und wobei der ande re Datensignal-Eingangsanschluß irgendeines bestimmten der (N - 1) Wähler mit Ausnahme desjenigen Wählers, der das Da tensignal des niedrigstwertigen Bits der Daten empfängt, als Eingangssignal das Wähler-Ausgangssignal aus demjenigen Wähler aufnimmt, der das Datensignal eines Bits empfängt, das in seiner Wertigkeit ein Bit niedriger als das von dem bestimmten Wähler empfangene Datensignal ist;
einen Zähler (26), der mit jedem der Wählsignal-Ein gangsanschlüsse des Wählers verbunden ist und die Impulse eines externen Taktsignals als Eingangssignal verwendet und zählt und einen Zählstand als N-Bit-Digitalwert mit einem höchstwertigen Bit und einem niedrigstwertigen Bit ausgibt, wobei der Zähler den Eingangsanschlüssen der Wähler das höchstwertige Bit bis hinab zum niedrigstwertigen Bit der im Zählstand auftretenden Daten in der Reihenfolge des Wählsignal-Eingangsanschlusses des Wählers, der das Daten signal des höchstwertigen Bits empfängt, bis zum Wählsi gnal-Eingangsanschluß des Wählers, der das Datensignal des niedrigstwertigen Bits empfängt, zuführt, wobei das Wählsi gnal für jeden Wähler periodisch derart ausgegeben wird, daß die Periode zum Wählen eines Datensignals für ein ent sprechendes Bit kürzer für solche Wähler ist, die Datensi gnale höherer Wertigkeit empfangen;
einen Konstantenaddierer (12), der die oberen M Bits der binären Digitaldaten als Eingangssignal verwendet, den Wert "1" zu dem die oberen M Bits ausdrückenden Wert ad diert und die addierten oberen M Datenbits ausgibt;
einen Datenwähler (14), der als Eingangssignal das Wäh ler-Ausgangssignal aus den Wähler-Ausgangssignalen der Wäh ler in der Wählerreihe aufnimmt, das von dem das Datensi gnal des höchstwertigen Bits der unteren N Bits empfangen den Wähler ausgegeben wird, und der als gewählte Daten ent weder die den Konstantenaddierer zugeführten oberen M Da tenbits oder die vom Konstantenaddierer im Ansprechen auf das zugeführte Wähler-Ausgangssignal ausgegebenen addierten oberen M Datenbits wählt und ausgibt; und
einen Schwingkreis (16), der die vom Datenwähler ausge gebenen gewählten Daten empfängt und ein Schwingungssignal P0 mit einer den Wähldaten entsprechenden Periode erzeugt und einen Teil des Schwingungssignals P0 als dem im Wählsi gnalgenerator befindlichen Zähler zuzuführendes Taktsignal ausgibt.
4. Oszillator nach Anspruch 3, gekennzeichnet durch:
einen Ringoszillator (102), der aus einer Vielzahl von Invertern besteht, die Eingangssignale invertieren und dar aufhin ausgeben und zur Bildung einer ringförmigen Anord nung miteinander verbunden sind, wobei ein Inverter zur Ak tivierung der Steuerung des Invertiervorgangs des Eingangs signals unter Verwendung eines externen Aktivierungs-Steue rungssignals PA derart verwendet wird, daß dann, wenn das Aktivierungs-Steuerungssignal PA dem zur Aktivierung die nenden Inverter zugeführt wird, das aus den Ausgangssigna len der Inverterschaltung zusammengesetzte Impulssignal um die in der ringförmigen Anordnung miteinander verbundenen Inverterschaltungen umläuft; und
eine Steuereinheit (Fig. 28) zum Steuern des Impulsrotie rers, wobei die Steuereinheit aufweist:
eine Impulswähleinrichtung (104), die die Eingangsdaten CDLN der ersten Verbindungsposition, die die spezifische Verbindungsposition eines Inverters innerhalb des Impulsro tierers ausdrücken, wobei der zur Aktivierung dienende In verter als Bezugspunkt verwendet wird, als Eingangssignal übernimmt und als Ausgangsimpulssignal das Ausgangssignal der innerhalb des Impulsrotierers in Übereinstimmung mit den Eingangsdaten CDLN der ersten Verbindungsposition ab wechselnd gewählten Inverter aufnimmt und ausgibt;
eine Zähleinrichtung (106), die die von einem an einer voreingestellten Verbindungsposition innerhalb des Impuls rotierers befindlichen Inverter ausgegebenen Ausgangssigna le zählt und erfaßt, wann der Zählstand den Wert der digitalen Daten CDH erreicht, die die Anzahl von Umläufen des Impulssignals innerhalb von dem Datenwähler ausgegebenen zweiten binären Digitaldaten ausdrücken;
eine Ausgabeeinrichtung (122, 124, 128), die ein zweites Impulssignal ausgibt, wenn die Impulswähleinrichtung das den Eingangsdaten CDLN der ersten Verbindungsposition ent sprechende Ausgangsimpulssignal aufnimmt und ausgibt, nach dem die Zähleinrichtung erfaßt, daß der Zählstand den Wert der Digitaldaten CDH erreicht hat, der die Anzahl von Um läufen des Impulssignals ausdrückt;
eine Speichereinrichtung (108), die die der Impulswähl einrichtung zugeführten Eingangsdaten CDLN der ersten Ver bindungsposition als Eingangsdaten CDLN einer zweiten Ver bindungsposition in Übereinstimmung mit den Ausgangssigna len der Ausgabeeinrichtung speichert;
eine Positionsdaten-Aktualisierungseinrichtung (110), die die in der Speichereinrichtung gespeicherten Eingangs daten CDLN der zweiten Verbindungsposition zu denjenigen Verbindungsposition-Eingangsdaten CDL addiert, die die spe zifische Verbindungsposition eines Inverters innerhalb des Impulsrotierers ausdrücken, wobei der zur Aktivierung die nende Inverter als Bezugspunkt anhand von neu zugeführten Schwingungsperioden-Steuerungsdaten CDH und CDL verwendet wird, und die die nach der Addition erhaltenen Digitaldaten als der Impulswähleinrichtung zuzuführende Eingangsdaten CDLN der ersten Verbindungsposition ausgibt; und
eine Zählstand-Modifikationseinrichtung (112), die zu dem Zählstand der Zähleinrichtung den Wert eins addiert, bis die Zähleinrichtung erfaßt, daß der Zählstand den Wert der Digitaldaten CDH erreicht hat, die die Anzahl von Um läufen des Impulssignals ausdrücken, falls die Verbindungs position des durch die nach dem Addieren von der Positions daten-Aktualisierungseinrichtung ausgegebenen Eingangsdaten CDLN der ersten Verbindungsposition beschriebene Verbin dungsposition des spezifischen Inverters die Verbindungspo sition des unmittelbar vor dem zur Aktivierung dienenden Inverter angeschlossenen Inverters überschreitet.
einen Ringoszillator (102), der aus einer Vielzahl von Invertern besteht, die Eingangssignale invertieren und dar aufhin ausgeben und zur Bildung einer ringförmigen Anord nung miteinander verbunden sind, wobei ein Inverter zur Ak tivierung der Steuerung des Invertiervorgangs des Eingangs signals unter Verwendung eines externen Aktivierungs-Steue rungssignals PA derart verwendet wird, daß dann, wenn das Aktivierungs-Steuerungssignal PA dem zur Aktivierung die nenden Inverter zugeführt wird, das aus den Ausgangssigna len der Inverterschaltung zusammengesetzte Impulssignal um die in der ringförmigen Anordnung miteinander verbundenen Inverterschaltungen umläuft; und
eine Steuereinheit (Fig. 28) zum Steuern des Impulsrotie rers, wobei die Steuereinheit aufweist:
eine Impulswähleinrichtung (104), die die Eingangsdaten CDLN der ersten Verbindungsposition, die die spezifische Verbindungsposition eines Inverters innerhalb des Impulsro tierers ausdrücken, wobei der zur Aktivierung dienende In verter als Bezugspunkt verwendet wird, als Eingangssignal übernimmt und als Ausgangsimpulssignal das Ausgangssignal der innerhalb des Impulsrotierers in Übereinstimmung mit den Eingangsdaten CDLN der ersten Verbindungsposition ab wechselnd gewählten Inverter aufnimmt und ausgibt;
eine Zähleinrichtung (106), die die von einem an einer voreingestellten Verbindungsposition innerhalb des Impuls rotierers befindlichen Inverter ausgegebenen Ausgangssigna le zählt und erfaßt, wann der Zählstand den Wert der digitalen Daten CDH erreicht, die die Anzahl von Umläufen des Impulssignals innerhalb von dem Datenwähler ausgegebenen zweiten binären Digitaldaten ausdrücken;
eine Ausgabeeinrichtung (122, 124, 128), die ein zweites Impulssignal ausgibt, wenn die Impulswähleinrichtung das den Eingangsdaten CDLN der ersten Verbindungsposition ent sprechende Ausgangsimpulssignal aufnimmt und ausgibt, nach dem die Zähleinrichtung erfaßt, daß der Zählstand den Wert der Digitaldaten CDH erreicht hat, der die Anzahl von Um läufen des Impulssignals ausdrückt;
eine Speichereinrichtung (108), die die der Impulswähl einrichtung zugeführten Eingangsdaten CDLN der ersten Ver bindungsposition als Eingangsdaten CDLN einer zweiten Ver bindungsposition in Übereinstimmung mit den Ausgangssigna len der Ausgabeeinrichtung speichert;
eine Positionsdaten-Aktualisierungseinrichtung (110), die die in der Speichereinrichtung gespeicherten Eingangs daten CDLN der zweiten Verbindungsposition zu denjenigen Verbindungsposition-Eingangsdaten CDL addiert, die die spe zifische Verbindungsposition eines Inverters innerhalb des Impulsrotierers ausdrücken, wobei der zur Aktivierung die nende Inverter als Bezugspunkt anhand von neu zugeführten Schwingungsperioden-Steuerungsdaten CDH und CDL verwendet wird, und die die nach der Addition erhaltenen Digitaldaten als der Impulswähleinrichtung zuzuführende Eingangsdaten CDLN der ersten Verbindungsposition ausgibt; und
eine Zählstand-Modifikationseinrichtung (112), die zu dem Zählstand der Zähleinrichtung den Wert eins addiert, bis die Zähleinrichtung erfaßt, daß der Zählstand den Wert der Digitaldaten CDH erreicht hat, die die Anzahl von Um läufen des Impulssignals ausdrücken, falls die Verbindungs position des durch die nach dem Addieren von der Positions daten-Aktualisierungseinrichtung ausgegebenen Eingangsdaten CDLN der ersten Verbindungsposition beschriebene Verbin dungsposition des spezifischen Inverters die Verbindungspo sition des unmittelbar vor dem zur Aktivierung dienenden Inverter angeschlossenen Inverters überschreitet.
5. PLL-Gerät, das einen zugeführten Eingangsimpuls multi
pliziert und den multiplizierten Eingangsimpuls als Aus
gangsimpuls in Synchronisation mit dem Eingangsimpuls aus
gibt, wobei das Gerät (Fig. 3) aufweist:
eine aus N Wählern (S1, S2, S3) bestehende Wählerreihe (24), wobei jeder Wähler in der Wählerreihe einen Wählsi gnal-Eingangsanschluß, der ein Wählsignal als Eingangssi gnal aufnimmt, und zwei Datensignal-Eingangsanschlüsse auf weist, die zwei Datensignale als Eingangssignale aufnehmen, wobei eines der beiden über die zwei Datensignal-Eingangs anschlüsse zugeführten Datensignale zur Ausgabe als Wählausgangssignal in Übereinstimmung mit dem dem Wählsi gnal-Anschluß zugeführten Wählsignal gewählt wird, wobei das Datensignal für jedes Bit der binären Digitaldaten ei nem einzelnen Datensignal-Eingangsanschluß eines jeweiligen Wählers zugeführt wird, wobei das Datensignal für den Wert "0" dem anderen Datensignal-Eingangsanschluß des Wählers zugeführt wird, der das Datensignal des niedrigstwertigen Bits der binären Digitaldaten empfängt, und wobei der ande re Datensignal-Eingangsanschluß irgendeines bestimmten der (N - 1) Wähler mit Ausnahme desjenigen Wählers, der das Da tensignal des niedrigstwertigen Bits der Daten empfängt, als Eingangssignal das Wähler-Ausgangssignal aus demjenigen Wähler aufnimmt, der das Datensignal eines Bits empfängt, das in seiner Wertigkeit ein Bit niedriger als das von dem bestimmten Wähler empfangene Datensignal ist;
einen Zähler (26), der mit jedem der Wählsignal-Ein gangsanschlüsse des Wählers verbunden ist und die Impulse eines externen Taktsignals als Eingangssignal verwendet und zählt und einen Zählstand als N-Bit-Digitalwert mit einem höchstwertigen Bit und einem niedrigstwertigen Bit ausgibt, wobei der Zähler den Eingangsanschlüssen der Wähler das höchstwertige Bit bis hinab zum niedrigstwertigen Bit der im Zählstand auftretenden Daten in der Reihenfolge des Wählsignal-Eingangsanschlusses des Wählers, der das Daten signal des höchstwertigen Bits empfängt, bis zum Wählsignal-Eingangsanschluß des Wählers, der das Datensignal des niedrigstwertigen Bits empfängt, zuführt, wobei das Wählsi gnal für jeden Wähler periodisch derart ausgegeben wird, daß die Periode zum Wählen eines Datensignals für ein ent sprechendes Bit kürzer für solche Wähler ist, die Datensi gnale höherer Wertigkeit empfangen;
einen Konstantenaddierer (12), der die oberen M Bits der binären Digitaldaten als Eingangssignal verwendet, den Wert "1" zu dem die oberen M Bits ausdrückenden Wert ad diert und die addierten oberen M Datenbits ausgibt;
einen Datenwähler (14), der als Eingangssignal das Wäh ler-Ausgangssignal aus den Wähler-Ausgangssignalen der Wäh ler in der Wählerreihe aufnimmt, das von dem das Datensi gnal des höchstwertigen Bits der unteren N Bits empfangen den Wähler ausgegeben wird, und der als gewählte Daten ent weder die den Konstantenaddierer zugeführten oberen M Da tenbits oder die vom Konstantenaddierer im Ansprechen auf das zugeführte Wähler-Ausgangssignal ausgegebenen addierten oberen M Datenbits wählt und ausgibt; und
einen Schwingkreis (16), der die vom Datenwähler ausge gebenen gewählten Daten empfängt und ein Schwingungssignal P0 mit einer den Wähldaten entsprechenden Periode erzeugt und einen Teil des Schwingungssignals P0 als dem im Wählsi gnalgenerator befindlichen Zähler zuzuführendes Taktsignal ausgibt;
einen Phasenkomparator (10), der die Phasendifferenz zwischen einem frequenzgeteilten Signal, bei dem es sich um das vom Schwingkreis ausgegebene Schwingungssignal multi pliziert mit 1/n handelt, und einem von außen zugeführten Referenzsignal erfaßt;
einen Steuerungsdatengenerator (4), der binäre Digital daten erzeugt, die aus M Datenbits und N Datenbits bestehen und dazu dienen, die vom Phasenkomparator erfaßte Phasen differenz zu Null zu machen, und der die binären Digitalda ten als die der Wählerreihe zuzuführenden N Datenbits und als die dem Konstantenaddierer und der Datenwählschaltung zuzuführenden M Datenbits ausgibt; und
einen Abwärtszähler (16a), der ein Borgsignal erzeugt, wenn der Zählstand des Zählers im Wählsignalgenerator zu Null wird, und der in der Lage ist, unter Verwendung des Borgsignals und eines von außen zugeführten Voreinstel lungssignals Daten voreinzustellen, die den Teilungsfaktor n ausdrücken, wobei das vom Abwärtszähler abgegebene Borgsignal dem Phasenkomparator als frequenzgeteiltes Si gnal zugeführt wird.
eine aus N Wählern (S1, S2, S3) bestehende Wählerreihe (24), wobei jeder Wähler in der Wählerreihe einen Wählsi gnal-Eingangsanschluß, der ein Wählsignal als Eingangssi gnal aufnimmt, und zwei Datensignal-Eingangsanschlüsse auf weist, die zwei Datensignale als Eingangssignale aufnehmen, wobei eines der beiden über die zwei Datensignal-Eingangs anschlüsse zugeführten Datensignale zur Ausgabe als Wählausgangssignal in Übereinstimmung mit dem dem Wählsi gnal-Anschluß zugeführten Wählsignal gewählt wird, wobei das Datensignal für jedes Bit der binären Digitaldaten ei nem einzelnen Datensignal-Eingangsanschluß eines jeweiligen Wählers zugeführt wird, wobei das Datensignal für den Wert "0" dem anderen Datensignal-Eingangsanschluß des Wählers zugeführt wird, der das Datensignal des niedrigstwertigen Bits der binären Digitaldaten empfängt, und wobei der ande re Datensignal-Eingangsanschluß irgendeines bestimmten der (N - 1) Wähler mit Ausnahme desjenigen Wählers, der das Da tensignal des niedrigstwertigen Bits der Daten empfängt, als Eingangssignal das Wähler-Ausgangssignal aus demjenigen Wähler aufnimmt, der das Datensignal eines Bits empfängt, das in seiner Wertigkeit ein Bit niedriger als das von dem bestimmten Wähler empfangene Datensignal ist;
einen Zähler (26), der mit jedem der Wählsignal-Ein gangsanschlüsse des Wählers verbunden ist und die Impulse eines externen Taktsignals als Eingangssignal verwendet und zählt und einen Zählstand als N-Bit-Digitalwert mit einem höchstwertigen Bit und einem niedrigstwertigen Bit ausgibt, wobei der Zähler den Eingangsanschlüssen der Wähler das höchstwertige Bit bis hinab zum niedrigstwertigen Bit der im Zählstand auftretenden Daten in der Reihenfolge des Wählsignal-Eingangsanschlusses des Wählers, der das Daten signal des höchstwertigen Bits empfängt, bis zum Wählsignal-Eingangsanschluß des Wählers, der das Datensignal des niedrigstwertigen Bits empfängt, zuführt, wobei das Wählsi gnal für jeden Wähler periodisch derart ausgegeben wird, daß die Periode zum Wählen eines Datensignals für ein ent sprechendes Bit kürzer für solche Wähler ist, die Datensi gnale höherer Wertigkeit empfangen;
einen Konstantenaddierer (12), der die oberen M Bits der binären Digitaldaten als Eingangssignal verwendet, den Wert "1" zu dem die oberen M Bits ausdrückenden Wert ad diert und die addierten oberen M Datenbits ausgibt;
einen Datenwähler (14), der als Eingangssignal das Wäh ler-Ausgangssignal aus den Wähler-Ausgangssignalen der Wäh ler in der Wählerreihe aufnimmt, das von dem das Datensi gnal des höchstwertigen Bits der unteren N Bits empfangen den Wähler ausgegeben wird, und der als gewählte Daten ent weder die den Konstantenaddierer zugeführten oberen M Da tenbits oder die vom Konstantenaddierer im Ansprechen auf das zugeführte Wähler-Ausgangssignal ausgegebenen addierten oberen M Datenbits wählt und ausgibt; und
einen Schwingkreis (16), der die vom Datenwähler ausge gebenen gewählten Daten empfängt und ein Schwingungssignal P0 mit einer den Wähldaten entsprechenden Periode erzeugt und einen Teil des Schwingungssignals P0 als dem im Wählsi gnalgenerator befindlichen Zähler zuzuführendes Taktsignal ausgibt;
einen Phasenkomparator (10), der die Phasendifferenz zwischen einem frequenzgeteilten Signal, bei dem es sich um das vom Schwingkreis ausgegebene Schwingungssignal multi pliziert mit 1/n handelt, und einem von außen zugeführten Referenzsignal erfaßt;
einen Steuerungsdatengenerator (4), der binäre Digital daten erzeugt, die aus M Datenbits und N Datenbits bestehen und dazu dienen, die vom Phasenkomparator erfaßte Phasen differenz zu Null zu machen, und der die binären Digitalda ten als die der Wählerreihe zuzuführenden N Datenbits und als die dem Konstantenaddierer und der Datenwählschaltung zuzuführenden M Datenbits ausgibt; und
einen Abwärtszähler (16a), der ein Borgsignal erzeugt, wenn der Zählstand des Zählers im Wählsignalgenerator zu Null wird, und der in der Lage ist, unter Verwendung des Borgsignals und eines von außen zugeführten Voreinstel lungssignals Daten voreinzustellen, die den Teilungsfaktor n ausdrücken, wobei das vom Abwärtszähler abgegebene Borgsignal dem Phasenkomparator als frequenzgeteiltes Si gnal zugeführt wird.
6. PLL-Gerät, das ein Ausgangssignal in Phasensynchronisa
tion mit einem von außen zugeführten Referenzsignal er
zeugt, wobei das Gerät (Fig. 6) aufweist:
eine Multiphasen-Takterzeugungsquelle (42), die eine Vielzahl von Taktsignalen mit einer vorbestimmten Phasen differenz als zeitliche Referenz erzeugt;
einen Impulsphasendifferenz-Codierer (42), der die Pe riode des Referenzsignals und die Phasendifferenz zwischen dem Referenzsignal und dem Ausgangssignal in Einheiten der Zeit der Phasendifferenz zwischen den von der Multiphasen- Takterzeugungsquelle ausgegebenen Multiphasen-Takten co diert;
eine Datensteuerungseinrichtung (46), die Frequenz steuerungsdaten zur Phasensynchronisation des Referenzsi gnals und des Ausgangssignals unter Zugrundelegung der von dem Impulsphasendifferenz-Codierer codierten Referenzsi gnal-Periodendaten und der Phasendifferenzdaten des Refe renzsignals und des Ausgangssignals erzeugt;
einen digital gesteuerten Oszillator (54), der ein den von der Datensteuerungseinrichtung ausgegebenen Frequenz steuerungsdaten entsprechendes Schwingungssignal in Einhei ten der Zeit der Phasendifferenz zwischen den von der Mul tiphasen-Takterzeugungsquelle ausgegebenen Multiphasen-Tak ten erzeugt und das Schwingungssignal nach außen als Aus gangssignal ausgibt; und
eine Aktivierungszeit-Steuerungseinrichtung (56), die den Impulsphasendifferenz-Codierer anfänglich betreibt, die im Impulsphasencodierer erhaltenen Referenzsignal-Periodendaten im digital gesteuerten Oszillator voreinstellt und daraufhin die Erzeugung des Schwingungssignals des digital gesteuerten Oszillators mit einer durch das Referenzsignal vorgegebenen Zeitsteuerung zum Zeitpunkt der Aktivierung des Geräts einleitet.
eine Multiphasen-Takterzeugungsquelle (42), die eine Vielzahl von Taktsignalen mit einer vorbestimmten Phasen differenz als zeitliche Referenz erzeugt;
einen Impulsphasendifferenz-Codierer (42), der die Pe riode des Referenzsignals und die Phasendifferenz zwischen dem Referenzsignal und dem Ausgangssignal in Einheiten der Zeit der Phasendifferenz zwischen den von der Multiphasen- Takterzeugungsquelle ausgegebenen Multiphasen-Takten co diert;
eine Datensteuerungseinrichtung (46), die Frequenz steuerungsdaten zur Phasensynchronisation des Referenzsi gnals und des Ausgangssignals unter Zugrundelegung der von dem Impulsphasendifferenz-Codierer codierten Referenzsi gnal-Periodendaten und der Phasendifferenzdaten des Refe renzsignals und des Ausgangssignals erzeugt;
einen digital gesteuerten Oszillator (54), der ein den von der Datensteuerungseinrichtung ausgegebenen Frequenz steuerungsdaten entsprechendes Schwingungssignal in Einhei ten der Zeit der Phasendifferenz zwischen den von der Mul tiphasen-Takterzeugungsquelle ausgegebenen Multiphasen-Tak ten erzeugt und das Schwingungssignal nach außen als Aus gangssignal ausgibt; und
eine Aktivierungszeit-Steuerungseinrichtung (56), die den Impulsphasendifferenz-Codierer anfänglich betreibt, die im Impulsphasencodierer erhaltenen Referenzsignal-Periodendaten im digital gesteuerten Oszillator voreinstellt und daraufhin die Erzeugung des Schwingungssignals des digital gesteuerten Oszillators mit einer durch das Referenzsignal vorgegebenen Zeitsteuerung zum Zeitpunkt der Aktivierung des Geräts einleitet.
7. PLL-Gerät nach Anspruch 6, gekennzeichnet durch:
eine Teilereinrichtung, die die von der Datensteue rungseinrichtung ausgegebenen Frequenzsteuerungsdaten durch von außen zugeführte Teilerdaten teilt und das Ergebnis dem digital gesteuerten Oszillator zuführt, wobei das Ausgangs signal durch die Teilerdatenfrequenz geteilt wird und dar aufhin dem Impulsphasendifferenz-Codierer zugeführt wird.
eine Teilereinrichtung, die die von der Datensteue rungseinrichtung ausgegebenen Frequenzsteuerungsdaten durch von außen zugeführte Teilerdaten teilt und das Ergebnis dem digital gesteuerten Oszillator zuführt, wobei das Ausgangs signal durch die Teilerdatenfrequenz geteilt wird und dar aufhin dem Impulsphasendifferenz-Codierer zugeführt wird.
8. Oszillator mit variabler Schwingfrequenz nach Anspruch
3, der als digital gesteuerter Oszillator verwendet wird,
wobei das von der Teilereinrichtung erzeugte Divisionser
gebnis Daten, die den Wert vor dem Radixpunkt ausdrücken,
und Daten enthält, die den Wert nach dem Radixpunkt aus
drücken, wobei die den Wert vor dem Radixpunkt ausdrücken
den Daten dem Konstantenaddierer und dem Datenwähler zuge
führt werden und die den Wert nach dem Radixpunkt ausdrüc
kenden Daten jedem der Wähler in der Wählerreihe innerhalb
des Impulserzeugungsgeräts zugeführt werden.
9. PLL-Gerät nach Anspruch 6, dadurch gekennzeichnet, daß
die Multiphasen-Takterzeugungsquelle aufweist:
eine Verzögerungseinrichtung, die aus einer Vielzahl von verbundenen Verzögerungselementen besteht, wobei ein Eingangssignal, das lediglich um eine durch die Anzahl der verbundenen Verzögerungselemente bestimmte Verzögerungszeit verzögert ist, aus vorbestimmten Verbindungspunkten der Verzögerungselemente als Taktsignal ausgegeben wird; und
daß der Impulsphasendifferenz-Codierer aufweist:
eine Digitaldaten-Erzeugungseinrichtung, die das von der Verzögerungseinrichtung zuletzt ausgegebene Verzöge rungssignal erfaßt, während das Referenzsignal und/oder das Ausgangssignal zugeführt wird/werden, und die Digitaldaten erzeugt, die die Verbindungsposition desjenigen Verzöge rungselements innerhalb der Verzögerungseinrichtung ange ben, das das Verzögerungssignal ausgibt; und
eine arithmetische Einrichtung, die die Abweichung zwischen den letzten Digitaldaten und den von der Digital daten-Erzeugungseinrichtung zuvor erzeugten Digitaldaten berechnet und das Berechnungsergebnis als Digitaldaten aus gibt, die die Periode des Referenzsignals und/oder die Pha sendifferenz zwischen dem Referenzsignal und dem Ausgangs signal angeben,
und daß der digital gesteuerte Oszillator aufweist:
eine Signalwähleinrichtung, die ein von demjenigen Verzögerungselement, dessen Verbindungsposition den Ein gangsdaten entspricht, ausgegebenes Verzögerungssignal aus den von der Verzögerungseinrichtung sequentiell ausgegebe nen Verzögerungssignalen auswählt;
eine Impulssignal-Ausgabeeinrichtung, die ein Impuls signal als Schwingungssignal ausgibt, wenn das Verzöge rungssignal von der Signalwähleinrichtung gewählt worden ist; und
eine Eingangsdaten-Aktualisierungseinrichtung, die die von der Signalwähleinrichtung ausgegebenen Eingangsdaten durch Addition der Frequenzsteuerungsdaten zu den Eingangs daten aktualisiert, während die Signalwähleinrichtung ein Verzögerungssignal wählt, nachdem vorbestimmte Eingangsda ten der Signalwähleinrichtung zugeführt worden sind, wenn die Frequenzsteuerungsdaten aus der Datensteuerungseinrich tung zugeführt worden sind.
eine Verzögerungseinrichtung, die aus einer Vielzahl von verbundenen Verzögerungselementen besteht, wobei ein Eingangssignal, das lediglich um eine durch die Anzahl der verbundenen Verzögerungselemente bestimmte Verzögerungszeit verzögert ist, aus vorbestimmten Verbindungspunkten der Verzögerungselemente als Taktsignal ausgegeben wird; und
daß der Impulsphasendifferenz-Codierer aufweist:
eine Digitaldaten-Erzeugungseinrichtung, die das von der Verzögerungseinrichtung zuletzt ausgegebene Verzöge rungssignal erfaßt, während das Referenzsignal und/oder das Ausgangssignal zugeführt wird/werden, und die Digitaldaten erzeugt, die die Verbindungsposition desjenigen Verzöge rungselements innerhalb der Verzögerungseinrichtung ange ben, das das Verzögerungssignal ausgibt; und
eine arithmetische Einrichtung, die die Abweichung zwischen den letzten Digitaldaten und den von der Digital daten-Erzeugungseinrichtung zuvor erzeugten Digitaldaten berechnet und das Berechnungsergebnis als Digitaldaten aus gibt, die die Periode des Referenzsignals und/oder die Pha sendifferenz zwischen dem Referenzsignal und dem Ausgangs signal angeben,
und daß der digital gesteuerte Oszillator aufweist:
eine Signalwähleinrichtung, die ein von demjenigen Verzögerungselement, dessen Verbindungsposition den Ein gangsdaten entspricht, ausgegebenes Verzögerungssignal aus den von der Verzögerungseinrichtung sequentiell ausgegebe nen Verzögerungssignalen auswählt;
eine Impulssignal-Ausgabeeinrichtung, die ein Impuls signal als Schwingungssignal ausgibt, wenn das Verzöge rungssignal von der Signalwähleinrichtung gewählt worden ist; und
eine Eingangsdaten-Aktualisierungseinrichtung, die die von der Signalwähleinrichtung ausgegebenen Eingangsdaten durch Addition der Frequenzsteuerungsdaten zu den Eingangs daten aktualisiert, während die Signalwähleinrichtung ein Verzögerungssignal wählt, nachdem vorbestimmte Eingangsda ten der Signalwähleinrichtung zugeführt worden sind, wenn die Frequenzsteuerungsdaten aus der Datensteuerungseinrich tung zugeführt worden sind.
10. PLL-Gerät nach Anspruch 9, dadurch gekennzeichnet, daß
die die Multiphasen-Takterzeugungsquelle bildenden Verzöge
rungselemente eine Vielzahl von Invertern aufweisen, die in
der Weise zur Bildung einer Ringanordnung miteinander ver
bunden sind, daß ein Impulsrotierer gebildet wird, bei dem
das Impulssignal bei jedem Inverter sequentiell invertiert
wird,
wobei der Impulsphasendifferenz-Codierer weiterhin ei ne erste Zähleinrichtung aufweist, die die Anzahl von Wie derholungen zählt, in denen das Impulssignal innerhalb des Impulsrotierers umläuft, und den entsprechenden Zählstand der arithmetischen Einrichtung als obere Datenbits der in der digitalen Datenerzeugungseinrichtung erzeugten Digital daten zuführt,
und daß der digital gesteuerte Oszillator weiterhin aufweist:
eine zweite Zähleinrichtung, die die Anzahl von Wie derholungen zählt, in denen das Impulssignal im Impulsro tierer umläuft, und ein Erfassungssignal ausgibt, das an gibt, wann der Zählstand den Wert der oberen Datenbits der Eingangsdaten erreicht; und eine Zähl-Steuerungseinrich tung, die den Zählstand der zweiten Zähleinrichtung initia lisiert und den Zählvorgang erneut einleitet, wenn von der zweiten Zähleinrichtung ein Erfassungssignal ausgegeben wird, wobei im digital gesteuerten Oszillator die Eingangs daten-Aktualisierungseinrichtung die von der Signalwählein richtung ausgegebenen Eingangsdaten unter Zugrundelegung der unteren Datenbits und unter Ausschluß der oberen Daten bits der Frequenzsteuerungsdaten aktualisiert, und wobei die Impulssignal-Ausgabeeinrichtung ein Impulssignal aus gibt, wenn von der zweiten Zähleinrichtung ein Erfassungs signal ausgegeben wird und wenn von der Signalwähleinrich tung ein Verzögerungssignal gewählt wird.
wobei der Impulsphasendifferenz-Codierer weiterhin ei ne erste Zähleinrichtung aufweist, die die Anzahl von Wie derholungen zählt, in denen das Impulssignal innerhalb des Impulsrotierers umläuft, und den entsprechenden Zählstand der arithmetischen Einrichtung als obere Datenbits der in der digitalen Datenerzeugungseinrichtung erzeugten Digital daten zuführt,
und daß der digital gesteuerte Oszillator weiterhin aufweist:
eine zweite Zähleinrichtung, die die Anzahl von Wie derholungen zählt, in denen das Impulssignal im Impulsro tierer umläuft, und ein Erfassungssignal ausgibt, das an gibt, wann der Zählstand den Wert der oberen Datenbits der Eingangsdaten erreicht; und eine Zähl-Steuerungseinrich tung, die den Zählstand der zweiten Zähleinrichtung initia lisiert und den Zählvorgang erneut einleitet, wenn von der zweiten Zähleinrichtung ein Erfassungssignal ausgegeben wird, wobei im digital gesteuerten Oszillator die Eingangs daten-Aktualisierungseinrichtung die von der Signalwählein richtung ausgegebenen Eingangsdaten unter Zugrundelegung der unteren Datenbits und unter Ausschluß der oberen Daten bits der Frequenzsteuerungsdaten aktualisiert, und wobei die Impulssignal-Ausgabeeinrichtung ein Impulssignal aus gibt, wenn von der zweiten Zähleinrichtung ein Erfassungs signal ausgegeben wird und wenn von der Signalwähleinrich tung ein Verzögerungssignal gewählt wird.
11. PLL-Gerät nach Anspruch 6, dadurch gekennzeichnet, daß
die Datensteuerungseinrichtung die Frequenzsteuerungsdaten
derart erzeugt, daß die Phasendifferenz zwischen dem Refe
renzsignal und dem Ausgangssignal stets die Hälfte einer
Periode des Referenzsignals beträgt.
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8127 | New person/name/address of the applicant |
Owner name: DENSO CORP., KARIYA, AICHI, JP |
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