DE102008023536A1

DE102008023536A1 - Leistungsarmer und hochauflösender Zeitgeber

Info

Publication number: DE102008023536A1
Application number: DE102008023536A
Authority: DE
Inventors: Horst Diewald; Jörg SCHREINER
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2008-05-14
Filing date: 2008-05-14
Publication date: 2009-11-26
Anticipated expiration: 2028-05-15
Also published as: US8185774B2; DE102008023536B4; US20090284295A1

Abstract

Die vorliegende Erfindung betrifft eine elektronische Vorrichtung, die einen durch ein Eingangstaktsignal angesteuerten Zähler zum Zählen von Taktzyklen und zum Bereitstellen eines Zählerstands umfasst. Die elektronische Vorrichtung umfasst ferner eine Taktsignalerzeugungsstufe, die so eingerichtet ist, dass sie eine erste Reihe von phasenverschobenen Taktsignalen mit m verschiedenen Phasen bereitstellt, wobei die elektronische Vorrichtung so eingerichtet ist, dass sie aus den Logikzuständen der ersten Reihe von m phasenverschobenen Taktsignalen n niedrigstwertige Bit des Zählerstands des Zählers bestimmt.

Description

Die vorliegende Erfindung betrifft allgemein eine elektronische Vorrichtung, umfassend eine Schaltung zur Taktung von Signalen.
Die Leistungsaufnahme digitaler Schaltungen erhöht sich mit zunehmender Taktfrequenz. Deshalb ist es allgemein wünschenswert, die Taktfrequenz eines für die digitale Signalverarbeitung verwendeten Takts zu verringern. Die heutigen, immer höher entwickelten elektronischen Bauelemente erfordern jedoch einen immer höheren Datendurchsatz und folglich höhere Taktfrequenzen. Des Weiteren bestimmt die höchste Taktfrequenz in einem System die höchst mögliche Zeitauflösung. Ein Zeitgeber umfasst zum Beispiel einen Zähler, der typischerweise aus einer Kette von Flipflops besteht, die durch den Systemtakt angesteuert wird. Der Ausgang jedes Flipflops stellt ein Einzelbit einer dem Zeitgeberwert entsprechenden Binärzahl dar. Das niedrigstwertige Bit (LSB) schaltet mit der halben Systemtaktfrequenz um. Das nächst höherwertige Bit schaltet mit einem Viertel der Systemtaktfrequenz um und so weiter bis hin zu dem höchstwertigen Bit (MSB), das mit der niedrigsten Frequenz umschaltet. Da die Leistungsaufnahme eine Funktion der Taktfrequenz und der Frequenz der Zustandsänderungen der Flipflops ist, wird in den Flipflops für die LSB die höchste Leistungsaufnahme verursacht. In einer typischen Anwendung wird der tatsächliche Zeitgeberwert jedoch lediglich von Zeit zu Zeit angefordert, zum Beispiel als Reaktion auf ein bestimmtes Ereignis. Typischerweise wird die in dem Zähler (d. h. dem Zeitgeber) enthaltene Binärzahl dann an ein Register übertragen und für weitere Taktungsaufgaben verwendet. Die von dem Zähler aufgenommene Leistungsaufnahme kann einfach verringert werden, wenn die Taktfrequenz verringert wird. Hierdurch werden jedoch die Auflösung des Zeitgebers und die Gesamtleistung des Zeitgebers eingeschränkt.
Es ist ein Ziel der vorliegenden Erfindung, einen Zeitgeber bereitzustellen, der mit einer verringerten Taktfrequenz und Leistungsaufnahme dieselbe Zeitauflösung und Leistung wie ein herkömmlicher Zeitgeber bereitstellt.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine elektronische Vorrichtung bereitgestellt, die einen durch ein Taktsignal angesteuerten Zähler zum Zählen von Taktzyklen umfasst. Der Zähler stellt einen Zählerstand bereit. Der Zählerstand kann die binäre Darstellung eines Zeitwerts sein. Die elektronische Vorrichtung umfasst ferner eine Taktsignalerzeugungsstufe zur Bereitstellung einer ersten Reihe von m phasenverschobenen Taktsignalen mit m verschiedenen Phasen. Die elektronische Vorrichtung ist so eingerichtet, dass sie von den Logikzuständen der empfangenen ersten Reihe von m phasenverschobenen Taktsignalen n niedrigstwertige Bit des Zählerstands ableitet (d. h. bestimmt). Dies kann ständig oder vorteilhafterweise lediglich zum Zeitpunkt eines Ereignisses durchgeführt werden. Beide Zahlen n und m sind positive ganze Zahlen, und m ist vorzugsweise größer als n. Die beiden Zahlen können das Verhältnis m = 2ⁿ haben, und die Anzahl von MSB ist N-n, wobei N die Bitlänge des Zählerstands ist. Unter diesen Annahmen kann die Frequenz des Zählers um den Faktor m geringer als in herkömmlichen Zählern sein. Gemäß diesem Aspekt der Erfindung kann der Zähler zur Erzeugung eines Zeitwerts eines Zeitgebers verwendet werden. Der Zähler verwendet eine Reihe von phasenverschobenen Signalen als Darstellung der Zeit, d. h. als Darstellung der Werte der LSB des Zählerstands. Ein Hauptvorteil des Konzepts gemäß der vorliegenden Erfindung besteht darin, dass verzögerte Signale mit einer niedrigeren Frequenz bzw. einer längeren Taktperiode als die für die LSB eines herkömmlichen Zählers verwendete Taktperiode verwendet werden, wobei dieselbe Zeitauflösung erreicht wird.
Die Logikzustände der ersten Reihe von phasenverschobenen Signalen entsprechen den n LSB des Zählerstands. Zur Umwandlung der Zustände (z. B. aller m Zustände oder lediglich einiger der Zustände) der phasenverschobenen Signale (z. B. der Reihe von verzögerten Signalen) in einen Digitalcode der LSB eines Zählerstands kann eine Code-Umwandlungsstufe zum Empfangen der phasenverschobenen Signale und zum Durchführen des Umwandlungsschritts bereitgestellt werden.
Da die Taktung für den Umwandlungsschritt der Code-Umwandlungsstufe kritisch sein kann, kann vorteilhafterweise ein Speichermittel zum Empfangen und Speichern der phasenverschobenen Taktsignale zu einem bestimmten Zeitpunkt bereitgestellt werden. Dieser Zeitpunkt kann durch ein Ereignis in der elektronischen Vorrichtung festgelegt werden. Ein Ereignis kann sich auf ein Interruptsignal oder jeden beliebigen anderen Vorfall beziehen, bei dem der Wert der LSB, d. h. der gesamte Zählerstand des Zählers, angefordert wird. Da die Code-Umwandlung als recht zeitaufwändiger Schritt angesehen werden kann, kann es besonders vorteilhaft sein, die phasenverschobenen Werte zwischenzuspeichern, bevor sie in der Code-Umwandlungsstufe bearbeitet werden.
Gemäß einem Aspekt der vorliegenden Erfindung kann die Takterzeugungsstufe eine erste Kette von m Verzögerungselementen umfassen, von denen jedes eine Verzögerung aufweist, die kürzer als eine Taktperiode des für den Zähler verwendeten Taktsignals ist. Das erste Verzögerungselement der ersten Kette von m Verzögerungselementen empfängt das Taktsignal als Eingangstaktsignal, um die erste Reihe von m phasenverschobenen Taktsignalen an den Ausgängen der Verzögerungselemente der ersten Kette von Verzögerungselementen bereitzustellen.
Gemäß einem Aspekt der vorliegenden Erfindung können die m Verzögerungselemente Teil eines Ringoszillators sein. Anders ausgedrückt kann die Kette von Verzögerungselementen vorzugsweise ein Ringoszillator sein, der die Reihe von verzögerten bzw. phasenverschobenen Taktsignalen bereitstellt. Die Verzögerung eines Verzögerungselements in dem Ringoszillator kann dann kürzer als eine Taktperiode des für den Zähler verwendeten Taktsignals sein. Das erste Verzögerungselement der Kette von m Verzögerungselementen empfängt das Taktsignal als Eingangssignal, um die erste Reihe von m phasenverschobenen Taktsignalen an den Ausgängen der Verzögerungselemente der ersten Kette von Verzögerungselementen bereitzustellen. Wie oben erläutert, kann die Verzögerung eines Verzögerungselements in unterschiedlichen Verhältnissen in Bezug auf das Eingangstaktsignal ausgewählt werden, zum Beispiel als jeder beliebige Bruchteil der Eingangstaktperiode. Es können sogar Verzögerungen verwendet werden, die länger als eine Einzeltaktperiode sind, woraus sich eine Verzögerung der gesamten Verzögerungskette ergeben würde, die gleich einem Mehrfachen der Taktperiode des Eingangstaktsignals ist.
Die Code-Umwandlungsstufe kann mit den Ausgängen der Verzögerungselemente der Verzögerungskette (bzw. der Verzögerungselemente des Ringoszillators) gekoppelt sein, und die Code-Umwandlungsstufe ist so eingerichtet, dass sie eine Mehrzahl von niedrigstwertigen Bit des Zählerstands bereitstellt, die auf den Logikzuständen der empfangenen ersten Reihe der m phasenverschobenen Taktsignale zu einem Zeitpunkt des Ereignisses basieren. Entsprechend werden an Stelle der Bereitstellung eines Zählers, in dem ein Flipflop für das niedrigstwertige Bit durch die maximale Taktfrequenz angesteuert wird, die niedrigstwertigen Bit eines Zählers durch Verwendung einer Reihe von phasenverschobenen Taktsignalen bereitgestellt, die jeweils dieselbe niedrige Taktfrequenz aufweisen. Die m phasenverschobenen Taktsignale weisen eine gegenseitige Verzögerung zueinander auf, die kürzer als die Periode des für den Zeitgeber verwendeten Mindesttakts ist. Die Verzögerung sollte zumindest kürzer als die Periode des verschobenen Taktsignals sein, aber es können niedrigere Verzögerungswerte bevorzugt werden, um eine höhere Zeitauflösung zu erreichen. Die Verzögerung eines Verzögerungselements kann der maximal erreichbaren Auflösung des Zeitgebers entsprechen. Die Reihe von phasenverschobenen Taktsignalen stellt Flanken (abfallende oder ansteigende Flanken) bereit, die über eine Taktperiode des Taktsignals gleich verteilt sind wie die Flanken eines Taktsignals mit einer wesentlich höheren Taktfrequenz. Die durch diese Taktsignale angesteuerten elektronischen Bauelemente nehmen jedoch nicht mehr Leistung auf als von der für die höherwertigen Bitwerte des Zählerstands verwendeten, vergleichsweise niedrigen Taktfrequenz benötigt wird, da diese nicht zur Ansteuerung von Flipflops oder dergleichen verwendet werden.
Die Zustände der entsprechenden phasenverschobenen Taktsignale werden als binäre Darstellung einer bestimmten Binärzahl verwendet, bei der es sich um den Inhalt der niedrigstwertigen Bit des Zählers handelt. Gemäß der Anzahl von phasenverschobenen Taktsignalen kann der durch die Reihe von verzögerten Signalen zu einem bestimmten Zeitpunkt dargestellte Code redundant sein, so dass es mehr Codes als mögliche Zahlen gibt, die durch die niedrigstwertigen Bit des Zählerstands dargestellt werden. Ein vorteilhaftes Verhältnis ist jedoch m = 2ⁿ. Entsprechend stellt die vorliegende Erfindung einen Zähler und einen auf einem Zähler basierenden Zeitgeber bereit, die so eingerichtet sind, dass sie weniger Leistung aufnehmen als ein Zähler bzw. Zeitgeber gemäß dem Stand der Technik. Die Zeitauflösung ist jedoch noch immer gleich wie bei einem Zähler, der durch einen Takt mit einer wesentlich höheren Frequenz angesteuert wird. Gemäß einem Aspekt der vorliegenden Erfindung kann die erste Kette von Verzögerungselementen so eingerichtet sein, dass sie eine solche Verzögerung jedes Verzögerungselements aufweist, dass die gesamte Kette der Verzögerungselemente genau eine Periode des Eingangstaktsignals umfasst. Dieser Aspekt der vorliegenden Erfindung sorgt dafür, dass die phasenverschobenen Taktsignale gleichmäßig über eine Taktperiode des Eingangstaktsignals verteilt sind. Der Umfang der Phasenverschiebung der phasenverschobenen Taktsignale überträgt die Informationen über die Werte der LSB des Zählerstands.
Gemäß einem anderen vorteilhaften Aspekt der Erfindung kann die Verzögerung eines einzelnen Verzögerungselements der Kette von Verzögerungselementen jedoch lediglich etwas kürzer als eine Periode des Eingangstaktsignals sein. Des Weiteren kann die gesamte Kette von Verzögerungselementen ein ganzzahliges Vielfaches einer Periode des Eingangstaktsignals umfassen. Diese Aspekte beziehen sich auf die Erkenntnis, dass auch Bruchteile einer Grundtaktperiode zur Erzeugung einer Reihe von phasenverschobenen Taktsignalen verwendet werden können, die dann mehrere Perioden des Grundtaktsignals umfassen können. In dieser Situation kann die Verzögerung eines einzelnen Verzögerungselements einer Verzögerungskette lediglich etwas kürzer als eine Taktperiode sein.
Gemäß einem Aspekt der vorliegenden Erfindung kann der Zeitgeber als zwei Grundstufen umfassend angesehen werden. Eine erste Stufe für die MSB, welche die Architektur und die herkömmlichen Bauelemente eines Zählers umfasst. Eine zweite Stufe ist im Grunde so eingerichtet, dass sie die Reihe von phasenverschobenen Taktsignalen bereitstellt. Sie kann ebenfalls die Codierungsstufe zur Bereitstellung der restlichen LSB des Zählerstands umfassen. Die erste und die zweite Stufe des Zeitgebers bilden gemeinsam einen vollständigen Zeitgeber.
Des Weiteren kann die elektronische Vorrichtung so eingerichtet sein, dass sie den Zeitgeberwert entweder dann speichert, wenn der gesamte Zeitgeberwert oder wenn die Zustände der m verzögerten Signale von der ersten Zählerstufe ausgegeben werden. Da der Schritt der Umwandlung der m verzögerten Signale in einen Zeitgeberwert den kritischsten Pfad darstellen kann, ist es vorteilhaft, zwischen dem Ausgang der ersten Zählerstufe und dem Eingang der Code-Umwandlungsstufe ein Speichermittel zum Speichern der Zustände der m verzögerten Taktsignale bereitzustellen.
Gemäß einem anderen Aspekt der vorliegenden Erfindung umfasst die elektronische Vorrichtung einen Phasen- bzw. Frequenzregelkreis. Der Phasen- bzw. Frequenzregelkreis wird bereitgestellt, um die Reihe von phasenverschobenen (d. h. verzögerten) Taktsignalen mit dem Eingangstaktsignal zu synchronisieren. Die Kette von Verzögerungselementen des Ringoszillators, der die Reihe von phasenverschobenen Taktsignalen bereitstellt, kann vorteilhafterweise Teil des Regelkreises sein. Die Kette von Verzögerungselementen bzw. der Ringoszillator des Regelkreises können dann, wie vorher beschrieben, als Takterzeugungsstufe arbeiten und so eingerichtet sein, dass sie die erste Reihe von m phasenverschobenen Taktsignalen bereitstellen.
In einem vorteilhaften Aspekt der Erfindung werden die höherwertigen Bit des Zählers von einer recht herkömmlichen Zählerstufe bereitgestellt, die durch den Eingangstakt angesteuert wird. Die Zählerstufe für die MSB kann dann zumindest ein Flipflop, typischerweise jedoch eine Mehrzahl von in einer Kette gekoppelten Flipflops umfassen. Das Flipflop für das niedrigstwertige Bit dieser MSB-Stufe des Zählers kann das mit der Eingangstaktfrequenz zu taktende Eingangstaktsignal empfangen. Wie vorher beschrieben, werden die Flipflops der höherwertigen Stellen des Zählers durch entsprechende geteilte, d. h. langsamere, Taktsignale angesteuert, die von dem Eingangstaktsignal abgeleitet werden. Gemäß diesem Aspekt der Erfindung umfasst die elektronische Vorrichtung einen Zähler mit zwei Stufen; eine erste Stufe, welche die Takterzeugungsstufe zum Erzeugen der Reihe von phasenverschobenen Signalen umfasst, und eine zweite Stufe, die zumindest ein Flipflop, typischerweise jedoch eine Mehrzahl von Flipflops umfasst. Die Reihe von in der Takterzeugungsstufe erzeugten phasenverschobenen Taktsignalen ist synchron mit den Eingangstaktsignalen, d. h. mit der Stufe für die MSB. Folglich wird der Regelkreis (Phasen- bzw. Frequenzregelkreis) vorteilhafterweise zur Synchronisierung des Eingangstaktsignals mit der Reihe von phasenverschobenen Signalen verwendet.
Gemäß einem anderen Aspekt der Erfindung wird das Problem der Synchronisierung verschiedener Stufen des Zählers gemäß der vorliegenden Erfindung durch Verwendung eines der Taktsignale der Reihe von phasenverschobenen Taktsignalen zum Ansteuern einer anderen Stufe des Zählers gelöst. Diese andere Stufe kann ein Flipflop umfassen und die Stufe sein, die zur Bestimmung der MSB des Zählers verwendet wird.
Vorteilhafterweise kann der Regelkreis zwei digital bzw. spannungsgesteuerte Oszillatoren (DCO, VCO) umfassen. Wenn zwei gesteuerte Oszillatoren bereitgestellt werden, kann jeder der Oszillatoren so eingerichtet sein, dass er eine entsprechende Reihe der phasenverschobenen Taktsignale bereitstellt, d. h. die beiden Oszillatoren stellen die erste sowie eine zweite Reihe von m phasenverschobenen Taktsignalen bereit. Gemäß diesem Aspekt der Erfindung kann ein Steuermittel zum Umschalten zwischen der ersten Reihe von phasenverschobenen Taktsignalen und der zweiten Reihe von phasenverschobenen Taktsignalen bereitgestellt werden. Die Takterzeugungsstufe bzw. der gesteuerte Oszillator, die in dem Phasen-/Frequenzregelkreis, z. B. einem Phasenregelkreis, enthalten sind, können ebenfalls die erste Kette der Verzögerungselemente und eine zweite Kette von Verzögerungselementen sowie ein Steuermittel zum Umschalten zwischen der Reihe der phasenverschobenen Taktsignale der ersten Kette von Verzögerungselementen und der Reihe von phasenverschobenen Taktsignalen der zweiten Kette von Verzögerungselementen umfassen. Die Ketten von Verzögerungselementen können sich vorteilhafterweise in einer Ringoszillatoranordnung oder einem Teil einer Ringoszillatoranordnung befinden. Die gesteuerten Oszillatoren können als Ringoszillatoren ausgeführt sein, welche die entsprechenden Ketten von Verzögerungselementen umfassen. Um die Reihe von phasenverschobenen Taktsignalen synchron mit dem für die höherwertigen Bit des Zählerstands verwendeten Taktsignal (das die niedrigste Frequenz aufweist) zu halten, kann ein Phasenregelkreis (PLL) verwendet werden. Das Taktsignal kann dann dem Eingang der PLL zugeführt werden, und ein Oszillator der PLL kann so eingerichtet sein, dass er die Reihe von phasenverschobenen Taktsignalen synchron ausgibt. Die Verrastungs- und Steuervorgänge der PLL können jedoch durch die schwankende Taktung der phasenverschobenen Taktsignale Modulationen einbringen, was nicht wünschenswert ist. Folglich werden entweder der gesteuerte Oszillator bzw. die Kette von Verzögerungselementen zweimal bereitgestellt bzw. sind so eingerichtet, dass sie zwei unabhängige Reihen von phasenverschobenen Taktsignalen bereitstellen, um jegliche Modulation der phasenverschobenen Taktsignale zu vermeiden. So lange eine Kette der Verzögerungselemente bzw. ein gesteuerter Oszillator zur Bereitstellung der LSB eines Zählerstands verwendet werden, sind die entsprechende erste bzw. zweite Kette von Verzögerungselementen von dem Phasenregelkreis getrennt. Die Verzögerungskette bzw. der Oszillator, die zur Bereitstellung der Reihe von phasenverschobenen Taktsignalen verwendet werden, nehmen nicht an dem Regelungs- bzw. Steuermechanismus des Phasenregelkreises teil (sind nicht dafür eingerichtet) und werden so lange eingefroren, wie die Ausgänge dieser Verzögerungselemente als Reihe von phasenverschobenen Taktsignalen verwendet werden.
Gemäß einem anderen Aspekt der vorliegenden Erfindung wird eine elektronische Vorrichtung bereitgestellt, die einen Pulsbreitenmodulator umfasst. Der Pulsbreitenmodulator umfasst eine Taktsignalerzeugungsstufe zur Bereitstellung einer ersten Reihe von m phasenverschobenen Taktsignalen mit m verschiedenen Phasen, wobei eine Decodierungsstufe mit einem Ausgang der Taktsignalerzeugungsstufe gekoppelt und so eingerichtet ist, dass sie eines der phasenverschobenen Taktsignale auswählt, um eine Flanke eines Impulses des pulsbreitenmodulierten Signals innerhalb einer Periode des Taktsignals bereitzustellen. In einer vorteilhaften Ausführung kann die Takterzeugungsstufe eine Mehrzahl von Verzögerungselementen umfassen, von denen jedes eine Verzögerung aufweist, die wesentlich kürzer als eine Taktperiode des für den Pulsbreitenmodulator verwendeten Taktsignals ist. Die Verzögerungselemente sind in einer Kette gekoppelt, wobei das erste Verzögerungselement in der Kette das Taktsignal als Eingangssignal empfängt, um an den Ausgängen der Verzögerungselemente eine Reihe von phasenverschobenen Taktsignalen bereitzustellen. Eine Decodierungsstufe ist mit den Ausgängen der Verzögerungselemente gekoppelt und so eingerichtet, dass sie eines der phasenverschobenen Taktsignale auswählt, um eine Flanke eines Impulses des Pulsbreitenmodulationssignals innerhalb einer Periode des Taktsignals bereitzustellen. Gemäß diesem Aspekt der vorliegenden Erfindung ist ein Pulsbreitenmodulator so eingerichtet, dass er von der Grundidee der vorliegenden Erfindung profitiert. Um eine hohe Zeitauflösung zu erreichen, verwendet der Pulsbreitenmodulator eine Reihe von phasenverschobenen Taktsignalen an Stelle einer hohen Grundtaktfrequenz. Die Grundperiode eines Taktsignals wird nicht durch eine bestimmte Verzögerung verlängert, sondern es wird vielmehr die Grundperiode des Taktsignals durch die Flanken einer Reihe von phasenverschobenen Taktsignalen mit derselben Frequenz in kleinere Zeitspannen unterteilt. Entsprechend kann ohne Erhöhung der Komplexität der Schaltung bzw. der Leistungsaufnahme eine Auflösung erreicht werden, die um den Faktor m höher als in herkömmlichen Schaltkreisen ist, wenn eine Schaltung gemäß der vorliegenden Erfindung, einschließlich einer Kette von Verzögerungselementen, verwendet wird.
Die vorliegende Erfindung stellt ebenfalls ein Verfahren zur Bereitstellung eines binären Zeitgeberwerts bereit. Entsprechend werden Taktzyklen eines Taktsignals gezählt, um einen Zählerstand zu erhalten, der eine Mehrzahl von höchstwertigen Bitwerten des binären Zeitgeberwerts darstellt. Es wird eine Reihe von phasenverschobenen Taktsignalen erzeugt. Jedes der phasenverschobenen Taktsignale ist in Bezug auf ein anderes Taktsignal um weniger als eine Taktperiode des Taktsignals verzögert. Es wird eine Mehrzahl von niedrigstwertigen Bitwerten bestimmt, die auf den Zuständen der phasenverschobenen Taktsignale der Reihe von phasenverschobenen Taktsignalen zu einem Zeitpunkt eines Ereignisses basieren. Der binäre Zeitgeberwert besteht aus den niedrigstwertigen Bitwerten und den höchstwertigen Bitwerten, oder anders ausgedrückt besteht der binäre Zeitgeberwert zum Teil aus den niedrigstwertigen Bitwerten und den höchstwertigen Bitwerten. Das Verfahren gemäß der vorliegenden Erfindung sorgt dafür, dass eine erhebliche Menge an Leistung eingespart werden kann, da die Taktfrequenz wesentlich niedriger als in herkömmlichen Systemen sein kann.
Des Weiteren kann ein Impuls eines pulsbreitenmodulierten Signals durch eine Reihe von phasenverschobenen Taktsignalen erzeugt werden. Jedes der phasenverschobenen Taktsignale ist in Bezug auf ein anderes verzögertes Taktsignal um eine Verzögerung verzögert, die wesentlich kürzer als eine Taktperiode des Taktsignals ist. Eines der phasenverschobenen Taktsignale wird ausgewählt, und eine Flanke des Impulses der pulsbreitenmodulierten Signale wird durch Verwendung des ausgewählten Taktsignals innerhalb einer Periode des Taktsignals angepasst. Entsprechend kann die höhere Zeitauflösung durch das Vorhandensein der mehreren Flanken der Reihe von phasenverschobenen Taktsignalen innerhalb eines bestimmten Zeitsegments eines einzelnen Taktsignals der Reihe erreicht werden. Das Zeitsegment ist zum Beispiel eine Periode des Eingangstaktsignals.
Gemäß einem vorteilhaften Aspekt der vorliegenden Erfindung kann ein Verzögerungselement eine Verzögerung t_τ bereitstellen, und t_τ kann als 2^(–k)/f_IN festgelegt sein, wobei k eine ganze Zahl größer als 0 und f_IN die Frequenz des Eingangstaktsignals der Kette von Verzögerungselementen ist. Allgemein kann t_τ ein beliebiger Bruchteil von 1/f_IN sein, aber in vielen Anwendungen kann ein binäres Verhältnis vorteilhaft sein. Insbesondere dann, wenn die Anzahl m von verzögerten Taktsignalen gleich 2^k gewählt wird, was bedeutet, dass k = n ist, wenn n wie vorher festgelegt ist, kann ein äußerst vorteilhaftes Verhältnis erreicht werden.
Weitere Aspekte der vorliegenden Erfindung ergeben sich aus der untenstehenden Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen. Es zeigen:
1A ein Schaubild einer ersten Ausführungsform der vorliegenden Erfindung;
1B ein Schaubild einer zweiten Ausführungsform der vorliegenden Erfindung;
2 Signalverläufe, die sich auf eine Ausführungsform der vorliegenden Erfindung beziehen;
3 Signalverläufe, die sich auf eine andere Ausführungsform der vorliegenden Erfindung beziehen;
4 einen vereinfachten Schaltplan einer möglichen Ausführung einer Verzögerungsstufe gemäß der vorliegenden Erfindung;
5 einen Phasenregelkreis gemäß Aspekten der vorliegenden Erfindung; und
6 eine Verzögerungskette in einem Phasenregelkreis, die gemäß der vorliegenden Erfindung ausgeführt ist.
1A zeigt ein vereinfachtes Schaubild einer ersten Ausführungsform der vorliegenden Erfindung, die sich auf eine Eingangssignal-Erfassungsbetriebsart bezieht. Die elektronische Vorrichtung umfasst eine erste Zählerstufe TM1 und eine zweite Zählerstufe TM2, die beide das Eingangstaktsignal f_IN als Eingangstaktsignal empfangen. Die zweite Zählerstufe TM2 umfasst einen herkömmlichen Zähler, der zum Beispiel aus einer Kette von Speichereinheiten wie Flipflops besteht. Die erste Zählerstufe TM1 umfasst eine Kette von Verzögerungselementen (d. h. als Teil eines Ringoszillators) und gibt an die Code-Umwandlungsstufe CCS eine Reihe von m phasenverschobenen Taktsignalen aus. Wenn ein bestimmtes Ereignis eintritt, wird das Ereigniserfassungssignal CapEv ausgegeben, und das Zeitgeberwert-Auswahlsignal SELM fordert die erste Zählerstufe TM1 auf, die Zustände der Reihe von m phasenverschobenen Taktsignalen an die Code-Umwandlungsstufe CCS auszugeben. Die Code-Umwandlungsstufe CCS wandelt die Zustände der Reihe von m phasenverschobenen Taktsignalen in eine Gruppe von n niedrigstwertigen Bit eines Zählerwerts mit einer Bitlänge von n um. m kann dann als m = 2ⁿ festgelegt sein, wobei m jedoch auch niedriger als 2ⁿ sein kann. Die zweite Zählerstufe TM2 stellt die restlichen höherwertigen Bit N-n bereit, wobei N die Gesamtanzahl von Bit des Zeitgeberwerts ist. Folglich stellen die N-n MSB und die n LSB einen vollständigen Zählerstand bzw. einen vollständigen Zeitgeberwert mit Bitlänge N dar, die als Reaktion auf eine Ereigniserfassung CapEv in einem Register REG mit Länge N erfasst werden können. Die Registerinhalte des Registers REG können dann mit einem Zielwert in einem Komparator (nicht gezeigt) verglichen werden, um weitere Bauelemente der Schaltung zu steuern.
Gemäß einem anderen Aspekt der Erfindung kann die elektronische Vorrichtung so eingerichtet sein, dass sie die Zustände der Reihe von m phasenverschobenen Taktsignalen an Stelle oder zusätzlich zur Speicherung des Zeitgeber-/Zählerwerts speichert. Dies wird durch ein zusätzliches Register REG2 angezeigt, das optional mit dem Ausgang der ersten Zählerstufe TM1 und der Code-Umwandlungsstufe gekoppelt sein kann. In dieser Ausführungsform der Erfindung kann die benötigte Größe des Speichermittels REG2 über derjenigen in einer Ausführungsform liegen, in der lediglich der Zeitgeber-/Zählerwert gespeichert wird, aber die Anforderungen an die Taktung sind moderat, da die Code-Umwandlungsstufe CCS typischerweise am längsten zur Durchführung des Umwandlungsschritts benötigt.
Entweder kann das Eingangstaktsignal f_IN zum Ansteuern der zweiten Zählerstufe TM2 verwendet werden, oder alternativ dazu kann ein in der ersten Zählerstufe TM1 erzeugtes Taktsignal zum Ansteuern von TM2 verwendet werden. Dies ist durch einen Schalter angezeigt, der die zweite Zählerstufe TM2 entweder direkt mit dem Eingangstakt f_IN oder mit einem Ausgang von TM1 verbindet. Anstatt einen Schalter zu verwenden, können die beiden durch den Schalter erreichten Anordnungen auch als zwei unterschiedliche Ausführungsformen angesehen werden. Die Verwendung des Eingangstaktsignals f_IN für beide Stufen TM1 und TM2 stellt hohe Synchronisierungsanforderungen an beide Stufen. Des Weiteren müssen die in der ersten Zählerstufe TM1 bereitgestellten Verzögerungen bzw. Phasenverschiebungen synchron mit den Taktperioden des Eingangstaktsignals sein. Andernfalls stimmen der durch die Reihe von verzögerten bzw. phasenverschobenen Taktsignalen von TM1 dargestellte Binärwert und der in der zweiten Stufe TM2 enthaltene Zählerstand möglicherweise nicht miteinander überein, d. h. deren kombinierter Zählerstand kann inkorrekt sein. Obwohl die Synchronisierung durch Verwendung eines Phasen- bzw. Frequenzregelkreises durchgeführt werden kann, wird in 1 eine einfachere und zuverlässigere Lösung gezeigt. Entsprechend wird ein ausgewähltes phasenverschobenes Taktsignal f_s, das eines der Taktsignale aus der Reihe von phasenverschobenen Taktsignalen ist, zum Ansteuern der zweiten Zählerstufe TM2 verwendet. Der Schalter zeigt an, dass entweder das Eingangstaktsignal oder ein Taktsignal aus der Reihe von verzögerten/phasenverschobenen Taktsignalen als Taktsignal für die zweite Stufe TM2 verwendet werden kann. Die Verwendung eines phasenverschobenen Taktsignals gestattet es, den Zeitpunkt (d. h. die Flanken des Eingangstaktsignals), zu dem sich der Zählerwert der zweiten Zählerstufe TM2 ändert, genau zu bestimmen.
1B zeigt ein vereinfachtes Schaubild einer zweiten Ausführungsform der vorliegenden Erfindung. 1B basiert auf dem in 1A gezeigten Zähler. Gleiche Bezugszeichen bzw. -namen in den 1A und 1B beziehen sich auf gleiche Funktionsblöcke, und es wird angenommen, dass sie dieselbe Funktionalität bereitstellen. 1A betrifft eine Ausgangssignal-Vergleichsbetriebsart, in der das Ausgangssignal der aus TM1 und TM2 bestehenden Zählerstufe mit einem vorgegebenen, in dem Register REG gespeicherten Wert verglichen wird. Die Ausgangssignal-Vergleichsbetriebsart kann zur Erzeugung von pulsbreitenmodulierten Signalen verwendet werden. Ein Ausgang der ersten Zählerstufe TM1 kann mit der Code-Umwandlungsstufe CCS gekoppelt sein, um der Code-Umwandlungsstufe CCS die m phasenverschobenen Taktsignale bereitzustellen. Die Code-Umwandlungsstufe CCS kann mit einer ersten Komparatorstufe Comp1 gekoppelt sein. Comp1 empfängt die n niedrigstwertigen Bit (LSB) von CCS. Die erste Komparatorstufe Comp1 vergleicht die n Bit mit n Bit eines in dem Register REG gespeicherten Digitalwerts. Die Pulsbreitenmodulator-Steuerstufe PWMCntl empfängt das Ausgangssignal von der ersten Komparatorstufe Comp1. Des Weiteren empfängt die Pulsbreitenmodulator-Steuerstufe PWMCntl ebenfalls ein anderes Komparatorausgangssignal von einem zweiten Komparator/einer zweiten Komparatorstufe Comp2, die einen vorgegebenen, in dem Register REG gespeicherten N-n-Bitwert mit den von der zweiten Zählerstufe TM2 ausgegebenen N-n höherwertigen Bit vergleicht. Die Pulsbreitenmodulator-Steuerstufe PWMCntl wird durch die Komparatorausgangssignale angesteuert, um einen oder mehrere Impulse mit einer bestimmten Länge zu erzeugen. Der entsprechende Impuls bzw. mehrere Impulse mit der entsprechenden Länge werden dann durch den Ausgangsanschluss PWMOUT ausgegeben. Die Auflösung des Impulses kann unter Verwendung derselben Taktfrequenz des Eingangstaktsignals f_IN wesentlich höher sein als diejenige, die mit einem herkömmlichen System erreicht werden kann. An Stelle von zwei Komparatorstufen Comp1 und Comp2 kann nur ein Komparator verwendet werden. Die Pulsbreitenmodulator-Steuerstufe PWMCntl kann jede beliebige Steuer- bzw. Logikfunktionalität enthalten, die zur Erzeugung des Impulses benötigt wird. In einer effizienten Ausführung kann jedoch ein D-Flipflop verwendet werden. Der Ausgang der zweiten Komparatorstufe Comp1 (d. h. der für die LSB verwendeten) kann dann mit einem Takteingang des D-Flipflops gekoppelt sein. Der Dateneingang kann mit dem Ausgang der zweiten Komparatorstufe Comp2 gekoppelt sein (d. h. der für die MSB des Zählerstands verwendeten).
2 zeigt Signalverläufe, die sich auf eine Reihe von phasenverschobenen Taktsignalen S1–S8 beziehen, die jeweils in Bezug auf ein nachfolgendes phasenverschobenes Taktsignal um eine Verzögerung t_τ verzögert, d. h. phasenverschoben, sind. Das in 2 gezeigte Beispiel betrifft eine Situation, in der n = 2 und m = 8 sein können. Die Grundfrequenz aller in 2 gezeigten Taktsignale S1 bis S8 ist f_IN. Die Zeitauflösung aller Taktsignale ist jedoch wesentlich höher als durch die Grundtaktfrequenz f_IN des Eingangstaktsignals bereitgestellt wird. Falls ein Ereignis eintritt, was durch einen Fehler CapEv angezeigt ist, werden die Zustände der unterschiedlichen phasenverschobenen Taktsignale als Darstellung eines entsprechenden n-Bit-Werts eines Zählerstands innerhalb der entsprechenden Zeitscheibe (Segment) ts3 mit einer Dauer von t_τ verwendet. Jede Zeitscheibe ts1 bis ts16 hat eine einzigartige Folge von Zuständen der Signale S1 bis S8 und kann folglich, wie in den 1A und 1B gezeigt, unter Verwendung einer Code-Umwandlungsstufe CCS zum Beispiel in eine entsprechende 2-Bit-Zahl umgewandelt werden. Die phasenverschobenen Taktsignale S1 bis S8 stellen mehr unterschiedliche Zustände bereit als für die beiden LSB eines Zählerstands benötigt wird. Folglich sollte eine Code-Umwandlungsstufe CCS bereitgestellt werden, die so eingerichtet ist, dass sie die notwendige Code-Verringerung durchführen kann.
Eine andere, leicht unterschiedliche Ausführungsform ist in 3 gezeigt, in der die Reihe von verzögerten bzw. phasenverschobenen Taktsignalen 16 Taktsignale S1 bis S16 umfasst. Die sechzehn Taktsignale S1 bis S16 können ebenfalls einer Steuerstufe CNTL zugeführt werden, und es wird ein Auswahlsignal bereitgestellt, um eins der sechzehn phasenverschobenen Taktsignale auszuwählen, um zum Beispiel eine Flanke eines Impulses eines pulsbreitenmodulierten Steuersignals zu bestimmen. Die Steuerstufe kann in der in 1B gezeigten Pulsbreitenmodulator-Steuerstufe PWMCNTL enthalten sein. Die Flanken der Reihe von phasenverschobenen Taktsignalen S1 bis S16 umfassen eine Periode 1/f_IN des für den elektronischen Schaltkreis verwendeten Eingangstaktsignals. Tatsächlich sind die steigenden Flanken der Reihe von sechzehn phasenverschobenen Taktsignalen S1 bis S16 gleichmäßig über eine Taktperiode verteilt.
Es ist gleichermaßen möglich, eine Reihe von acht Taktsignalen zu verwenden, wie in 2 gezeigt ist, wobei die steigenden Flanken gleichmäßig über die erste halbe Periode des Eingangstaktsignals verteilt sind und die fallenden Flanken der Reihe von phasenverschobenen Taktsignalen ebenfalls gleichmäßig über die andere halbe Taktperiode verteilt sind. Um lediglich steigende oder fallende Taktflanken zu empfangen, die gleichmäßig über die gesamte Taktperiode des Eingangstakts verteilt sind, kann die Reihe von acht verzögerten Taktsignalen durch Inverter geleitet werden.
4 zeigt einen vereinfachten Schaltplan einer möglichen Ausführung des zum Erzeugen der Reihe der in 3 gezeigten phasenverschobenen Taktsignale S1 bis S16 verwendeten Verzögerungsschaltkreises. Entsprechend gibt es eine Kette von Verzögerungselementen DEL1 bis DEL16, an deren Ausgängen die ebenfalls in 3 gezeigten phasenverschobenen Taktsignale S1 bis S16 bereitgestellt werden. Jedes der Taktsignale hat eine Verzögerung von t_τ, die wesentlich kürzer als die Periode des Taktsignals mit einer Taktfrequenz von f_IN ist. Vorteilhafte Werte für t_τ sind t_τ = 2^(–k)/f_IN wobei k eine ganze Zahl größer als 0 ist. Die Anzahl m von verzögerten Taktsignalen kann gleich 2^k sein. Die Verzögerungselemente sind als Ringoszillator angeordnet. Der Ringoszillator kann vorzugsweise ein gesteuerter Oszillator (DCO, VCO) sein. Folglich sind die Verzögerungselemente einstellbar, d. h. ihre Verzögerung kann eingestellt werden, um die Schwingfrequenz des DCO, VCO anzupassen.
5 zeigt einen Phasenregelkreis gemäß einem Aspekt der vorliegenden Erfindung. Der Phasenregelkreis umfasst einen Phasen-/Frequenzdetektor PFD, der das Taktsignal mit der Grundfrequenz f_IN des Systems empfängt. Der Ausgang des Phasen-/Frequenzdetektors wird an ein Filter FIT und von dort an einen ersten digital oder analog gesteuerten Oszillator DCO1 bzw. VCO1 geleitet. Es wird eine Steuerstufe CNTL bereitgestellt, um den Phasenregelkreis zu steuern, so dass entweder ein erster Oszillator DCO1/VCO1 oder ein zweiter Oszillator DCO2/VCO2 in die Schleife gekoppelt wird. Folglich werden die Auswahlstufen SEL1 und SEL2 bereitgestellt, welche die entsprechenden Eingänge und Ausgänge in die Schleife koppeln. Um jegliche Modulation der verzögerten Ausgangssignale zu vermeiden, wird entweder die erste oder die zweite Reihe von verzögerten Signalen S1 bis S16, die entweder von dem ersten Oszillator DCO1/VCO1 oder dem zweiten Oszillator DCO2/VCO2 erzeugt werden, an den Ausgang OUTM weitergeleitet. Entsprechend wird einer der Oszillatoren durch Verwendung des Phasenregelkreises, der den Phasen-/Frequenzdetektor PFD, das Filter FIT und den entsprechenden Oszillator DCO1/VCO1 bzw. DCO2/VCO2 umfasst, eingestellt. Der entsprechende andere Oszillator DCO1/VCO1 bzw. DCO2/VCO2 wird eingefroren und zur Bereitstellung des entsprechenden Ausgangssignals OUTM verwendet. Nach einer bestimmten vorbestimmten Zeit wird der Oszillator, der nicht zur Bereitstellung des Ausgangssignals OUTM verwendet wird, in den Phasenregelkreis gekoppelt und eingestellt, damit ein synchrones Ausgangssignal OUTM bereitgestellt wird.
6 zeigt einen vereinfachten Schaltplan einer möglichen Ausführung einer Verzögerungsstufe in einem Phasenregelkreis gemäß der vorliegenden Erfindung. Entsprechend kann in einem digital oder analog gesteuerten Oszillator DCO1/VCO1 bzw. DCO2/VCO2 eine die Verzögerungselemente DEL11 bis DEL16 umfassende Verzögerungskette bereitgestellt werden. Des Weiteren können zwei Verzögerungsketten, wie die in 6 gezeigte, in einem einzelnen Oszillator enthalten sein, um zu vermeiden, dass zwei Oszillatoren bereitgestellt werden müssen. Die Ausgänge der Verzögerungselemente DEL11 bis DEL16 werden durch Verwendung eines Multiplexers MUX und eines digitalen Steuersignals DIGCNTL ausgewählt.

Claims

Elektronische Vorrichtung, umfassend einen durch ein Eingangstaktsignal angesteuerten Zähler zum Zählen von Taktzyklen und zur Bereitstellung eines Zählerstands, wobei die elektronische Vorrichtung ferner eine Taktsignalerzeugungsstufe umfasst, die so eingerichtet ist, dass sie eine erste Reihe von phasenverschobenen Taktsignalen mit m verschiedenen Phasen bereitstellt, wobei die elektronische Vorrichtung so eingerichtet ist, dass sie aus den Logikzuständen der ersten Reihe von m phasenverschobenen Taktsignalen n niedrigstwertige Bit des Zählerstands des Zählers bestimmt.
Elektronische Vorrichtung gemäß Anspruch 1, ferner umfassend eine Code-Umwandlungsstufe zum Umwandeln von m Zuständen der Reihe von phasenverschobenen Taktsignalen in die n niedrigstwertigen Bit des Zählerstands.
Elektronische Vorrichtung gemäß Anspruch 2, ferner umfassend ein Speichermittel zum Speichern der Zustände der ersten Reihe von phasenverschobenen Taktsignalen, das zwischen die Takterzeugungsstufe und die Code-Umwandlungsstufe gekoppelt ist.
Elektronische Vorrichtung gemäß Anspruch 1 oder 2, bei der die Takterzeugungsstufe eine erste Kette von Verzögerungselementen umfasst, wobei jedes der Verzögerungselemente eine Verzögerung aufweist, die kürzer als eine Taktperiode des für den Zähler verwendeten Eingangstaktsignals ist, wobei das erste Verzögerungselement der ersten Kette von Verzögerungselementen so eingerichtet ist, dass es das Taktsignal als Eingangssignal empfängt, um an den Ausgängen der Verzögerungselemente der ersten Kette von Verzögerungselementen die erste Reihe von m phasenverschobenen Taktsignalen bereitzustellen.
Elektronische Vorrichtung gemäß Anspruch 4, bei der die Kette von Verzögerungselementen als Ringoszillator angeordnet ist.
Elektronische Vorrichtung gemäß einem der vorhergehenden Ansprüche, ferner umfassend einen Phasenregelkreis bzw. einen Frequenzregelkreis, die so eingerichtet sind, dass sie die erste Reihe von phasenverschobenen Taktsignalen mit dem Eingangstakt synchronisieren.
Elektronische Vorrichtung gemäß einem der vorhergehenden Ansprüche, bei der die Takterzeugungsstufe ein Flipflop umfasst, das so eingerichtet ist, dass es ein höherwertiges Bit des Zählerstands ausgibt.
Elektronische Vorrichtung gemäß Anspruch 7, bei der zumindest ein Flipflop durch eines der Taktsignale der ersten Reihe von Taktsignalen angesteuert wird.
Elektronische Vorrichtung gemäß einem der Ansprüche 6 bis 8, bei der eine zweite Reihe von m phasenverschobenen Taktsignalen bereitgestellt wird, und wobei die Vorrichtung ferner ein Steuermittel zum Umschalten zwischen der ersten Reihe von phasenverschobenen Taktsignalen und der zweiten Reihe von phasenverschobenen Taktsignalen umfasst.
Elektronische Vorrichtung gemäß einem der Ansprüche 4 bis 9, bei der ein Verzögerungselement eine Verzögerung von t_τ bereitstellt und t_τ gleich 2^(–k)/f_IN ist, wobei k eine ganze Zahl größer als 0 ist und f_IN die Frequenz des Eingangstaktsignals der Kette von Verzögerungselementen ist.
Elektronische Vorrichtung gemäß Anspruch 10, bei der die Anzahl m von verzögerten Taktsignalen gleich 2^k ist.
Elektronische Vorrichtung, umfassend einen Pulsbreitenmodulator, der umfasst: eine Taktsignalerzeugungsstufe zur Bereitstellung einer ersten Reihe von m phasenverschobenen Taktsignalen mit m verschiedenen Phasen, wobei eine Decodierungsstufe mit einem Ausgang der Taktsignalerzeugungsstufe gekoppelt und so eingerichtet ist, dass sie eines der phasenverschobenen Taktsignale auswählt, um eine Flanke eines Impulses des pulsbreitenmodulierten Signals innerhalb einer Periode des Taktsignals bereitzustellen.
Verfahren zur Bereitstellung eines Zeitgeberwerts, wobei das Verfahren umfasst: Zählen von Taktzyklen eines Taktsignals, um einen Zählerstand zu erhalten, der eine Mehrzahl von höchstwertigen Bitwerten des Zeitgeberwerts darstellt, Erzeugen einer Reihe von m phasenverschobenen Taktsignalen, wobei jedes der phasenverschobenen Taktsignale in Bezug auf ein anderes Taktsignal um weniger als eine Taktperiode des Taktsignals verzögert ist, Bestimmen einer Mehrzahl von n niedrigstwertigen Bitwerten basierend auf den Zuständen der phasenverschobenen Taktsignale der Reihe von phasenverschobenen Taktsignalen, und Bilden des Zeitgeberwerts durch Verwendung der niedrigstwertigen Bitwerte und der höchstwertigen Bitwerte.
Verfahren zur Bereitstellung eines Impulses eines pulsbreitenmodulierten Signals, wobei das Verfahren umfasst: Erzeugen einer Reihe von phasenverschobenen Taktsignalen, wobei jedes der phasenverschobenen Taktsignale in Bezug auf ein anderes verzögertes Taktsignal um eine Verzögerung verzögert ist, die wesentlich kürzer als eine Taktperiode des Taktsignals ist, Auswählen eines der phasenverschobenen Taktsignale, und Anpassen einer Flanke des Impulses des pulsbreitenmodulierten Signals innerhalb einer Periode des Taktsignals durch Verwendung des ausgewählten Taktsignals.