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Hintergrund der Erfindung
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Die
vorliegende Erfindung bezieht sich allgemein auf integrierte Schaltkreise
(IC) und besonders auf einen Phasenselektorschaltkreis, der Störspitzen im
Ausgangssignal während
der Phasenumschaltung vermeidet.
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Phasenselektion
ist eine gebräuchliche Technik,
die bei der digitalen Taktrückgewinnung
und in digitalen PLL-Schaltungen (phase locked loop) verwendet wird.
Digitale Taktrückgewinnung
und digitale PLL-Schemata sind in der Technik wohlbekannt. In einer
Schaltkreis-Anwendung erzeugt eine Taktgeneratorquelle vielphasige
Taktsignale mit unterschiedlichen Phasen. Der Schaltkreis kann einen Multiplexer
(MUX) enthalten, der ein Taktsignal mit einer gegebenen Phase auswählt, um
es als einziges Ausgabetaktsignal bereitzustellen. Z. B. bei einer
Anwendung auf eine PLL-Schaltung kann eine ausgewählte Phase
oder ein ausgewählter
Takt dann einer PLL-Schaltung zum Vergleich zugeführt werden.
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Ein
Problem mit dem beschriebenen Verfahren ist jedoch die Möglichkeit
für Störspitzen
in dem Ausgangssignal, wenn der MUX von einer Phase zu einer anderen
Phase umschaltet. Es ist schwierig, Signalstörspitzen zu vermeiden, besonders
bei hohen Geschwindigkeiten. 1 zeigt
ein Zeitablaufdiagramm, das den Betrieb eines konventionellen Phasenselektors
veranschaulicht, der eine Störspitze (unerwünschte Taktübergangskante)
erzeugt, wenn die Ausgabe von einem Taktsignal(Phasensignal) zu einem
anderen umschaltet.
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US-Patent 4,888,729 bezieht
sich auf einen variablen Frequenzoszillator, wobei dessen Frequenz
erreicht wird indem Erhöhungs-
und Verringerungseingaben an einen Kontrollblock gegeben werden,
der zwischen ausgewählten
Phasenhaltesignaleingaben einer externen Quelle auswählt. Dabei
wird ein Schließen-vor-Öffnen Algorithmus
verwendet, um Taktstörungen
beim Ändern
der Phase zu verhindern. Wenn zwischen Phasen geschaltet wird, gibt
US 4,888,729 an, dass das
eine Signal aktiviert wird, bevor das andere Signal deaktiviert
wird. Wenn ein Erhöhungs-
oder Verringerungssignal empfangen wird, wird ein Phasensignal ausgewählt, das
sich direkt neben den vorherge henden Phasensignal befindet, wobei
zwei Signale für
eine bestimmte Zeit gleichzeitig ausgegeben werden.
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Immer
noch mit Bezug auf 1 werden zwei Phasen- oder Taktsignale
Phase2 und Phase3 von einer Takterzeugungsquelle auf einen Ausgang OutClk
eines Phasenselektors gemultiplext. Während auch noch andere Taktsignale
(nicht gezeigt) vorhanden sein können,
zeigt das vorliegende Beispiel zur leichteren Darstellung nur zwei
Taktsignale. Ein Multiplexerauswahlsignal (nicht gezeigt) schaltet den
Ausgang OutClk von einer Phase zu der anderen Phase um. Falls das
Multiplexerauswahlsignal wie gezeigt von Phase2 zu Phase3 im Zeitpunkt
t1 umschaltet, während
zu diesem Zeitpunkt Phase2 auf niedrigem Pegel liegt und bevor Phase3
auf niedrigen Pegel geht, würde
eine Störspitze
in der Ausgabe OutClk auftreten. Falls gleichermaßen das
Multiplexerauswahlsignal die Ausgabe von Phase2 auf Phase3 umschaltet,
nachdem Phase2 auf hohen Pegel gegangen ist und bevor Phase3 auf
hohen Pegel geht, würde
eine Störspitze
auftreten. Die Dauer der Störspitze
würde von
dem genauen Zeitpunkt abhängen,
zu dem der Übergang
erfolgt.
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Solche
Störspitzen
in der Ausgabe des Phasenselektors sind unerwünscht, weil sie eine fehlerhafte
Ausgabe verursachen. Probleme können
sich z. B. ergeben, wenn solch eine Störspitze einen Zähler anstößt. Bei
hohen Geschwindigkeiten wird die Zeitsteuerung zur Vermeidung solcher
Störspitzen zunehmend
schwierig und unvorhersehbar aufgrund der den Schaltlogikgattern
eigenen Verzögerungen. Solche
Fortpflanzungsverzögerungen
können
die geeignete Synchronisation der Multiplexerübergänge zwecks Vermeidung von Störspitzen
verhindern.
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Bei
einem stets anwachsenden Bedarf nach höherer Betriebsgeschwindigkeit
für integrierte Schaltkreise
besteht ein Bedarf für
einen Phasenauswahlschaltkreis, der Störspitzen im Ausgangssignal während der
Phasenumschaltung vermeidet.
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Die
vorliegende Erfindung befriedigt diesen Bedarf mit einem Phasenauswahlschaltkreis,
der ohne Störspitzen
im Ausgangssignal sowohl bei niedrigen als auch hohen Geschwindigkeiten
arbeitet, während
die Funktionalität
der Vorrichtung erhalten bleibt.
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Zusammenfassung der Erfindung
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Die
Erfindung sieht ein Verfahren und einen Schaltkreis für die Auswahl
von Phasen vor, während Störspitzen
im Ausgangssignal während
einer Phasenumschaltung vermieden werden. Die Erfindung wird durch
die Ansprüche
1 bis 9 definiert.
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Ein
weiteres Verstehen der Natur, der Ziele, Merkmale und Vorteile der
vorliegenden Erfindung wird erreicht durch Betrachtung der folgenden
Abschnitte der Spezifikation, einschließlich der begleitenden Zeichnungen
und angefügten
Ansprüche.
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Kurze Beschreibung der Zeichnungen
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1 zeigt
ein Zeitablaufdiagramm, das den Betrieb eines konventionellen Phasenauswahlschaltkreises
veranschaulicht, der eine Störspitze
erzeugt, wenn der Ausgang von einem Taktsignal zu einem anderen
Taktsignal umschaltet;
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2 zeigt
ein Blockdiagramm auf höchster Ebene
eines Phasenselektors mit einem Phasenmultiplizierer- und einem
Taktteilerschaltkreis und eines Phasenschaltmultiplexerschaltkreises
nach einer Ausführungsform
der vorliegenden Erfindung;
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3 zeigt
ein schematisches Diagramm auf höchster
Ebene eines Phasenmultiplizierer- und Taktteilerschaltkreises mit
Registern nach einer Ausführungsform
der vorliegenden Erfindung;
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4 zeigt
ein Zeitablaufdiagramm, das den Betrieb des Phasenmultiplzierer-
und Taktteilerschaltkreises von 3 veranschaulicht,
einschließlich
der Taktsignale, die dem Phasenmultiplzierer- und Taktteilerschaltkreis
zugeführt
werden und den sich ergebenden Taktsignalen, die den Schaltkreis verlassen;
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5 zeigt
ein schematisches Diagramm auf höchster
Ebene eines Phasenschaltmultiplexerschaltkreises einschließlich zweier
Selektorschaltkreise nach einer Ausführungsform der vorliegenden Erfindung;
und
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6 zeigt
ein Zeitablaufdiagramm, das den Betrieb eines Phasenselektors veranschaulicht,
einschließlich
zweier Phasenauswahlsignale, zweier korrespondierenden Phasensignale,
und der sich ergebenden Ausgangssignale ohne Störspitzen nach einer Ausführungsform
der vorliegenden Erfindung.
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Detaillierte
Beschreibung der bevorzugten Ausführungsform Im Folgenden wird
eine bevorzugte Ausführungsform
der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen
beschrieben. In der folgenden Beschreibung werden wohlbekannte Funktionen
oder Konstruktionen nicht im Detail beschrieben, da sie die Erfindung
mit unnötigem
Detail verschleiern würden.
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2 zeigt
ein Blockdiagramm auf höchster Ebene
eines Phasenselektors 200 mit einem Phasenmultiplizierer-
und einem Taktteilerschaltkreis 210 und eines Phasenschaltmultiplexerschaltkreises 220 nach
einer Ausführungsform
der vorliegenden Erfindung. In dieser Ausführungsform ist der Phasenmultiplizierer-
und Taktteilerschaltkreis (PMCD, Phase multiplier and clock divider) 210 mit
dem Phasenschaltmultiplexerschaltkreises 220 gekoppelt.
Im Betrieb empfängt
der PMCD-Schaltkreis 210 M vielphasige Takt- oder Quellensignale 230 von
einer Takterzeugungsquelle (nicht gezeigt), wobei in dem gezeigten
Beispiel M = 5 ist. Die genaue Anzahl M der vielphasigen Taktsignale
kann unterschiedlich sein und ist abhängig von der spezifischen Anwendung.
In dieser spezifischen Ausführungsform
empfängt
der PMCD-Schaltkreis 210 die Quellensignale 230 oder
die Signale Source_1 bis Source_5. Der Schaltkreis 210 teilt
dann die Frequenz der Signale 230 um N herunter und erzeugt
N × M
Phasen an seinen Ausgängen. In
diesem Beispiel führt
N = 2 zu 10 Phasen. Der Schaltkreis 210 gibt dann die Zwischenphasensignale 240 aus.
Die genaue Anzahl (N × M)
der Phasensignale kann unterschiedlich sein und hängt von
der spezifischen Anwendung ab. In dieser spezifischen Anwendung
sieht der Schaltkreis 210 die Phasensignale Phase_1 bis
Phase_10 vor.
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Für Hochgeschwindigkeitsanwendungen
ist die Zeitspanne, die für
die Synchronisation einer Taktphase mit einem Taktauswahlsignal
zur Verfügung
steht, sehr klein. Hier werden die Zeitanforderungen durch Reduzierung
der Taktfrequenz mittels Division zwecks Vermeidung von Störspitzen
entspannt.
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Der
PSM-Schaltkreis 220 multiplext und gibt ein Ausgangssignal 260 ab,
ohne eine Störspitze
zu produzieren. Im Betrieb empfängt
der Schaltkreis 220 die Phasensignale 240, deren
jedes eine unterschiedliche Phase aufweist. Der Schaltkreis 220 ist konfiguriert,
um Steuerungs- oder Phasenauswahlsignale 250 aufzunehmen,
deren Anzahl von der Anzahl der Phasensignale abhängt. In
diesem Beispiel bilden die Phasenauswahlsignale SEL1 bis SEL10 die
Steuerungssignale 250. Jedes Phasenauswahlsignal korrespondiert
mit einer unterschiedlichen Phase, die durch die Steuerungssignale 250 vorgesehen wird.
Der Schaltkreis 220 ist konfiguriert, um die Phasenauswahlsignale
mit den korrespondierenden Phasensignalen 240 zu synchronisieren.
Wenn ein neues Phasenauswahlsignal durch den Schaltkreis 220 empfangen
wird, gibt er ein neues Phasensignal aus, das mit dem neuen Phasenauswahlsignal
korrespondiert.
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Zur
Vermeidung von Störspitzen
deaktiviert der Schaltkreis 220 das erste Phasensignal
nach dem Empfang des zweiten Phasensignals und aktiviert das zweite
Phasensignal vor der Deaktivierung des ersten Phasensignals.
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3 zeigt
ein schematisches Diagramm auf höchster
Ebene eines Phasenmultiplzierer- und Taktteilerschaltkreises 310 mit
einer Kette von Schieberegistern 315–360 nach einer Ausführungsform der
vorliegenden Erfindung. Eine vielphasige Quelle treibt die verschiedenen
Stufen der Schieberegister 315–360. In diesem Beispiel
werden Flipflop-Register vom D-Typ verwendet. Die Register 315–360 werden
jedes durch ein Quellensignal Source_1 bis Source_5 getaktet. Z.
B. werden die Register 315 und 320 durch Source_1
getaktet. In gleicher Weise werden die Register 325 und 330 durch
Source_5 getaktet. Die genaue Gruppierungen hängen von der spezifischen Anwendung
ab.
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Die
Register 315–360 geben
Zwischenphasensignale Phase_1 bis Phase_10 aus. In einer spezifischen
Ausführungsform
ist das Register 315 ein Schaltkreis zum Teilen durch 2.
Das Register 315 erzeugt das Phasensignal Phase_1. Phase_1
wiederum treibt einen D-Eingang des Register 320, des nächsten Registers
in der Kette. Das Register 320 erzeugt das Ausgangssignal
Phase_6, welches das Komplement von Phase_1 ist, und treibt einen
D-Eingang des Registers 325, des nächsten Registers in der Kette.
In Fortsetzung erzeugt das Register 325 das Signal Phase_10,
und das Signal Phase_10 treibt einen D-Eingang des Registers 330.
Das Register 330 erzeugt das Signal Phase_5, welches einen
D Eingang des Registers 335 treibt, u. s. w. Die sich ergebenden
Ausgangstaktsignale Phase_1 bis Phase_10 haben somit die halbe Frequenz
und sind doppelt in der Anzahl der Phasen. Die genaue Gruppierungen
und die Anzahl der Phasensignale werden von der spezifischen Anwendung
abhängen.
Z. B. minimiert der spezifische Schaltkreis von 3 jede Phasenunsicherheit,
die von einer einfachen Teilung jeder Eingabequelle durch 2 resultieren
mag. Auch sichert er, dass die erzeugten Phasen zeitversetzt sind.
Auch basiert die Folge von Verbindungen auf optimierten Einstellungs-
und Haltezeiten für
die Flipflop-Register. Es ist zu verstehen, dass diese spezifische
Verwirklichung hier nur zu Zwecken der Veranschaulichung vorgesehen
ist, und dass alternative Verwirklichungen für dieselbe Funktionalität existieren.
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4 zeigt
ein Zeitablaufdiagramm, das den Betrieb des Phasenmultiplzierer-
und Taktteilerschaltkreises 310 von 3 veranschaulicht,
einschließlich
der Taktsignale Source_1 bis Source_5, die dem Phasenmultiplzierer-
und Taktteilerschaltkreis 310 zugeführt werden und den sich ergebenden Taktsignalen,
die den Schaltkreis verlassen. In dieser spezifischen Ausführungsform
haben die Signale Source_1 bis Source_5 gleiche zeitliche Abstände, so
dass sie jeweils um 72° voneinander
versetzt sind (360°/5-Signale).
Die Phasensignale Phase_1 bis Phase_10 haben die halbe Frequenz
und sind um 36° zeitlich
voneinander versetzt (360°/10-Signale). Es
wird bemerkt, dass die 36°-Phasenstufen
des langsameren Taktes aufgrund der Teilung durch 2 mit den 72°-Phasenstufen
des ursprünglichen
Taktes korrespondieren. Daher bleibt die Phasenauflösung konstant.
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Alternative
Ausführungsformen
können
dieselben Ergebnisse liefern, d. h. zu den ausgegebenen Signalen
Phase_1 bis Phase_10 führen,
deren Frequenz halbiert und deren Phase verdop pelt sind. Z. B. könnte der
Schaltkreis 310 eine Kette von fünf Schieberegistern enthalten,
die ähnlich
wie die oben beschriebene Kette von 10 Schieberegistern arbeitet. Jedes
Register könnte
ein Phasensignal und ein Komplement dieses Phasensignals ausgeben,
wobei ein mit dem Registerausgang gekoppelter Inverter das Komplement
vorsehen könnte.
So würden
die fünf
Register 10 unterschiedliche Phasensignale Phase_1 bis
Phase_10 erzeugen. Wenn 5 Register verwendet werden, wie gerade
beschrieben, wird ein Zeitversatz zwischen jeder Ausgabe und ihrem
Komplement eingeführt,
was zu verstärkter
Synchronisationsstörung
(jitter) führen
könnte.
So wird die Verwendung von zehn Schieberegistern vorgezogen, wie
in 3 gezeigt.
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5 zeigt
ein schematisches Diagramm auf höchster
Ebene eines Phasenschaltmultiplexerschaltkreises 500 einschließlich zweier
Selektorschaltkreise 510 und 520 nach einer Ausführungsform
der vorliegenden Erfindung. In dieser spezifischen Ausführungsform
enthält
der Selektorschaltkreis 510 ein mit der negativen Flanke
getriggertes Flipflop-Register 515 vom D-Typ, dessen eine
Eingabe konfiguriert ist, um ein Phasenauswahlsignal SEL2 zu empfangen,
und das einen Ausgang hat, der mit einem ersten Eingang eines AND-Gatters 518 gekoppelt
ist. Das Register 515 wird durch das Signal Phase2 getaktet.
Auch wird Phase2 zum zweiten Eingang des AND-Gatters 518 geführt. Der
Ausgang des AND-Gatters 518 ist mit dem Gate-Anschluß des Transistors 525 verbunden,
welcher zwischen den Phasenselektorausgangsknoten 530 und
eine Vss-Quelle geschaltet ist. In dieser spezifischen Ausführungsform
ist der Transistor 525 ein NMOS-Transistor. Der Selektorschaltkreis 520 kann ähnlich dem Schaltkreis 510 konfiguriert
sein und ist in der Ausführungsform
von 5 identisch zu dem Schaltkreis 510.
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Die
Ausgabeknoten der Phasenselektorschaltkreise 510 und 520 werden
gemultiplext. Dies kann erreicht werden mit einem Multiplexer vom NOR-Typ,
wie in 5 gezeigt, oder durch ein anderes geeignetes Verfahren.
Der Phasenschaltmultiplexerschaltkreis 500 kann auch einen
Hochzieh-PMOS-Transistor enthalten, der zwischen eine Vcc-Quelle
und den Ausgabeknoten geschaltet ist. Der Gate-Anschluß des Hochzieh-PMOS-Transistors ist
mit der Vss-Quelle verbunden. Im Betrieb gibt der Multiplexerschaltkreis 500 allgemein
ein Phasensignal aus, das mit dem Phasenauswahlsignal korrespondiert,
welches ausgewählt
ist. Z. B. würde
der Schaltkreis ein Ausgabesignal Phase2 ausgeben, wenn das Phasenauswahlsignal
SEL2 ausgewählt ist.
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Insbesondere
empfangen die Selektorschaltkreise 510 und 520 zuerst
die vielphasigen Eingabesignale Phase2 bzw. Phase3. Mit erneutem
Bezug auf die Ausführungsform
von 2 können
die Signale Phase2 und Phase3 durch den Schaltkreis 210 erzeugt
werden. Insbesondere synchronisiert der Multiplexerschaltkreis 500 zuerst
die Übergänge der Phasenauswahlsignale
mit der fallenden Flanke ihrer korrespondierenden Taktsignale. In
dieser besonderen Ausführungsform
wird dies erreicht durch das mit negativer Flanke getriggerte Flipflop-Register 515 vom
D-Typ. Andere geeignete Verfahren können ebenfalls verwendet werden,
um dasselbe Ziel zu erreichen. Z. B. kann natürlich ein mit positiver Flanke getriggerte
Register mit zusätzlichen
und geeigneten Modifikationen verwendet werden, um auf die ansteigenden
Flanken der Signale aufzusynchronisieren.
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Wenn
als Nächstes
ein neues Phasenauswahlsignal aktiviert wird, aktiviert ein Selektorschaltkreis,
der mit der neuen Phase korrespondiert, ein korrespondierendes Taktsignal.
Der Selektorschaltkreis, der mit der vorangehenden oder ersten Phase korrespondiert,
deaktiviert das erste Taktsignal jedoch nicht, bevor der Selektorschaltkreis,
der mit der neuen Phase korrespondiert, das neue Taktsignal aktiviert
hat. Dies wird auch bezeichnet als „Schließen-vor-Öffnen”. Der neu aktivierte Selektorschaltkreis übergibt
dann das neue korrespondierende Phasensignal an den Ausgang. Falls
bei weiterem Bezug auf 5 das Signal Phase2 am Knoten 530 ausgegeben
wird, und das Auswahlsignal SEL3 anschließend ausgewählt wird (auf hohen Pegel geht), wird
der korrespondierende Selektorschaltkreis 520 aktiviert
und übergibt
das korrespondierende Phasensignal Phase3 an den Ausgabeknoten 530.
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Das
Phasenauswahlsignal SEL2 setzt die Aktivierung des Selektorschaltkreises 510 fort,
so dass beide Phasensignale Phase2 und Phase3 gleichzeitig am Knoten 530 ausgegeben
werden. Die Überlappungsdauer
hängt von
der spezifischen Anwendung ab. Auch kann die Steuerung der Überlappungsdauer
durch geeignete Software, Hardware oder eine Kombination davon vorgesehen
wer den (nicht gezeigt). Solche Steuerungslogik ist in der Technik
wohlbekannt.
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In
diesem Beispiel synchronisiert das Register 515 das Steuerungssignal
mit der abfallenden Flanke von Phase2, so dass bei einem Abfall
des Auswahlsignals SEL2 zur Deaktivierung des Selektorschaltkreises 510 das
Signal Phase2 weiterhin für eine
kurze Zeitdauer am Ausgangsknoten 530 ausgegeben wird.
Somit tritt eine Überlappung
ein.
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Es
ist zu verstehen, dass der hier dargestellte und beschriebene Schaltkreis
nur eine spezifische Verwirklichung ist, der für den Zweck der Veranschaulichung
vorgesehen wird. Es gibt andere alternative Schaltkreisverwirklichungen,
die dieselbe Funktionalität
haben. Während 5 zwei
Selektorschaltkreise für
Zwecke der Veranschaulichung zeigt, können mehrere Selektorschaltkreise
benutzt werden, um mehrere Auswahl- und Phasensignale vorzusehen.
Z. B. können
die Auswahlsignale SEL2 und SEL3 in einem größeren Satz von Multiplexerauswahlsteuerungssignalen
enthalten sein, wie die Signale SEL1 bis SEL10 von 2.
Wieder kann ein Multiplexer vom verdrahteten NOR-Typ verwendet werden,
um den Phasenauswahlprozeß zu
vervollständigen.
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6 zeigt
ein Zeitablaufdiagramm, das den Betrieb eines Phasenselektors veranschaulicht,
einschließlich
zweier Phasenauswahlsignale SEL2 und SEL3, zweier korrespondierenden
Phasensignale Phase2 und Phase3, und der sich ergebenden Ausgangssignale
Phase2' und Phase3', ohne Störspitzen
nach einer Ausführungsform
der vorliegenden Erfindung.
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Wie
gezeigt, schaltet der Phasenselektor mit Beginn zum Zeitpunkt T1
von dem Phasensignal Phase2 zu dem Phasensignal Phase3 um. Insbesondere
ist das Signal SEL2 auf niedrigen Pegel gegangen, um das Signal
Phase2 zu deaktivieren, und das Signal SEL3 geht auf hohen Pegel,
um das Signal Phase3 zu aktivieren. Entsprechend der Erfindung wird
Phase2 nicht deaktiviert, bevor Phase3 aktiviert worden ist. Folglich
wird der Übergang
der Phase2 von Aktivierung zur Deaktivierung verzögert. Phase2' und Phase3' sind Versionen von
Phase2 bzw. Phase3 nach Durchlaufen einer Torschaltung, wie in 5 zu
sehen ist. Mit Bezug auf das Signal Phase2' wird es an der nächsten fallenden Flanke von
Phase2 deaktiviert, nachdem SEL2 auf niedrigen Pegel gegangen ist.
In gleicher Weise und mit Bezug auf das Signal Phase3', wird es auf der
nächsten
fallenden Flanke von Phase3 aktiviert, nachdem SEL3 auf hohen Pegel
gegangen ist. Die sich ergebenden Signale Phase2' und Phase3' sichern in Verbindung mit der folgenden,
verdrahteten NOR-Schaltung
einen Phasenübergang
ohne Störspitzen.
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Zusammenfassend
kann erkannt werden, dass die vorliegende Erfindung zahlreiche Vorteile bietet.
Prinzipiell beseitigt sie Probleme und Begrenzungen, die sich aus
Störspitzen
in Schaltkreisen hoher Geschwindigkeit ergeben. Spezifische Ausführungsformen
der vorliegenden Erfindung wurden oben zum Zweck der Veranschaulichung
und Beschreibung vorgelegt. Die volle Beschreibung wird Andere,
die in der Technik bewandert sind, anregen, die Erfindung in zahlreichen
Ausführungsformen
und mit verschiedenen, für
besondere Verwendungen geeignete Modifikationen bestens zu nutzen.
Nach der Lektüre
und dem Verstehen der vorliegenden Offenlegung werden viele Modifikationen,
Abänderungen, Alternativen
und Gleichwertigkeiten einer in der Technik bewanderten Person erscheinen,
und es ist beabsichtigt, dass sie im Umfang dieser Erfindung liegen.
Deshalb ist nicht beabsichtigt, erschöpfend zu sein oder die Erfindung
auf die spezifischen, hier beschriebenen Ausführungsformen zu begrenzen,
sondern es ist beabsichtigt, sie auf den breitesten Umfang zuzuordnen,
der konsistent ist mit den hier offengelegten Prinzipien und neuartigen
Merkmalen, und wie durch die folgenden Ansprüche definiert wird.