JP3538994B2 - ディジタルカウンタおよびディジタルｐｌｌ回路 - Google Patents
ディジタルカウンタおよびディジタルｐｌｌ回路Info
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルＰＬＬ
(Phase Locked Loop) 回路およびそれに用いられるディ
ジタルカウンタに関する。
(Phase Locked Loop) 回路およびそれに用いられるディ
ジタルカウンタに関する。
【０００２】
【従来の技術】図８に示すように、一般的なディジタル
ＰＬＬ回路は、例えば、位相比較器２、ディジタルカウ
ンタ３、周波数逓倍器４および分周器５を有する。位相
比較器２は、周波数ｆref の基準クロックと分周器５か
らの発振出力ｆ５との位相を比較し、その比較結果に応
じたアップダウン信号をディジタルカウンタ３に出力す
る。例えば、基準クロックに対して発振出力ｆ５の周期
が低い場合にはアップ信号をディジタルカウンタ３に出
力し、その逆の場合にはダウン信号をディジタルカウン
タ３に出力する。ディジタルカウンタ３は、位相比較器
２からのアップダウン信号に基づいて、カウント値を最
下位ビットから最上位ビットに向かってアップおよびダ
ウンし、ｎビットのカウント値Ｓ３を周波数逓倍器４に
出力する。
ＰＬＬ回路は、例えば、位相比較器２、ディジタルカウ
ンタ３、周波数逓倍器４および分周器５を有する。位相
比較器２は、周波数ｆref の基準クロックと分周器５か
らの発振出力ｆ５との位相を比較し、その比較結果に応
じたアップダウン信号をディジタルカウンタ３に出力す
る。例えば、基準クロックに対して発振出力ｆ５の周期
が低い場合にはアップ信号をディジタルカウンタ３に出
力し、その逆の場合にはダウン信号をディジタルカウン
タ３に出力する。ディジタルカウンタ３は、位相比較器
２からのアップダウン信号に基づいて、カウント値を最
下位ビットから最上位ビットに向かってアップおよびダ
ウンし、ｎビットのカウント値Ｓ３を周波数逓倍器４に
出力する。
【０００３】周波数逓倍器４は、電圧制御発振回路（Ｖ
ＣＯ）と同様の機能を果たし、入力したカウント値Ｓ３
によって発振周波数を決定し、最終的に周波数ｆ0 の目
標クロックを出力する。分周器５は、周波数逓倍器４か
らの出力信号Ｓ４を分周した発振出力ｆ５を位相比較器
２に出力する。図８に示すディジタルＰＬＬ回路では、
図９に示すように、ロック状態とするのに、ディジタル
カウンタ３をｎビットカウンタとした場合に、最も長い
とき、２n ／ｆref の動作時間を必要とする。
ＣＯ）と同様の機能を果たし、入力したカウント値Ｓ３
によって発振周波数を決定し、最終的に周波数ｆ0 の目
標クロックを出力する。分周器５は、周波数逓倍器４か
らの出力信号Ｓ４を分周した発振出力ｆ５を位相比較器
２に出力する。図８に示すディジタルＰＬＬ回路では、
図９に示すように、ロック状態とするのに、ディジタル
カウンタ３をｎビットカウンタとした場合に、最も長い
とき、２n ／ｆref の動作時間を必要とする。
【０００４】また、図１０に示すように、目標周波数ｆ
0 の近傍の周波数ｆpri にカウント値の初期値をセット
することでロック状態に達するまでの時間を短縮する手
法もあるが、この手法では、目標周波数ｆ0 が例えばｆ
0 ’やｆ0 ”に変化した場合には、その効果を適切に発
揮できない。従って、図８に示すディジタルＰＬＬ回路
では、ロック状態に達するまでの時間を短縮するために
は、ディジタルカウンタ３のビット数を少なくする必要
があった。一方、図８に示すディジタルＰＬＬ回路で
は、ディジタルカウンタ３のカウント値Ｓ３によって周
波数逓倍器４を制御する際に、例えば、カウント値Ｓ３
の各ビットに対して周波数の移相量の重み付けを行って
いるが、移相量が大きいとジッタが大きくなることか
ら、ディジタルＰＬＬ回路の出力周波数が必要な精度を
満たすためには、ディジタルカウンタ３のビット数を多
くして、移相量をできる限り小さくする必要がある。
0 の近傍の周波数ｆpri にカウント値の初期値をセット
することでロック状態に達するまでの時間を短縮する手
法もあるが、この手法では、目標周波数ｆ0 が例えばｆ
0 ’やｆ0 ”に変化した場合には、その効果を適切に発
揮できない。従って、図８に示すディジタルＰＬＬ回路
では、ロック状態に達するまでの時間を短縮するために
は、ディジタルカウンタ３のビット数を少なくする必要
があった。一方、図８に示すディジタルＰＬＬ回路で
は、ディジタルカウンタ３のカウント値Ｓ３によって周
波数逓倍器４を制御する際に、例えば、カウント値Ｓ３
の各ビットに対して周波数の移相量の重み付けを行って
いるが、移相量が大きいとジッタが大きくなることか
ら、ディジタルＰＬＬ回路の出力周波数が必要な精度を
満たすためには、ディジタルカウンタ３のビット数を多
くして、移相量をできる限り小さくする必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のディジタルＰＬＬ回路では、出力周波数の精度
の向上とロック状態に達するまでの時間の短縮化とが相
反する関係にあることから、これらの双方について同時
に十分な特性を得ることができないという問題がある。
た従来のディジタルＰＬＬ回路では、出力周波数の精度
の向上とロック状態に達するまでの時間の短縮化とが相
反する関係にあることから、これらの双方について同時
に十分な特性を得ることができないという問題がある。
【０００６】本発明は、上述した従来技術の問題点に鑑
みてなされ、ディジタルＰＬＬ回路において、出力周波
数の高精度化およびロック状態に達するまでの時間の短
縮化を図れるディジタルＰＬＬ回路およびそれに用いら
れるディジタルカウンタを提供することを目的とする。
みてなされ、ディジタルＰＬＬ回路において、出力周波
数の高精度化およびロック状態に達するまでの時間の短
縮化を図れるディジタルＰＬＬ回路およびそれに用いら
れるディジタルカウンタを提供することを目的とする。
【０００７】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
ディジタルカウンタは、基準信号と周波数逓倍回路の出
力信号との位相を比較する位相比較回路から比較結果を
入力し、当該比較結果に基づいてカウントを行い、当該
カンウト値を前記周波数逓倍回路に出力するディジタル
カウンタであって、前記比較結果に基づいて、カウント
値を最上位ビットから最下位ビットに向かって順次に決
定する。
点を解決し、上述した目的を達成するために、本発明の
ディジタルカウンタは、基準信号と周波数逓倍回路の出
力信号との位相を比較する位相比較回路から比較結果を
入力し、当該比較結果に基づいてカウントを行い、当該
カンウト値を前記周波数逓倍回路に出力するディジタル
カウンタであって、前記比較結果に基づいて、カウント
値を最上位ビットから最下位ビットに向かって順次に決
定する。
【０００８】また、本発明のディジタルカウンタは、好
ましくは、前記基準信号の周期および前記周波数逓倍回
路の逓倍数に基づいて、前記カウント値における最上位
ビットの位置を決定する。
ましくは、前記基準信号の周期および前記周波数逓倍回
路の逓倍数に基づいて、前記カウント値における最上位
ビットの位置を決定する。
【０００９】また、本発明のディジタルカウンタは、好
ましくは、前記基準信号と前記周波数逓倍回路の出力信
号との位相が同期するまでは、前記比較結果に基づい
て、カウント値を最上位ビットから最下位ビットに向か
って順次に決定し、前記基準信号と前記周波数逓倍回路
の出力信号との位相が同期した後からは、前記比較結果
に基づいて、カウント値を最下位ビットから最上位ビッ
トに向かって変更する。
ましくは、前記基準信号と前記周波数逓倍回路の出力信
号との位相が同期するまでは、前記比較結果に基づい
て、カウント値を最上位ビットから最下位ビットに向か
って順次に決定し、前記基準信号と前記周波数逓倍回路
の出力信号との位相が同期した後からは、前記比較結果
に基づいて、カウント値を最下位ビットから最上位ビッ
トに向かって変更する。
【００１０】また、本発明のディジタルカウンタは、好
ましくは、第１のカウンタ、第２のカウンタおよび選択
手段を有し、前記選択手段は、前記比較結果を、前記基
準信号と前記周波数逓倍回路の出力信号との位相が同期
するまでは前記第１のカウンタに出力し、前記基準信号
と前記周波数逓倍回路の出力信号との位相が同期した後
からは前記第２のカウンタに出力し、前記第１のカウン
タは、前記選択手段から入力した前記比較結果に基づい
てカウント値を最上位ビットから最下位ビットに向かっ
て順次に決定し、前記第２のカウンタは、前記第１のカ
ウンタのカウント値を初期値とし、前記選択手段から入
力した前記比較結果に基づいてカウント値を最下位ビッ
トから最上位ビットに向かって変更する。
ましくは、第１のカウンタ、第２のカウンタおよび選択
手段を有し、前記選択手段は、前記比較結果を、前記基
準信号と前記周波数逓倍回路の出力信号との位相が同期
するまでは前記第１のカウンタに出力し、前記基準信号
と前記周波数逓倍回路の出力信号との位相が同期した後
からは前記第２のカウンタに出力し、前記第１のカウン
タは、前記選択手段から入力した前記比較結果に基づい
てカウント値を最上位ビットから最下位ビットに向かっ
て順次に決定し、前記第２のカウンタは、前記第１のカ
ウンタのカウント値を初期値とし、前記選択手段から入
力した前記比較結果に基づいてカウント値を最下位ビッ
トから最上位ビットに向かって変更する。
【００１１】また、本発明のディジタルＰＬＬ回路は、
周波数逓倍回路と、基準信号と前記周波数逓倍回路の出
力信号との位相を比較する位相比較回路と、前記位相比
較回路から比較結果を入力し、当該比較結果に基づいて
カウント値を最上位ビットから最下位ビットに向かって
順次に決定し、当該カウント値を前記周波数逓倍回路に
出力するディジタルカウンタとを有する。
周波数逓倍回路と、基準信号と前記周波数逓倍回路の出
力信号との位相を比較する位相比較回路と、前記位相比
較回路から比較結果を入力し、当該比較結果に基づいて
カウント値を最上位ビットから最下位ビットに向かって
順次に決定し、当該カウント値を前記周波数逓倍回路に
出力するディジタルカウンタとを有する。
【００１２】また、本発明のディジタルＰＬＬ回路は、
好ましくは、前記ディジタルカウンタは、前記基準信号
の周期および前記周波数逓倍回路の逓倍数に基づいて、
前記カウント値における最上位ビットの位置を決定す
る。また、本発明のディジタルＰＬＬ回路は、好ましく
は、前記ディジタルカウンタは、前記基準信号と前記周
波数逓倍回路の出力信号との位相が同期するまでは、前
記比較結果に基づいて、カウント値を最上位ビットから
最下位ビットに向かって順次に決定し、前記基準信号と
前記周波数逓倍回路の出力信号との位相が同期した後か
らは、前記比較結果に基づいて、カウント値を最下位ビ
ットから最上位ビットに向かって変更する。
好ましくは、前記ディジタルカウンタは、前記基準信号
の周期および前記周波数逓倍回路の逓倍数に基づいて、
前記カウント値における最上位ビットの位置を決定す
る。また、本発明のディジタルＰＬＬ回路は、好ましく
は、前記ディジタルカウンタは、前記基準信号と前記周
波数逓倍回路の出力信号との位相が同期するまでは、前
記比較結果に基づいて、カウント値を最上位ビットから
最下位ビットに向かって順次に決定し、前記基準信号と
前記周波数逓倍回路の出力信号との位相が同期した後か
らは、前記比較結果に基づいて、カウント値を最下位ビ
ットから最上位ビットに向かって変更する。
【００１３】さらに、本発明のディジタルＰＬＬ回路
は、好ましくは、前記ディジタルカウンタは、第１のカ
ウンタ、第２のカウンタおよび選択手段を有し、前記選
択手段は、前記比較結果を、前記基準信号と前記周波数
逓倍回路の出力信号との位相が同期するまでは前記第１
のカウンタに出力し、前記基準信号と前記周波数逓倍回
路の出力信号との位相が同期した後からは前記第２のカ
ウンタに出力し、前記第１のカウンタは、前記選択手段
から入力した前記比較結果に基づいてカウント値を最上
位ビットから最下位ビットに向かって順次に決定し、前
記第２のカウンタは、前記第１のカウンタのカウント値
を初期値とし、前記選択手段から入力した前記比較結果
に基づいてカウント値を最下位ビットから最上位ビット
に向かって変更する。
は、好ましくは、前記ディジタルカウンタは、第１のカ
ウンタ、第２のカウンタおよび選択手段を有し、前記選
択手段は、前記比較結果を、前記基準信号と前記周波数
逓倍回路の出力信号との位相が同期するまでは前記第１
のカウンタに出力し、前記基準信号と前記周波数逓倍回
路の出力信号との位相が同期した後からは前記第２のカ
ウンタに出力し、前記第１のカウンタは、前記選択手段
から入力した前記比較結果に基づいてカウント値を最上
位ビットから最下位ビットに向かって順次に決定し、前
記第２のカウンタは、前記第１のカウンタのカウント値
を初期値とし、前記選択手段から入力した前記比較結果
に基づいてカウント値を最下位ビットから最上位ビット
に向かって変更する。
【００１４】本発明のディジタルカウンタおよびディジ
タルＰＬＬ回路では、例えば最上位ビットに「１」がセ
ットされ、そのセットされた値に基づいて得られた周波
数逓倍回路の出力信号と基準信号とが位相比較回路にお
いて比較される。そして、その比較の結果、例えば、基
準信号に対して周波数逓倍回路の出力信号の周期が短い
場合にはセットされた最上位ビットを「１」に決定し、
そうでない場合には「０」に変更する。その後、この処
理を最上位ビットから最下位ビットに向けて順に行い各
ビットの値を決定する。
タルＰＬＬ回路では、例えば最上位ビットに「１」がセ
ットされ、そのセットされた値に基づいて得られた周波
数逓倍回路の出力信号と基準信号とが位相比較回路にお
いて比較される。そして、その比較の結果、例えば、基
準信号に対して周波数逓倍回路の出力信号の周期が短い
場合にはセットされた最上位ビットを「１」に決定し、
そうでない場合には「０」に変更する。その後、この処
理を最上位ビットから最下位ビットに向けて順に行い各
ビットの値を決定する。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態に係わ
るディジタルカウンタおよびディジタルＰＬＬ回路につ
いて説明する。第１実施形態 図１は、本実施形態に係わるディジタルＰＬＬ回路の構
成図である。図１に示すように、本実施形態に係わるデ
ィジタルＰＬＬ回路は、位相比較器２、ディジタルカウ
ンタ１３、周波数逓倍器４および分周器５を有する。位
相比較器２は、周波数ｆref の基準クロックと分周器５
からの発振出力ｆ５との位相を比較し、その比較結果に
応じたアップダウン信号をディジタルカウンタ３に出力
する。例えば、基準クロックに対して発振出力ｆ５の周
期が短い場合にはアップ信号をディジタルカウンタ１３
に出力し、その逆の場合にはダウン信号をディジタルカ
ウンタ１３に出力する。
るディジタルカウンタおよびディジタルＰＬＬ回路につ
いて説明する。第１実施形態 図１は、本実施形態に係わるディジタルＰＬＬ回路の構
成図である。図１に示すように、本実施形態に係わるデ
ィジタルＰＬＬ回路は、位相比較器２、ディジタルカウ
ンタ１３、周波数逓倍器４および分周器５を有する。位
相比較器２は、周波数ｆref の基準クロックと分周器５
からの発振出力ｆ５との位相を比較し、その比較結果に
応じたアップダウン信号をディジタルカウンタ３に出力
する。例えば、基準クロックに対して発振出力ｆ５の周
期が短い場合にはアップ信号をディジタルカウンタ１３
に出力し、その逆の場合にはダウン信号をディジタルカ
ウンタ１３に出力する。
【００１６】周波数逓倍器４は、電圧制御発振回路（Ｖ
ＣＯ）と同様の機能を果たし、入力したカウント値Ｓ３
によって発振周波数を決定し、最終的に周波数ｆ0 の目
標クロックを出力する。分周器５は、周波数逓倍器４か
らの出力信号Ｓ４を分周した発振出力ｆ５を位相比較器
２に出力する。尚、ディジタルＰＬＬ回路の全ての構成
要素は、基準クロックあるは基準クロックから生成され
たクロックに基づいて動作を行う。
ＣＯ）と同様の機能を果たし、入力したカウント値Ｓ３
によって発振周波数を決定し、最終的に周波数ｆ0 の目
標クロックを出力する。分周器５は、周波数逓倍器４か
らの出力信号Ｓ４を分周した発振出力ｆ５を位相比較器
２に出力する。尚、ディジタルＰＬＬ回路の全ての構成
要素は、基準クロックあるは基準クロックから生成され
たクロックに基づいて動作を行う。
【００１７】以下、ディジタルカウンタ１３について説
明する。ディジタルカウンタ１３は、マルチカウンタ１
１および同期判定回路１２を有する。マルチカウンタ１
１は、周波数ｆref の基準クロック、位相比較器２から
のアップダウン信号および同期判定回路１２からの同期
判定信号Ｓ１２を入力し、同期判定信号Ｓ１２を参照し
て基準クロックの周波数ｆref と目標周波数ｆ0 とが位
相同期したと判断する直前までは、位相比較器２からの
アップダウン信号を基づいて、カウント値の最上位ビッ
ト（ＭＳＢ）から最下位ビット（ＬＳＢ）に向かって各
ビットの出力値を決定する。また、マルチカウンタ１１
は、同期判定信号Ｓ１２を参照して基準クロックの周波
数ｆref と目標周波数ｆ0 とが位相同期したと判断した
直後からは、位相比較器２からのアップダウン信号に基
づいて、最下位ビットからカウントを行う。マルチカウ
ンタ１１のｎビットのカウント値Ｓ１３は周波数逓倍器
４に出力される。
明する。ディジタルカウンタ１３は、マルチカウンタ１
１および同期判定回路１２を有する。マルチカウンタ１
１は、周波数ｆref の基準クロック、位相比較器２から
のアップダウン信号および同期判定回路１２からの同期
判定信号Ｓ１２を入力し、同期判定信号Ｓ１２を参照し
て基準クロックの周波数ｆref と目標周波数ｆ0 とが位
相同期したと判断する直前までは、位相比較器２からの
アップダウン信号を基づいて、カウント値の最上位ビッ
ト（ＭＳＢ）から最下位ビット（ＬＳＢ）に向かって各
ビットの出力値を決定する。また、マルチカウンタ１１
は、同期判定信号Ｓ１２を参照して基準クロックの周波
数ｆref と目標周波数ｆ0 とが位相同期したと判断した
直後からは、位相比較器２からのアップダウン信号に基
づいて、最下位ビットからカウントを行う。マルチカウ
ンタ１１のｎビットのカウント値Ｓ１３は周波数逓倍器
４に出力される。
【００１８】同期判定回路１２は、位相比較器２からの
アップダウン信号に基づいて、位相同期に至ったか否か
を判定し、その同期判定信号Ｓ１２をマルチカウンタ１
１に出力する。
アップダウン信号に基づいて、位相同期に至ったか否か
を判定し、その同期判定信号Ｓ１２をマルチカウンタ１
１に出力する。
【００１９】以下、ディジタルカウンタ１３の動作につ
いて説明する。図２，図３はディジタルカウンタ１３の
動作を説明するための図である。ディジタルカウンタ１
３では、予め最上位ビットとして第ｎビットが選択され
ている。そして、図２に示すように、周波数ｆref の基
準クロックにおけるクロックＣ１で、第ｎビットに
「１」をセットする。このときの周波数逓倍器４からの
出力の周期は例えば図３に示す「１／ｆn 」になる。こ
こで、目標周波数ｆ0 は、基準クロックの周波数ｆref
を逓信した周波数と一致した値あるいは極めて近い値で
ある。次に、図２に示すクロックＣ２で、位相比較器２
において、基準クロックの周波数ｆref と周波数ｆn と
が位相比較される。
いて説明する。図２，図３はディジタルカウンタ１３の
動作を説明するための図である。ディジタルカウンタ１
３では、予め最上位ビットとして第ｎビットが選択され
ている。そして、図２に示すように、周波数ｆref の基
準クロックにおけるクロックＣ１で、第ｎビットに
「１」をセットする。このときの周波数逓倍器４からの
出力の周期は例えば図３に示す「１／ｆn 」になる。こ
こで、目標周波数ｆ0 は、基準クロックの周波数ｆref
を逓信した周波数と一致した値あるいは極めて近い値で
ある。次に、図２に示すクロックＣ２で、位相比較器２
において、基準クロックの周波数ｆref と周波数ｆn と
が位相比較される。
【００２０】次に、クロックＣ３において、クロックＣ
２における位相比較の結果、周期をアップさせる必要が
あることから、位相比較器２からマルチカウンタ１１に
アップ信号が出力される。これによって、マルチカウン
タ１１は、第ｎビットを「１」に決定し、第ｎ−１ビッ
トに「１」をセットする。このときの周波数逓倍器４か
らの出力の周期は図３に示す「１／ｆn-1 」になる。次
に、図２に示すクロックＣ４で、位相比較器２におい
て、基準クロックの周波数ｆref と周波数ｆn-1 とが位
相比較される。
２における位相比較の結果、周期をアップさせる必要が
あることから、位相比較器２からマルチカウンタ１１に
アップ信号が出力される。これによって、マルチカウン
タ１１は、第ｎビットを「１」に決定し、第ｎ−１ビッ
トに「１」をセットする。このときの周波数逓倍器４か
らの出力の周期は図３に示す「１／ｆn-1 」になる。次
に、図２に示すクロックＣ４で、位相比較器２におい
て、基準クロックの周波数ｆref と周波数ｆn-1 とが位
相比較される。
【００２１】次に、クロックＣ５において、クロックＣ
４における位相比較の結果、周期をダウンさせる必要が
あることから、位相比較器２からマルチカウンタ１１に
ダウン信号が出力される。これによって、マルチカウン
タ１１は、第ｎ−１ビットを「０」に決定し、第ｎ−２
ビットに「１」をセットする。このときの周波数逓倍器
４からの出力の周期は図３に示す「１／ｆn-2 」にな
る。次に、図２に示すクロックＣ６で、位相比較器２に
おいて、基準クロックの周波数ｆref と周波数ｆn-2 と
が位相比較される。
４における位相比較の結果、周期をダウンさせる必要が
あることから、位相比較器２からマルチカウンタ１１に
ダウン信号が出力される。これによって、マルチカウン
タ１１は、第ｎ−１ビットを「０」に決定し、第ｎ−２
ビットに「１」をセットする。このときの周波数逓倍器
４からの出力の周期は図３に示す「１／ｆn-2 」にな
る。次に、図２に示すクロックＣ６で、位相比較器２に
おいて、基準クロックの周波数ｆref と周波数ｆn-2 と
が位相比較される。
【００２２】次に、クロックＣ７において、クロックＣ
６における位相比較の結果、周期をダウンさせる必要が
あることから、位相比較器２からマルチカウンタ１１に
ダウン信号が出力される。これによって、マルチカウン
タ１１は、第ｎ−２ビットを「０」に決定し、第ｎ−３
ビットに「１」をセットする。このときの周波数逓倍器
４からの出力の周期は図３に示す「１／ｆn-3 」にな
る。その後、上述した処理と同様な処理が、同期判定回
路１２から同期判定信号Ｓ１２が位相同期を示すまで繰
り返し行われる。
６における位相比較の結果、周期をダウンさせる必要が
あることから、位相比較器２からマルチカウンタ１１に
ダウン信号が出力される。これによって、マルチカウン
タ１１は、第ｎ−２ビットを「０」に決定し、第ｎ−３
ビットに「１」をセットする。このときの周波数逓倍器
４からの出力の周期は図３に示す「１／ｆn-3 」にな
る。その後、上述した処理と同様な処理が、同期判定回
路１２から同期判定信号Ｓ１２が位相同期を示すまで繰
り返し行われる。
【００２３】上述したディジタルＰＬＬ回路によれば、
上述した処理を行ってマルチカウンタ１１からのカウン
ト値Ｓ１３を決定することで、周波数逓倍器４からの出
力の最終的な周波数ｆ0 を基準クロックの周波数ｆref
を逓信し、かつ位相ずれのない周波数に短時間で高精度
に近づけることができる。すなわち、ロック状態となる
までの時間は、前述した従来のディジタルカウンタでは
基準クロックに対して２n クロックであったのに対し
て、本実施形態のディジタルカウンタ１３では２ｎクロ
ック（図５では２（ｎ＋１））クロックに過ぎず、本実
施形態のディジタルカウンタ１３を用いれば短時間でロ
ック状態に達することができる。例えばｎ＝１０とした
場合に、従来では２10＝１０２４クロックであったのに
対して、本実施形態では２×１０＝２０クロック（図５
では２（１０＋１））＝２２クロック）となり、ロック
状態に達するまでの時間を約１／５０倍に短縮できる。
その結果、処理時間との関係から、ディジタルカウンタ
１３のビット数を従来に比べて大幅に増加させることが
でき、ディジタルＰＬＬ回路の出力周波数の精度を大幅
に向上させることが可能となる。従って、本実施形態に
係わるディジタルＰＬＬ回路によれば、出力周波数の高
精度化およびロック状態に達するまでの時間の短縮化の
双方を図ることができ、ディスプレイのスキャン用のデ
ィジタルＰＬＬ回路として用いるなど広い分野に適用す
ることが可能となる。
上述した処理を行ってマルチカウンタ１１からのカウン
ト値Ｓ１３を決定することで、周波数逓倍器４からの出
力の最終的な周波数ｆ0 を基準クロックの周波数ｆref
を逓信し、かつ位相ずれのない周波数に短時間で高精度
に近づけることができる。すなわち、ロック状態となる
までの時間は、前述した従来のディジタルカウンタでは
基準クロックに対して２n クロックであったのに対し
て、本実施形態のディジタルカウンタ１３では２ｎクロ
ック（図５では２（ｎ＋１））クロックに過ぎず、本実
施形態のディジタルカウンタ１３を用いれば短時間でロ
ック状態に達することができる。例えばｎ＝１０とした
場合に、従来では２10＝１０２４クロックであったのに
対して、本実施形態では２×１０＝２０クロック（図５
では２（１０＋１））＝２２クロック）となり、ロック
状態に達するまでの時間を約１／５０倍に短縮できる。
その結果、処理時間との関係から、ディジタルカウンタ
１３のビット数を従来に比べて大幅に増加させることが
でき、ディジタルＰＬＬ回路の出力周波数の精度を大幅
に向上させることが可能となる。従って、本実施形態に
係わるディジタルＰＬＬ回路によれば、出力周波数の高
精度化およびロック状態に達するまでの時間の短縮化の
双方を図ることができ、ディスプレイのスキャン用のデ
ィジタルＰＬＬ回路として用いるなど広い分野に適用す
ることが可能となる。
【００２４】次に、同期判定信号Ｓ１２が同期したこと
を示すと、マルチカウンタ１１は、基準クロックの周波
数ｆref の変化に応じて、カウント値Ｓ１２を最下位ビ
ットからカウントするアップダウンカウンタに切り換わ
る。このように、位相同期後に、マルチカウンタ１１を
最下位ビットからカウントするアップダウンカウンタに
切り換えることで、回路や基準クロックの誤差に追従し
た高精度な位相同期が可能になる。また、本実施形態の
ディジタルＰＬＬ回路によれば、２クロックに１回の割
合で位相比較を行うことから、基準クロックの誤差など
に対して高い追従性を持つことができる。
を示すと、マルチカウンタ１１は、基準クロックの周波
数ｆref の変化に応じて、カウント値Ｓ１２を最下位ビ
ットからカウントするアップダウンカウンタに切り換わ
る。このように、位相同期後に、マルチカウンタ１１を
最下位ビットからカウントするアップダウンカウンタに
切り換えることで、回路や基準クロックの誤差に追従し
た高精度な位相同期が可能になる。また、本実施形態の
ディジタルＰＬＬ回路によれば、２クロックに１回の割
合で位相比較を行うことから、基準クロックの誤差など
に対して高い追従性を持つことができる。
【００２５】次に、図１に示すディジタルカウンタ１３
のその他の動作について、図２，図４を参照しながら説
明する。ディジタルカウンタ１３では、予め最上位ビッ
トとして第ｎビットが選択されている。そして、図２に
示すように、周波数ｆref の基準クロックにおけるクロ
ックＣ１で、第ｎビットに「１」をセットする。このと
きの周波数逓倍器４からの出力の周期は図４に示す「１
／ｆn 」になる。
のその他の動作について、図２，図４を参照しながら説
明する。ディジタルカウンタ１３では、予め最上位ビッ
トとして第ｎビットが選択されている。そして、図２に
示すように、周波数ｆref の基準クロックにおけるクロ
ックＣ１で、第ｎビットに「１」をセットする。このと
きの周波数逓倍器４からの出力の周期は図４に示す「１
／ｆn 」になる。
【００２６】次に、図２に示すクロックＣ２で、位相比
較器２において、基準クロックの周波数ｆref と周波数
ｆn とが位相比較される。次に、クロックＣ３におい
て、クロックＣ２における位相比較の結果、周期をダウ
ンさせる必要があることから、位相比較器２からマルチ
カウンタ１１にダウン信号が出力される。これによっ
て、マルチカウンタ１１は、第ｎビットを「０」に決定
し、第ｎ−１ビットに「１」をセットする。このときの
周波数逓倍器４からの出力の周期は図４に示す「１／ｆ
n-1 」になる。
較器２において、基準クロックの周波数ｆref と周波数
ｆn とが位相比較される。次に、クロックＣ３におい
て、クロックＣ２における位相比較の結果、周期をダウ
ンさせる必要があることから、位相比較器２からマルチ
カウンタ１１にダウン信号が出力される。これによっ
て、マルチカウンタ１１は、第ｎビットを「０」に決定
し、第ｎ−１ビットに「１」をセットする。このときの
周波数逓倍器４からの出力の周期は図４に示す「１／ｆ
n-1 」になる。
【００２７】次に、図２に示すクロックＣ４で、位相比
較器２において、基準クロックの周波数ｆref と周波数
ｆn-1 とが位相比較される。次に、クロックＣ５におい
て、クロックＣ４における位相比較の結果、周期をアッ
プさせる必要があることから、位相比較器２からマルチ
カウンタ１１にアップ信号が出力される。これによっ
て、マルチカウンタ１１は、第ｎ−１ビットを「１」に
決定し、第ｎ−２ビットに「１」をセットする。このと
きの周波数逓倍器４からの出力の周期は図４に示す「１
／ｆn-2 」になる。次に、図２に示すクロックＣ６で、
位相比較器２において、基準クロックの周波数ｆref と
周波数ｆn-2 とが位相比較される。
較器２において、基準クロックの周波数ｆref と周波数
ｆn-1 とが位相比較される。次に、クロックＣ５におい
て、クロックＣ４における位相比較の結果、周期をアッ
プさせる必要があることから、位相比較器２からマルチ
カウンタ１１にアップ信号が出力される。これによっ
て、マルチカウンタ１１は、第ｎ−１ビットを「１」に
決定し、第ｎ−２ビットに「１」をセットする。このと
きの周波数逓倍器４からの出力の周期は図４に示す「１
／ｆn-2 」になる。次に、図２に示すクロックＣ６で、
位相比較器２において、基準クロックの周波数ｆref と
周波数ｆn-2 とが位相比較される。
【００２８】次に、クロックＣ７において、クロックＣ
６における位相比較の結果、周期をダウンさせる必要が
あることから、位相比較器２からマルチカウンタ１１に
ダウン信号が出力される。これによって、マルチカウン
タ１１は、第ｎ−２ビットを「０」に決定し、第ｎ−３
ビットに「１」をセットする。このときの周波数逓倍器
４からの出力の周期は図４に示す「１／ｆn-3 」にな
る。その後、上述した処理と同様な処理が、同期判定回
路１２から同期判定信号Ｓ１２が同期したことを示すま
で繰り返し行われる。
６における位相比較の結果、周期をダウンさせる必要が
あることから、位相比較器２からマルチカウンタ１１に
ダウン信号が出力される。これによって、マルチカウン
タ１１は、第ｎ−２ビットを「０」に決定し、第ｎ−３
ビットに「１」をセットする。このときの周波数逓倍器
４からの出力の周期は図４に示す「１／ｆn-3 」にな
る。その後、上述した処理と同様な処理が、同期判定回
路１２から同期判定信号Ｓ１２が同期したことを示すま
で繰り返し行われる。
【００２９】次に、同期判定信号Ｓ１２が同期したこと
を示すと、マルチカウンタ１１は、基準クロックの周波
数ｆref の変化に応じて、カウント値Ｓ１２を最下位ビ
ットからカウントするアップダウンカウンタに切り換わ
る。
を示すと、マルチカウンタ１１は、基準クロックの周波
数ｆref の変化に応じて、カウント値Ｓ１２を最下位ビ
ットからカウントするアップダウンカウンタに切り換わ
る。
【００３０】第２実施形態
図５は、本実施形態に係わるディジタルＰＬＬ回路の構
成図である。図５に示すように、本実施形態に係わるデ
ィジタルＰＬＬ回路は、位相比較器２、ディジタルカウ
ンタ２３、周波数逓倍器４および分周器５を有する。デ
ィジタルカウンタ２３は、マルチカウンタ１１、同期判
定回路１２および最上位ビット決定カウンタ２１を有す
る。図５において前述した第１実施形態と同じ構成要素
には図１と同じ符号を付している。
成図である。図５に示すように、本実施形態に係わるデ
ィジタルＰＬＬ回路は、位相比較器２、ディジタルカウ
ンタ２３、周波数逓倍器４および分周器５を有する。デ
ィジタルカウンタ２３は、マルチカウンタ１１、同期判
定回路１２および最上位ビット決定カウンタ２１を有す
る。図５において前述した第１実施形態と同じ構成要素
には図１と同じ符号を付している。
【００３１】ディジタルカウンタ２３の最上位ビット決
定カウンタ２１は、基準クロックより高い周波数の信号
を発生する発振器を内蔵あるいは外部装置として備えて
いる。最上位ビット決定カウンタ２１は、この発振器か
らのクロックを基準として、基準クロックの周期をアッ
プカウンタでカウントし、そのカウント値と周波数逓倍
器４の逓倍数との関係からセレクタによって最適な最上
位ビットを選択する。
定カウンタ２１は、基準クロックより高い周波数の信号
を発生する発振器を内蔵あるいは外部装置として備えて
いる。最上位ビット決定カウンタ２１は、この発振器か
らのクロックを基準として、基準クロックの周期をアッ
プカウンタでカウントし、そのカウント値と周波数逓倍
器４の逓倍数との関係からセレクタによって最適な最上
位ビットを選択する。
【００３２】図６は、図５に示すディジタルカウンタ２
３の動作を説明するための図である。図６に示すよう
に、図５に示すディジタルカウンタ２３では、基準クロ
ックにおけるクロックＣ１において、最上位ビット決定
カウンタ２によって最上位ビットが選択される。クロッ
クＣ２以後は、マルチカウンタ１１はクロックＣ１にお
いて選択された最上位ビットを用いて前述した第１実施
形態と同様の動作を行う。本実施形態のディジタルカウ
ンタ２３を用いれば、最上位ビットを適切に設定するこ
とができることから、ディジタルＰＬＬ回路の対応周波
数のレンジの拡大を容易に行うことができる。
３の動作を説明するための図である。図６に示すよう
に、図５に示すディジタルカウンタ２３では、基準クロ
ックにおけるクロックＣ１において、最上位ビット決定
カウンタ２によって最上位ビットが選択される。クロッ
クＣ２以後は、マルチカウンタ１１はクロックＣ１にお
いて選択された最上位ビットを用いて前述した第１実施
形態と同様の動作を行う。本実施形態のディジタルカウ
ンタ２３を用いれば、最上位ビットを適切に設定するこ
とができることから、ディジタルＰＬＬ回路の対応周波
数のレンジの拡大を容易に行うことができる。
【００３３】第３実施形態
図７は、本実施形態に係わるディジタルＰＬＬ回路の構
成図である。図７に示すように、本実施形態に係わるデ
ィジタルＰＬＬ回路は、位相比較器２、ディジタルカウ
ンタ３３、周波数逓倍器４および分周器５を有する。デ
ィジタルカウンタ３３は、第１カウンタ３１、第２カウ
ンタ３２、同期判定セレクタ３４および最上位ビット決
定カウンタ２１を有する。図７において前述した第１実
施形態および第２実施形態と同じ構成要素には図１，図
５と同じ符号を付している。
成図である。図７に示すように、本実施形態に係わるデ
ィジタルＰＬＬ回路は、位相比較器２、ディジタルカウ
ンタ３３、周波数逓倍器４および分周器５を有する。デ
ィジタルカウンタ３３は、第１カウンタ３１、第２カウ
ンタ３２、同期判定セレクタ３４および最上位ビット決
定カウンタ２１を有する。図７において前述した第１実
施形態および第２実施形態と同じ構成要素には図１，図
５と同じ符号を付している。
【００３４】第１カウンタ３１は、同期判定セレクタ３
４を介して位相比較器２からアップダウン信号を入力
し、このアップダウン信号に基づいて、最上位ビット決
定カウンタ２１によって決定された最上位のビットから
最下位のビットに向かって各ビットの出力値を決定す
る。第２カウンタ３２は、位相同期直後の第１カウンタ
３１の出力値Ｓ３１を初期値とし、移動同期後に、同期
判定セレクタ３４からのアップダウン信号に基づいて基
準クロックの変化に対応してアップ／ダウンのカウント
を行う。
４を介して位相比較器２からアップダウン信号を入力
し、このアップダウン信号に基づいて、最上位ビット決
定カウンタ２１によって決定された最上位のビットから
最下位のビットに向かって各ビットの出力値を決定す
る。第２カウンタ３２は、位相同期直後の第１カウンタ
３１の出力値Ｓ３１を初期値とし、移動同期後に、同期
判定セレクタ３４からのアップダウン信号に基づいて基
準クロックの変化に対応してアップ／ダウンのカウント
を行う。
【００３５】同期判定セレクタ３４は、位相比較器２か
らのアップダウン信号に基づいて位相同期か否かを判断
し、位相比較器２からのアップダウン信号を位相同期直
前までは第１カウンタ３１に出力すると共に第１カウン
タ３１の出力値Ｓ３１を周波数逓倍器４に出力する。ま
た、同期判定セレクタ３４は、位相比較器２からのアッ
プダウン信号を位相同期直後からは第２カウンタ３２に
出力すると共に第２カウンタ３２の出力値Ｓ３２を周波
数逓倍器４に出力する。本実施形態に係わるディジタル
カウンタ３３を用いた場合でも、ディジタルＰＬＬ回路
は前述した第１実施形態に示されたのと同様の効果を得
ることができる。
らのアップダウン信号に基づいて位相同期か否かを判断
し、位相比較器２からのアップダウン信号を位相同期直
前までは第１カウンタ３１に出力すると共に第１カウン
タ３１の出力値Ｓ３１を周波数逓倍器４に出力する。ま
た、同期判定セレクタ３４は、位相比較器２からのアッ
プダウン信号を位相同期直後からは第２カウンタ３２に
出力すると共に第２カウンタ３２の出力値Ｓ３２を周波
数逓倍器４に出力する。本実施形態に係わるディジタル
カウンタ３３を用いた場合でも、ディジタルＰＬＬ回路
は前述した第１実施形態に示されたのと同様の効果を得
ることができる。
【００３６】本発明は、位相比較器２における比較結果
に基づいて、ディジタルカウンタのカウント値を最上位
ビットから最下位ビットに向かって順次に決定するもの
であれば、上述した実施形態には限定されない。
に基づいて、ディジタルカウンタのカウント値を最上位
ビットから最下位ビットに向かって順次に決定するもの
であれば、上述した実施形態には限定されない。
【００３７】
【発明の効果】本発明のディジタルカウンタおよびディ
ジタルＰＬＬ回路によれば、ディジタルＰＬＬ回路にお
いて、出力周波数の高精度化およびロック状態に達する
までの時間の短縮化を図ることが可能になる。また、本
発明のディジタルカウンタおよびディジタルＰＬＬ回路
によれば、対応周波数のレンジの拡大を容易に行うこと
ができる。
ジタルＰＬＬ回路によれば、ディジタルＰＬＬ回路にお
いて、出力周波数の高精度化およびロック状態に達する
までの時間の短縮化を図ることが可能になる。また、本
発明のディジタルカウンタおよびディジタルＰＬＬ回路
によれば、対応周波数のレンジの拡大を容易に行うこと
ができる。
【図１】本発明の第１実施形態に係わるディジタルＰＬ
Ｌ回路の構成図である。
Ｌ回路の構成図である。
【図２】図１に示すディジタルカウンタの動作を説明す
るための図である。
るための図である。
【図３】図１に示すディジタルカウンタの動作を説明す
るための図である。
るための図である。
【図４】図１に示すディジタルカウンタのその他の動作
を説明するための図である。
を説明するための図である。
【図５】本発明の第２実施形態に係わるディジタルＰＬ
Ｌ回路の構成図である。
Ｌ回路の構成図である。
【図６】図５に示すディジタルカウンタの動作を説明す
るための図である。
るための図である。
【図７】本発明の第３実施形態に係わるディジタルＰＬ
Ｌ回路の構成図である。
Ｌ回路の構成図である。
【図８】一般的なディジタルＰＬＬ回路の構成図であ
る。
る。
【図９】図８に示すディジタルＰＬＬ回路の動作を説明
するための図である。
するための図である。
【図１０】図８に示すディジタルＰＬＬ回路のその他の
動作を説明するための図である。
動作を説明するための図である。
２… 位相比較器
３，１３，２３，３３… ディジタルカウンタ
４… 周波数逓倍器
５… 分周器
１１… マルチカウンタ
１２… 同期判定回路
２１… 最上位ビット決定カウンタ
３１… 第１カウンタ
３２… 第２カウンタ
３４… 同期判定セレクタ
Claims (8)
- 【請求項１】基準信号と周波数逓倍回路の出力信号との
位相を比較する位相比較回路から比較結果を入力し、当
該比較結果に基づいてカウントを行い、当該カウント値
を前記周波数逓倍回路に出力するディジタルカウンタで
あって、 前記比較結果に基づいて、カウント値を最上位ビットか
ら最下位ビットに向かって順次に決定するディジタルカ
ウンタ。 - 【請求項２】前記基準信号の周期および前記周波数逓倍
回路の逓倍数に基づいて、前記カウント値における最上
位ビットの位置を決定する請求項１に記載のディジタル
カウンタ。 - 【請求項３】前記基準信号と前記周波数逓倍回路の出力
信号との位相が同期するまでは、前記比較結果に基づい
て、カウント値を最上位ビットから最下位ビットに向か
って順次に決定し、 前記基準信号と前記周波数逓倍回路の出力信号との位相
が同期した後からは、前記比較結果に基づいて、カウン
ト値を最下位ビットから最上位ビットに向かって変更す
る請求項２に記載のディジタルカウンタ。 - 【請求項４】第１のカウンタ、第２のカウンタおよび選
択手段を有し、 前記選択手段は、前記比較結果を、前記基準信号と前記
周波数逓倍回路の出力信号との位相が同期するまでは前
記第１のカウンタに出力し、前記基準信号と前記周波数
逓倍回路の出力信号との位相が同期した後からは前記第
２のカウンタに出力し、 前記第１のカウンタは、前記選択手段から入力した前記
比較結果に基づいてカウント値を最上位ビットから最下
位ビットに向かって順次に決定し、 前記第２のカウンタは、前記第１のカウンタのカウント
値を初期値とし、前記選択手段から入力した前記比較結
果に基づいてカウント値を最下位ビットから最上位ビッ
トに向かって変更する請求項３に記載のディジタルカウ
ンタ。 - 【請求項５】周波数逓倍回路と、 基準信号と前記周波数逓倍回路の出力信号との位相を比
較する位相比較回路と、 前記位相比較回路から比較結果を入力し、当該比較結果
に基づいてカウント値を最上位ビットから最下位ビット
に向かって順次に決定し、当該カウント値を前記周波数
逓倍回路に出力するディジタルカウンタとを有するディ
ジタルＰＬＬ回路。 - 【請求項６】前記ディジタルカウンタは、前記基準信号
の周期および前記周波数逓倍回路の逓倍数に基づいて、
前記カウント値における最上位ビットの位置を決定する
請求項５に記載のディジタルＰＬＬ回路。 - 【請求項７】前記ディジタルカウンタは、 前記基準信号と前記周波数逓倍回路の出力信号との位相
が同期するまでは、前記比較結果に基づいて、カウント
値を最上位ビットから最下位ビットに向かって順次に決
定し、 前記基準信号と前記周波数逓倍回路の出力信号との位相
が同期した後からは、前記比較結果に基づいて、カウン
ト値を最下位ビットから最上位ビットに向かって変更す
る請求項６に記載のディジタルＰＬＬ回路。 - 【請求項８】前記ディジタルカウンタは、第１のカウン
タ、第２のカウンタおよび選択手段を有し、 前記選択手段は、前記比較結果を、前記基準信号と前記
周波数逓倍回路の出力信号との位相が同期するまでは前
記第１のカウンタに出力し、前記基準信号と前記周波数
逓倍回路の出力信号との位相が同期した後からは前記第
２のカウンタに出力し、 前記第１のカウンタは、前記選択手段から入力した前記
比較結果に基づいてカウント値を最上位ビットから最下
位ビットに向かって順次に決定し、 前記第２のカウンタは、前記第１のカウンタのカウント
値を初期値とし、前記選択手段から入力した前記比較結
果に基づいてカウント値を最下位ビットから最上位ビッ
トに向かって変更する請求項７に記載のディジタルＰＬ
Ｌ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24204495A JP3538994B2 (ja) | 1995-09-20 | 1995-09-20 | ディジタルカウンタおよびディジタルｐｌｌ回路 |
| KR1019960038662A KR100414864B1 (ko) | 1995-09-20 | 1996-09-06 | 디지탈카운터및디지탈pll회로 |
| TW085111194A TW320796B (ja) | 1995-09-20 | 1996-09-13 | |
| US08/714,275 US5896428A (en) | 1995-09-20 | 1996-09-17 | Digital counter and digital phase locked loop circuit using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24204495A JP3538994B2 (ja) | 1995-09-20 | 1995-09-20 | ディジタルカウンタおよびディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0993120A JPH0993120A (ja) | 1997-04-04 |
| JP3538994B2 true JP3538994B2 (ja) | 2004-06-14 |
Family
ID=17083440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24204495A Expired - Fee Related JP3538994B2 (ja) | 1995-09-20 | 1995-09-20 | ディジタルカウンタおよびディジタルｐｌｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5896428A (ja) |
| JP (1) | JP3538994B2 (ja) |
| KR (1) | KR100414864B1 (ja) |
| TW (1) | TW320796B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049238A (en) * | 1998-05-12 | 2000-04-11 | Mitsubishi Denki Kabushiki Kaisha | Clock generator and clock generating method capable of varying clock frequency without increasing the number of delay elements |
| DE19850567C2 (de) * | 1998-11-02 | 2001-02-15 | Wandel & Goltermann Man Holdin | Verwendung einer Schaltungsanordnung und Vorrichtung zur Messung der Signalgüte eines digitalen Nachrichtenübertragungssystems |
| US6760394B1 (en) * | 1999-08-11 | 2004-07-06 | Broadcom Corporation | CMOS lock detect with double protection |
| US6708026B1 (en) * | 2000-01-11 | 2004-03-16 | Ericsson Inc. | Division based local oscillator for frequency synthesis |
| KR100459854B1 (ko) * | 2000-12-22 | 2004-12-03 | 엘지전자 주식회사 | 씨피유의 연산 처리 방법 |
| GB0111300D0 (en) * | 2001-05-09 | 2001-06-27 | Mitel Knowledge Corp | Method and apparatus for synchronizing slave network node to master network node |
| CN100349378C (zh) * | 2002-04-19 | 2007-11-14 | 陈为怀 | 网同步可集成从时钟锁相环 |
| US7151399B2 (en) * | 2004-02-02 | 2006-12-19 | Toshiba America Electronic Components, Inc. | System and method for generating multiple clock signals |
| TWI274474B (en) * | 2005-01-06 | 2007-02-21 | Univ Nat Sun Yat Sen | Phase-locked loop circuit and a method thereof |
| US20060187899A1 (en) * | 2005-02-02 | 2006-08-24 | Gemtek Systems, Inc. | System of providing communication service via client representatives and the method of the same |
| US8369452B2 (en) | 2007-12-07 | 2013-02-05 | Micron Technology, Inc. | Majority detector apparatus, systems, and methods |
| KR101231743B1 (ko) * | 2009-04-24 | 2013-02-08 | 한국전자통신연구원 | 디지털 락 검출장치 및 이를 포함하는 주파수 합성기 |
| WO2012088625A1 (en) * | 2010-12-29 | 2012-07-05 | Telefonaktiebolaget L M Ericsson (Publ) | Phase-frequency detection method |
| US10727847B1 (en) | 2019-02-07 | 2020-07-28 | International Business Machines Corporation | Digital control of a voltage controlled oscillator frequency |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272729A (en) * | 1979-05-10 | 1981-06-09 | Harris Corporation | Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation |
| JPH0744445B2 (ja) * | 1983-05-31 | 1995-05-15 | 松下電器産業株式会社 | デジタルｐｌｌ回路 |
| JP3329088B2 (ja) * | 1994-02-16 | 2002-09-30 | 株式会社デンソー | パルス発生装置，周波数可変発振装置及びｐｌｌ装置 |
| JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルｐｌｌ回路 |
| US5651036A (en) * | 1996-05-09 | 1997-07-22 | National Semiconductor Corporation | Third harmonic suppression scheme for a wave used in a phase-to-frequency converter |
-
1995
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