JPH04113719A - ディジタルｐｌｌ用パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルＰ　Ｌ、　Ｌ用パルス発生回路に関
し、特に、たとえば、スピン安定方式の人工衛星におい
て、サンセンサにより検出され出力される比較的長い周
期を持つパルスに同期してこのパルスの周期の１７２Ｎ
の周期をもつパルスを生成するディジタルＰＬＬ用パル
ス発生回路に関する。

〔従来の技術〕

従来のこの種のパルス発生回路を用いたディジタルＰＬ
Ｌは、たとえば、第４図のブロック図に示された構成を
している。

第５図は第４図の信号の関係をタイムチャートで示した
説明図である。

たとえば、サンセンサなどから出力される周期Ｔ１を持
つ入力パルスＰＩの周期の１／ｎの周期Ｔｏ（ただしｎ
＝２Ｎとする）を持つ出力パルスＰｏをパルス発生回路
３によって発生させる。

出力パルスＰ。を分周器４により１／ｎに分周した出力
パルスと入力パルスＰ「どの位相を位相比較器１により
比較し位相の差に比例した信号を補正量決定回路２に加
える。

補正量決定回路２は入力信号に対応した制御信号をパル
ス発生回路３に加えてＰＬＬループを生成してパルス発
生回路の出力パルスＰ、の位相を制御する。

このような回路においては、入力パルスＰ１の周期Ｔ１
に対して出力パルスＰｏの周期Ｔ。が極めて小なる場合
には周期Ｔ。の僅な誤差がｎ倍に分周器４により積算さ
れ、ｎ倍されて位相比較器２により入力パルスＰ１と位
相比較される。

従って、周期Ｔ。の誤差はＴ。／ｎ以下である必要があ
る。

このような出力パルスＰ。を生成するパルス発生回路３
として、従来は、ＶＣＯ（電圧制御発振器）、カウンタ
あるいはレートマルチプライヤが使用されていた。

ＶＣＯを使用する場合には、位相比較器１によって出力
する位相差に比例した信号として補正量決定回路２によ
って位相差に比例した制御信号を生成し、この制御信号
によってＶＣＯを制御し出力パルスＰＯの位相を制御を
行っていた。

しかしながら、このようなＶＣＯをパルス発生回路とし
て用いる場合には、極めて周期の安定度のよい発振器を
必要とし、さらに、位相比較器１および補正量決定回路
２の出力も周囲の温度などの外部環境の変化に対して極
めて安定度の高いものでなくてはならないという問題点
がある。

そのため、以下に説明するように、上述のパルス発生回
路３としてカウンタを使用するか、または、レートマル
チプライヤを用いていた。

カウンタをパルス発生回路３として用いる場合には、所
望の出力パルスＰＯの持つ周波数のｍ倍（ただしｍ）ｎ
）の周波数を持つ基準クロック信号を外部からカウンタ
に加え、所望の出力パルスＰｏを出力させ、分周器４に
よって、出力パルスＰ、の周期の誤差がｎ倍に拡大され
ても分周器４の出力信号と入力パルスＰ、との位相誤差
が、規定の値以下になるようにする。

なお、上述の場合には、補正量決定回路２の出力信号に
よって制御してカウンタで基準クロック信号を１／ｍに
カウントダウンする。

また、レートマルチプライヤをパルス発生回路３として
用いる場合には、このレートマルチプライヤに所望の出
力パルスＰｏの持つ周波数より高い周波数、たとえば、
前述のカウンタに加えたものと同様に出力パルスＰＯの
周波数のｍ倍の周波数の基準信号を加える。さらに、こ
のレートマルチプライヤに補正量決定回路２により口×
ｍ個の基準クロック信号の内からｎ個の信号を出力させ
るｌｌｌ１ｌ信号を加える。

なお、上述のレートマルチプライヤは、たとえば、４ビ
ット単位のもので動作するものであるとすると、このレ
ートマルチプライヤは、入力される前述したディジタル
制御信号が例えば２進表示で００ＩＯであれば４番目と
１２番目の基準信号が入力されたときこの入力された基
準信号をそのまま出力し、以後、（１６Ｘ　Ｐ＋４　）
番目の基準信号、（１６ＸＰ＋１２）番目の基準信号（
ただしＰは整数）のように１６個の入力された基準信号
毎に２個の基準信号をそのままのタイミングで出力させ
る。

すなわち、レートマルチプライヤは動作するビット単位
がｒビットであり補正値決定回路２からの制御信号の値
が１０進数でＺであるとすると、２１個の基準信号が入
力される毎に２個の基準信号のみを予め決られている時
間間隔で入力された基準信号と同期して出力する。

〔発明が解決しようとする課題〕

ディジタルＰＬＬ用のパルス発生回路として従来のよう
に■ＣＯを用いた場合には、■ＣＯの発振周波数の安定
度を極めて高くすると共に位相比較回路および補正量決
定回路からの制御電圧の安定度も極めて高くする必要が
あるため所要の特性を得ることは困難で、構成が複雑に
なる欠点があった。

また、カウンタをパルス発生回路に使用する場合には、
上述したように、入力パルスを常に正確にｎ分割する出
力パルスを得るためには、外部からカウンタに加える基
準クロック信号の周波数を所望の出力パルスの持つ周波
数のｎ倍以上とする必要がある。

通常は、許容誤差を考慮して基準クロック信号の周波数
ｆＣＬを入力パルスＰ１の持つ周波数のｍ×ｎ倍〈ただ
しｍ〉１）としている。

そのため、外部から加える規準クロック信号の周波数を
所望の出力パルスＰ。の周波数より高く設定する必要が
あるので、カウンタおよび周辺回路を高速なディジタル
回路として構成する必要があり、構成が複雑になるとい
う欠点があった。

また、レートマルチプライヤをパルス発生回路として使
用する場合にはレートマルチプライヤからの出力信号の
時間間隔は一定ではないので、そのまま出力パルスとし
て使用することはできない、従って、このようなレート
マルチプライヤを使用する場合には、所望の出力パルス
ＰＯの持つ周波数より十分高い周波数を有する規準クロ
ック信号を使用し、このレートマルチプライヤによって
基準信号と所望の出力パルスの周波数の中間の周波数の
信号を生成し、さらにこの生成した信号を所望の周波数
までカウントダウンするカウンタに入力し信号の時間間
隔を許容する範囲内に収めることが必要であるため構成
が複雑となる欠点があった。

本発明の目的は、外部から供給する基準クロック信号の
周波数を従来よりも低くしても従来のこの種のパルス発
生回路と同程度の位相誤差を持つ出力パルスＰＯを生成
することができる回路構成の簡単なディジタルＰＬＬ用
パルス発生器を援供することにある。

〔課題を解決するための手段〕

本発明のディジタルＰＬＬ用パルス発生回路は入力パル
ス１周期中に外部から供給される基準クロック信号に同
期してｎ＝２＋″であるｎ個の所望の出力パルスを生成
し、前記出力パルスを１，７１個に分周した信号と前記
入力パルスの位相差を検出し前記位相差に対応して生成
される上位Ｍビットおよび下位Ｎビットおよび前記下位
Ｎビット中の上位の予め決められたＮより小なるＬビッ
トの信号により位相を制御され前記出力パルスを生成す
るディジタルＰＬＬ用パルス発生回路において、前記上
位Ｍビットの表す値に１を加算した信号を出力する定数
加算器と、切替信号が加えられたとき前記上位Ｍビット
の信号と前記定数加算器からの信号の内の前記定数加算
器を選択しカウンタプリセット信号としまた前記切替信
号がないときには前記上位Ｍビット信号を選択し前記カ
ウンタプリセット信号として出力するデータ切替器と、
前記カウンタプリセット信号を一時記憶し、前記カウン
タプリセット信号の表す値に等しい数の前記基準クロッ
ク信号が入力されたとき前記出力パルスを１個出力しか
つ前記出力パルスが出力された直後に入力されるタイミ
ング信号により前記一時記憶されている前記カウンタプ
リセット信号をクリヤし新たに供給される前記カウンタ
プリセット信号を一時記憶するダウンカウンタと、前記
出力パルスを入力とし、前記出力パルスが出力されたと
きから次の前記基準クロック信号が前記ダウンカウンタ
に加えられる前に前記タイミング信号を生成するタイミ
ング回路と、前記切替信号と前記出力パルスとを入力と
しこれら両者の論理積を出力するＡＮＤ回路と、前記Ａ
ＮＤ回路の出力回数を計数して出力し前記入力パルスが
加えられたとき前記計数値がクリヤされるカウンタと、
前記下位Ｎビット信号の値と前記カウンタからの出力の
値とを比較し前記カウンタからの出力の値が前記下位Ｎ
ビット信号の表す値未満の場合に切替制御信号を出力す
る比較器と、前記Ｌビットの信号の表す値に１を加算し
た値を記憶しておき、前記切替制御信号が入力されてい
るときでがっ前記出力パルスが２Ｌ回入力される間に前
記記憶している前記Ｌビットの信号の表す値に１を加算
した値の大きさに比例し予め決められた回数だけかつ前
記記憶した値に対応して予め決められたタイミングで前
記切替信号を出力する切替制御部とを備えている。

〔実施例〕 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のプロ・ツク図、第２図は第
１図のパルス発生回路３の出力パルスＰ。

と内部制御信号の関係の一例を示す説明図である。

第１図のパルス発生回路３は通常第４図にブロック図と
して示されているディジタルＰＬＬの一部として使用さ
れる。

補正量決定回路２には図示されていない位相比較器によ
って入力パルスと図示されていない分周器からの出力と
の位相が比較され位相の差に比例した信号が入力される
。

補正量決定回路２はこの位相差に比例した入力信号に対
応して予め決められたディジタル制御信号を出力する。

この出力信号は上位がＭビットで下位がＮビットである
と仮定する。ただし、入力パルスＰ、の周期Ｔ１に対し
てパルス発生回路３の出力パルスＰｏの周期がＩ／ｎで
ありｎ＝２′″とする。すなわち、出力ハルスＰＯ時間
間隔は入力パルスｐ＋のパルスの時間間隔の１／ｎであ
るパルスであるとする。

上述した補正量決定回路２よりの出力は上位のＭビット
の値を持つ上位Ｍビット信号２１、下位Ｎビットの値を
持つ下位Ｎビット信号２２および下位Ｎビットの内の上
位Ｌビットの値をもつ下位Ｎビット中の上位Ｌビット信
号２３とをそれぞれ出力する。

ここで、上述したＬを４とした場合について説明する。

この場合にはＮ）４とする。

上位Ｍビット信号２１は定数加算器３１により上位Ｍビ
ット信号２１の値に１だけ加算された値を持つ定数加算
信号３１１に変換されデータ切替器３２に加えられる。

データ切替器３２には上記の信号の他に、上位Ｍビット
信号２１も入力される。

データ切替器３２は切替制御部３５が出力する切替信号
３５１によって制御され、たとえば、切替信号３５１の
値が論理”■”のとき上述の定数加算信号３１１をカウ
ンタプリセット信号３２１として出力し、また、切替信
号３５１が”０”のとき上述の定数加算信号３１１をカ
ウンタプリセット信号３２１として出力する。

上述したカウンタプリセット信号３２１はダウンカウン
タ３３に制御信号として加えられる。

ダウンカウンタ３３はタイミング回路３４と組合されて
レートマルチプライヤを構成している。

ダウンカウンタ３３には前述の補正量決定回路２から出
力される、（上位Ｍビット＋下位Ｎビット）の値に相当
するパルス数の基準クロック信号ＳＣＬが入力パルスＰ
Ｉの持つ周期ＴＩの間に外部から加えられる。

このダウンカウンタ３３はカウンタプリセット信号３２
１の値を一時記憶しておき、時間Ｔ＋の間に補正量決定
回路２が出力する（上位Ｍビット＋下位Ｎビット）で表
される値の基準クロック信号ＳｏＬのパルス数の内の上
述のカウンタプリセット信号３２１の表す値、すなわち
、上述の上位Ｍビットの表す値または上位Ｍビットの表
す値に１を加えた値に相当する数の出力パルスＰ。を出
力する。

この出力パルスＰｏはタイミング回路３４に加えられる
。

タイミング回路３４は出力パルスＰ。が出力され次の基
準クロック信号ＳＣＬが加えられる前にタイミング信号
３４１を出力してダウンカウンタ３３に記憶されていた
カウンタプリセット信号３２１の値をクリアし、ダウン
カウンタ３３を制御して、その時点でデータ切替器３２
から出力されるカウンタプリセット信号３２１の値をダ
ウンカウンタ３３に読込ませる。

出力パルスＰ。のパルス間隔は入力されるカウンタプリ
セット信号の値毎に予め決められている。

出力パルスＰｏは図示されていない分周器によってｌ／
ｎの周波数をもつパルスに変換された信号を出力し図示
されていない位相比較器によって入力パルスＰ　ｌ、と
比較される。

前述の上位Ｍビットの表す値は（上位Ｍビット＋下位Ｎ
ビット）の値で表される量を２′１で除した値、すなわ
ち、時間ＴＩの間に入力される基準クロック信号ＳＣＬ
のパルス数をｎで除した値である。

従って、この上位Ｍビットの表す値の数だけ時間ＴＩの
間に出力パルスＰＯを出力することは、入力パルスＰ＋
のｎ倍の周波数を持つ出力パルスＰｏを得ることになる
。

出力パルスＰ。はＡＮＤ回路３７に切替信号３５１と共
に入力され、これら両信号の論理積が生成されてカウン
タ３８に入力される。

カウンタ３８はＡＮＤ回路３７の出力の信号数を計数し
てその計数値をカウンタ信号３７１として比較器３６に
加える。

カウンタ３８は入力パルスＰ、が入力されると出力値が
リセットされる。

比較器３６には、補正量決定回路２より下位Ｎビット信
号２２６入力され、この信号がカウンタ信号３７１と比
較され、下位Ｎビット信号２２の表す値〉カウンタ信号
３７１の表す値、であるときのみ、比較器３６より”１
”が切替制御信号３６１として切替制御部３５に出力さ
れる。

なお、下位Ｎビットの値は出力パルスＰＯが時間Ｔ１の
間に生成するパルスの数ｎ（ただしｎ＝２Ｎ）にくらべ
て最大でも１だけ小なる値である。

切替制御部３５に加えられる下位Ｎビット中の上位Ｌビ
ット信号２３の表す値に１を加えた値を記憶する。

切替制御部３５は切替制御信号３６１が”１”のときの
み下位Ｎビット中のＬ位しビット信号の値に１を加算し
た値に対応してこの切替制御部３５に加えられる出力パ
ルスＰ。に対して同期して予め決められたパターンで切
替信号３５１を出力する。

また、出力パルスＰｏが２Ｌ個切替制御ａ１３５に入力
されると、それまで記憶されていた下位Ｎビット中の上
位Ｌビット信号の値に１を加算した値がクリアされ新た
に下位Ｎビット中の上位Ｌビット信号２３を読込む。

今まで説明したしが４の場合について切替制御部３５が
出力する切替信号３５１と出力パルスＰｏとの関係は第
２図に示した通りである。

すなわち、下位Ｎビット中の上位４ビツトの値に１を加
算した値を２進数表示でｂ３ｂ２ｂ１ｂｏで表す、ただ
しす、は最上位の桁を表し、ｂｏは最下位の桁を表わす
ものとする。

上述した下位Ｎビット中の上位４ビット信号２３の表す
値がｏｏｏｏである場合にはこれに１を加算した値は０
００１となり、この値が切替制御部３５に記憶されてい
る。

このようにす、の値が１の場合には出力パルスＰｏが連
続して１６個（２Ｌ＝２４＞繰返し入力される毎にこの
繰返しの第８番目に出力パルスＰ。が入力されたとき切
替制御部３５は切替信号３５１を出力する。

上述したす、の値が１のときには１６回づつ繰返して入
力される出力パルスＰ。の内で第４番目と第１２番目の
出力パルスＰ。が入力されたとき切替信号３５１を出力
する。

ｂ２の値が１のときには、第２　＋　６　、ｌ］　１４
番目の出力パルスＰＯが入力されたとき切替制御部３５
は切替信号３５１を出力する。

同様にして、ｂ３の値が１のときには、第１３．５、・
・−１１５番目の出力パルスＰ。が入力されたとき切替
制御部３５は切替信号３５１を出力する。

従って、上述の２進表示の各桁の値がすべてｌの場合に
は第１番目から第１６番目の出力パルスＰｏが入力され
る度に切替制御部３５は切替信号３５１を出力する。

ただし、上述の２進表示の各桁がすべてＯである場合に
も出力パルスＰ。が入力される毎に切替信号３５１を出
力するようにこの切替制御部３５を設定しておく。

上述の値４が一般にＬであるときには、下位Ｎビット中
の上位Ｌビット信号の値に１を加算した値を２進表示で
ｂＬ−＋ｂｔ、−２−ｂｑ−ｂｔｂｏとすれば、２Ｌで
繰返し入力される出力パルスＰＯの内の２Ｌ／２の整数
値部の表す値に相当する回数の出力パルスＰ、が出力さ
れたとき切替制御部３５から切替信号３５１を出力させ
るように切替制御部３５を設定しておく。

また、ｂ、が１なるときには、２Ｌ／２Ｑ＋１の値の整
数部の値に相当する数だけ入力パルスＰｏが入力される
毎に切替制御部３５から切替信号３５１を出力するよう
に、この切替制御部３５の動作を設定しておく、ただし
、上記２進表示の各桁がすべてＯである場合には出力パ
ルスＰＯが入力される毎に切替信号３５１を出力するよ
うに切替制御部３５の動作を設定しておけばよい。

たとえば、第１図に示した本発明のパルス発生回路にお
いて、入力パルスＰ「の周期Ｔ、を２．００７８１２５
秒とし、この周期ＴＩの間を２Ｎ　＝　８１９２分割し
た出力パルスＰｏを出力させるものとする。

また、基準クロック信号Ｓ。Ｌを５２４２８８）１ｚと
する。

このときの補正量決定回路２より出力される（上位Ｍビ
ット値士下位Ｎビット値）はＴ＋／（１１５２４２８８
）＝１０５２６７２となり、これを１６進表示で示すと
ｔｏｔｏｏｏである。

Ｎは１３ビツトであり、Ｍは８ビツトでなければならな
いことがわかる。

上述の１０５２６７２を２進表示で表すとビット数は２
１となり上位８ビツトの値は１０００となりこれを１０
進表示で表すと１２８である。

基準クロック信号のＳｃｔ、の周期をＴｃＬとするとＴ
　ＣＬ＝１１５２４２８ｇであるからＴＣＬは１．９０
７３４８Ｘ　１０−’秒となる。従って、上位８ビット
信号２１をカウンタプリセット信号３２１として使用す
る場合には基準クロック信号ＳＣＬが１２８回入力され
る毎に出力パルスＰＯが１回出力されることになるから
、出力パルスＰＯの周期Ｔｏ１は１２８　Ｘ　Ｔ　ｃｔ
＝２．４４１４０６Ｘ　１０−’秒となる。

一方、上位８〜ビツトの値に定数加算器３１により１を
加算した定数加算信号３１１をカウンタプリセット信号
３２１として使用した場合にはこのカウンタプリセット
信号３２１の値は１２ｇ＋１＝１２９であるから出力パ
ルスＰ。の周期Ｔ。２は１２９×ＴｃＬ・２．４６０４
７９　Ｘｌ０−’秒となる。

ここで前述した下位Ｎビット（Ｎ＝１３）の値は２進表
示でｔ　ｏｏｏｏｏｏｏｏｏｏｏｏとなりこれを１０進
表示で表すと２Ｎ　＝４０９６となり、また上位４ビツ
トの値は２進表示で１０００となる。

基準クロック信号ＳｃＬがダウンカウンタ３３に加えら
れ出力パルスＰ。を出力するが、カウンタ３８からの出
力は入力パルスＰ１が入力されたときにはＯでありこの
カウンタ３８の出力が２１２＝４０９６に達するまでは
、切替信号３６１の出力は”■”であるから、その間は
、出力パルスＰ。が２Ｌ（Ｌ＝４）回すなわち、２’＝
１６回毎に７パルス分は前述した周期Ｔｏｌで出力し、
残りの９パルス分は周期Ｔ。２で出力するように、カウ
ンタプリセット信号３２１で制御される。

従って、毎１６パルス毎の位相誤差は ＜　　（２，００７８１２５Ｘ　　（１６／８１９２）
−（２，４６０４７９Ｘ　９＋２．４４１４０６）　ｘ
　１０−’）　ｘ　３６０／２．００７８１２５＝Ｏ，
０００３４１ｇ（度）となる。

また、この１６個の出力パルスＰ。について９回の切替
信号３５１が発生し、また、４５５　Ｘ９＋１・４０９
６であるから出力パルスＰｏが４５５　Ｘ　１６＝７２
８０回出力されるまでは上述した位相誤差が蓄積され、
その蓄Ｍ誤差は０．０００３４１８　Ｘ４５５＝０．１
５６（度）と　なる。

上記に引続＜１６個の出力パルスＰ。が生成されたとき
には、蓄積された誤差は下記となる。

（２，００７８１２５ｘ　７２９６／８１９２−（２，
４６０４７９ｘ　４０９６＋２．４４１４０６　ｘ３２
０Ｑ）　ｘｌＯ〜’）　Ｘ　３６０／２．００７８１２
５＝０．１５３（度）となる。

従って、時間Ｔ　＋　””　２．００７８１２５　（秒
）の間に８１９２個の出力パルスＰ。が生成されるとき
生ずる入力パルスＰ１に対する出力パルスＰ。の最終位
相誤差は＋　２．００７８１２５−（２，４６０４７９
Ｘ　４０９６＋２．４４１４０６　Ｘ４０９６）　Ｘｌ
０−’ｌ　Ｘ３６０／２．００７８１２５＝０．０００
０７２４（度）となる。

これに対して、従来のパルス発生回路ではカウンタプリ
セット信号３２１として上位Ｍ（ここでは上位８ビツト
）信号だけを用いダウンカウンタ３３を制御するので出
力パルスＰ。の周期は上述したＴ　ｏ＋・２．４４１４
０６　Ｘ　１０　’（秒）であるので、８１９２個の出
力パルスＰ。を生成したときの入力パルスＰ＋に対する
この出力パルスＰ。の位相誤差は、（２，００７８１２
５−８１９２Ｘ　２．４４Ｊ４０６Ｘ　１０−’）　Ｘ
　３６０／２．００７８１２５＝１．４０（度）となる
。

〔発明の効果〕

以上の説明から明らかなように、下位Ｎビット信号の値
に応じてダウンカウンタプリセット信号変更ることによ
って、従来のこの種のパルス発生回路と同一の周波数を
持つ基準クロック信号を用いた場合には入力パルスに対
して従来よりも位相誤差の少ない出力パルスを生成する
ことを可能とすることができる。

また、入力パルスに対して出力パルスの位相誤差が従来
のこの種のパルス発生回路と同程度のものでよいときに
は、基準クロク信号の持つ周波数を従来のこの種のパル
ス発生回路に加える基準クロック信号の周波数より低く
することができる。

従って、従来のこの種のパルス発生回路にくらべて、構
成を簡単にすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例における出力信号と内部制御信号との関係を
説明する説明図、第３図は第１図の実施例の入出力の波
形の関係を示す説明図、第４図は本発明のパルス発生回
路または従来のこの種のパルス発生回路を使用するディ
ジタルＰＬＬを示すブロック図、第５図は従来のこの種
パルス発生回路の入出力の波形の関係を示す説明図であ
る。 １・・・位相比較器、２・・・補正量決定回路、３・・
・パルス発生回路、４・・・分周器、３１・・・定数加
算器、３２・・・データ切替器、３３・・・ダウンカウ
ンタ、３４・・・タイミング回路、３５・・・切替制御
部、３６・・・比較器、３７・・−ＡＮＤ回路、３８・
・・カウンタ。

Claims (1)

【特許請求の範囲】
1. 入力パルス１周期中に外部から供給される基準クロック
   信号に同期してｎ＝２＾Ｎであるｎ個の所望の出力パル
   スを生成し、前記出力パルスを１／ｎ個に分周した信号
   と前記入力パルスの位相差を検出し前記位相差に対応し
   て生成される上位Ｍビットおよび下位Ｎビットおよび前
   記下位Ｎビット中の上位の予め決められたＮより小なる
   Ｌビットの信号により位相を制御され前記出力パルスを
   生成するディジタルＰＬＬ用パルス発生回路において、
   前記上位Ｍビットの表す値に１を加算した信号を出力す
   る定数加算器と、切替信号が加えられたとき前記上位Ｍ
   ビットの信号と前記定数加算器からの信号の内の前記定
   数加算器を選択しカウンタプリセット信号としまた前記
   切替信号がないときには前記上位Ｍビット信号を選択し
   前記カウンタプリセット信号として出力するデータ切替
   器と、前記カウンタプリセット信号を一時記憶し、前記
   カウンタプリセット信号の表す値に等しい数の前記基準
   クロック信号が入力されたとき前記出力パルスを１個出
   力しかつ前記出力パルスが出力された直後に入力される
   タイミング信号により前記一時記憶されている前記カウ
   ンタプリセット信号をクリヤし新たに供給される前記カ
   ウンタプリセット信号を一時記憶するダウンカウンタと
   、前記出力パルスを入力とし、前記出力パルスが出力さ
   れたときから次の前記基準クロック信号が前記ダウンカ
   ウンタに加えられる前に前記タイミング信号を生成する
   タイミング回路と、前記切替信号と前記出力パルスとを
   入力としこれら両者の論理積を出力するＡＮＤ回路と、
   前記ＡＮＤ回路の出力回数を計数して出力し前記入力パ
   ルスが加えられたとき前記計数値がクリヤされるカウン
   タと、前記下位Ｎビット信号の値と前記カウンタからの
   出力の値とを比較し前記カウンタからの出力の値が前記
   下位Ｎビット信号の表す値未満の場合に切替制御信号を
   出力する比較器と、前記Ｌビットの信号の表す値に１を
   加算した値を記憶しておき、前記切替制御信号が入力さ
   れているときでかつ前記出力パルスが２＾Ｌ回入力され
   る間に前記記憶している前記Ｌビットの信号の表す値に
   １を加算した値の大きさに比例し予め決められた回数だ
   けかつ前記記憶した値に対応して予め決められたタイミ
   ングで前記切替信号を出力する切替制御部とを備えたこ
   とを特徴とするディジタルＰＬＬ用パルス発生回路。