JPH05283937A - デジタル発振回路 - Google Patents

Abstract

(57)【要約】 【目的】ＤＴＯ自体の動作クロック周波数は変更せずに
最終段の動作クロック周波数を上げる。 【構成】ラッチ回路１２０の出力（制御電圧）は、加算
器１３０、ラッチ回路１４０で構成されるＤＴＯから出
力される第１の鋸歯状波データを作成する。制御電圧
は、係数器１５０にて１／２倍されて加算器１６０にお
いて第１の鋸歯状波データと加算され、第１の鋸歯状波
から位相のずれた第２の鋸歯状波データとなる。第１と
第２の鋸歯状波データは、それぞれサインＲＯＭ１７
０、２００の位相入力データとして用いられ、それぞれ
位相のずれた正弦波デジタルデータとなり、選択回路２
２０におい手交互に選択され、ＤＴＯで作成できる周波
数の２倍のクロック周波数レートの正弦波出力となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディスクリートタイ
ムオシレータ（ＤＴＯ：Discreat Time Oscillator）を
用いたデジタル回路で構成されるデジタル発振回路に関
し、特に比較的高ビット数の加算器を高速動作させる必
要のある回路に係わるものである。

【０００２】

【従来の技術】位相ロックループ（ＰＬＬ）回路におい
て、電圧制御発振器が使用されるが、この発振器をすべ
てデジタル回路で構成したものとして、ＤＴＯがある。
このＤＴＯは、図４（Ａ）に示す構成であり、離散的な
時間で表される各データによって、鋸歯状波を発生す
る。入力端子１には、デジタル電圧が供給され、加算器
２に入力される。加算器２は、入力デジタル電圧とラッ
チ回路３の出力データとを加算する。加算器２の出力
は、ラッチ回路３に供給される。加算器２は、キャリア
アップ出力はそのままにされフロー処理等のなされない
簡単なものである。ラッチ回路３から得られる鋸歯状波
は、出力端子４に出力される。

【０００３】ここで同図（Ｂ）は、データ間隔が、１／
２０ＭＨｚ＝５０［ｎｓｅｃ］の場合のデジタル鋸歯状
波出力と、このデジタル鋸歯状波出力により、サイン
（ＳＩＮ）ＲＯＭから読み出される正弦波を示してい
る。サインＲＯＭでは、デジタル鋸歯状波が、正弦波の
位相指示入力として用いられている。図の例では、デジ
タル制御電圧Ｖが入力された例であり、サンプルされる
毎に進み位相を示すデータＡ、Ｂ、Ｃとなるが、最大位
相を示す値ＭＡＸを越えたデータＣは、Ｃ−ＭＡＸ＝Δ
Ｖが、次のサイクルの位相を示すデータとして用いられ
る。これによりサインＲＯＭからは、正弦波形の出力を
得ることができる。

【０００４】図５には、発振周波数制御電圧を入力と
し、その電圧に比例した周波数の正弦波を出力するデジ
タル発振回路を示している。入力端子１０にはデジタル
制御電圧Ｖが供給され、ラッチ回路２０で２０ＭＨｚで
ラッチされ、加算器３０に供給される。加算器３０とラ
ッチ回路４０とは、図４（Ａ）で示した回路と同じであ
り、ラッチ回路４０の出力には、入力デジタル制御電圧
に比例した鋸歯状波が得られる。このデジタル鋸歯状波
は、サインＲＯＭ５０の読みだしアドレス入力端子に供
給される。サインＲＯＭ５０からは、入力デジタル制御
電圧に比例した周波数のデジタルサイン波を得ることが
できる。サインＲＯＭ５０から出力されたデータは、ラ
ッチ回路６０にて２０ＭＨｚでラッチされ、出力端子７
０へ導出される。このデジタルサイン波は、デジタルア
ナログ変換器及び低域通過フィルタを介して簡単に実際
のアナログ連続正弦波にすることができる。

【０００５】上記したデジタル発振回路において、出力
の正弦波の発振周波数、位相の精度を保つためのＤＴＯ
のビット数は、大きく選定されており、各瞬時のデータ
として使う正弦波そのもののビット数は小さく選定され
る場合が多い。先のデジタル発振回路の場合は、ＤＴＯ
のビット数が２０ビット、出力正弦波のビット数が６ビ
ットの場合を示している。

【０００６】さて、上記のデジタル発振回路のように、
動作クロック周波数が２０［ＭＨｚ］のものでは、１０
［ＭＨｚ］間での正弦波までしか表現できない。動作ク
ロック周波数を例えば、２倍の４０［ＭＨｚ］に選べ
ば、２０［ＭＨｚ］までの正弦波が表現可能となるが、
それと同時に加算器３０及びサインＲＯＭ５０を高速動
作可能な素子で実現する必要が生じる。また、動作クロ
ック周波数が上昇したことによる回路の消費電力も増大
する。

【０００７】そこで、従来のＤＴＯの加算器３０におい
ては、パイプライン方式、サインＲＯＭにおいては直列
並列データ変換及び並列直列データ変換により、同じ動
作速度の素子を使って等価的に高速動作になるようにし
ている。図５（Ｂ）には、等価的に高速動作を得るよう
にした従来の回路例を示している。

【０００８】入力端子１０には、２０ビットからなるデ
ジタル制御電圧が入力される。デジタル制御電圧は、上
位１０ビットと下位１０ビットにわけられ、上位１０ビ
ットは、ラッチ回路２２に供給され、下位１０ビットは
ラッチ回路２１に供給される。ラッチ回路２１の出力
は、加算器３１に入力され、加算器３１の出力はラッチ
回路４１に供給される。そしてラッチ回路４１の出力
が、加算器３１に入力される。

【０００９】加算器３１のキャリーアップ出力は、ラッ
チ回路４３を介して加算器３２に入力される。加算器３
２には、ラッチ回路２２の出力とラッチ回路４２の出力
も入力されている。また加算器３２の出力は、ラッチ回
路４２に入力されている。このように、下位ビット側に
おける加算器３１のキャリーアップ出力を、ラッチ回路
４３で時間調整して上位ビット側の加算器３２に入力し
てやることにより、従来は、２０ビットのデータでは２
０［ＭＨｚ］のクロックまでしか加算できなかった加算
素子を使って、４０［ＭＨｚ］のクロックでの加算を可
能にしている。また、サインＲＯＭにおいても、２０
［ＭＨｚ］のクロックまでしか動作しないとしても、互
いに位相が反転関係にある２系統にわけて４０［ＭＨ
ｚ］のクロックレートのデータを作成している。即ち、
ラッチ回路４２の出力は、２０［ＭＨｚ］のクロックで
動作するラッチ回路８１、８２に供給され、それぞれの
ラッチ回路８１、８２の出力がサインＲＯＭ５１、５２
に供給される。そしてサインＲＯＭ５１、５２の出力
は、ラッチ回路６１、６２を介して選択回路９０に入力
され、交互に選択される。この選択回路９０の出力が、
４０［ＭＨｚ］で動作するラッチ回路１００を介して出
力端子７１へ導出される。

【００１０】

【発明が解決しようとする課題】しかしながら上記の高
速化技術を採用した回路においても、ラッチ回路２１、
２２、２３、４１、４２、及び加算器３１、３２は、４
０［ＭＨｚ］のクロックで動作したままである。また動
作クロック周波数の上昇により消費電力は増大する。

【００１１】従ってＤＴＯにおける加算回路を何の変更
もないまま、またはパイプライン方式によって高速動作
させたのでは、ラッチのタイミング余裕が減少するとい
うＤＴＯ自体の問題以外に、ラッチ単体も高速動作用の
もので設計しなければならないという設計上の難易度も
大きくなっている。また動作クロックの上昇で消費電力
も増大している。

【００１２】そこでこの発明は、ＤＴＯの動作クロック
周波数を増大させることなく、クロック周波数を上げた
ときと同じ動作を行わせることによりＤＴＯの各素子の
タイミング余裕をそのまま維持し、設計の難易度を従来
とほぼ同じに保つことができ、合わせて、消費電力の増
大を防止し得るデジタル発振回路を提供することを目的
とする。

【００１３】

【課題を解決するための手段】この発明は、ディスクリ
ートタイムオシレータ（ＤＴＯ）を用いたデジタル発振
回路において、前記ＤＴＯの制御電圧を１／Ｎ、２／
Ｎ、…、（Ｎ−１）／Ｎ倍する複数の係数器と、前記Ｄ
ＴＯの出力電圧と前記複数の係数器の出力とを加算する
複数の加算器と、前記複数の加算器の出力を位相入力と
して発振出力電圧値を出力する複数の信号変換回路と、
前記複数の信号変換回路の出力と前記ＤＴＯの出力デー
タを並列直列変換して前記ＤＴＯの動作クロック周波数
のＮ倍のデジタルデータを出力する出力回路と備えるも
のである。

【００１４】

【作用】上記の手段により、係数器の各出力は、ＤＴＯ
から得られる鋸歯状波データのサンプル点から位相がず
れたサンプル点の鋸歯状波データとなる。従って各信号
変換回路の出力（例えば正弦波デジタルデータ）のサン
プル点位置をＤＴＯのそれよりも一層細かく得られ動作
クロック周波数の高い出力を得られる。

【００１５】

【実施例】以下、この発明の実施例を図面を参照して説
明する。

【００１６】図１はこの発明の一実施例である。このデ
ジタル発振回路は、従来の回路に比べて２倍、つまり４
０［ＭＨｚ］までの正弦波発振出力データを得ることが
できる。図２は、図１の回路の動作説明のため及び原理
説明のための図である。図２の正弦波に付した、時点
ａ，ｂ，ｃ，ｄ，…のデータが、例えば従来と同じ２０
［ＭＨｚ］のクロック周波数レートであるとすると、そ
の２倍の周波数レートのデータを得るには、同図に示す
時点ａ１，ｂ１，ｃ１，ｄ１，…のデータ（以下このデ
ータを中間点データと呼ぶ）を得ればよい。

【００１７】今、これらの中間点データに着目すると、
このデータは、ＤＴＯの発生している鋸歯状波におい
て、ＤＴＯ制御電圧（図２の場合２Ｖ）の半分（図２の
場合Ｖとなる）の値だけ遅延した位相における正弦波の
データである。そこで、まずクロック周波数２０［ＭＨ
ｚ］で動作しているＤＴＯ（加算器１３０、ラッチ回路
１４０による構成）の出力データに対して、ラッチ回路
１２０の出力データを１ビット下方にビットシフトして
１／２倍されたデジタルデータと、ラッチ回路１４０の
出力するデジタルデータとの加算値を加算器１６０によ
り得ている。

【００１８】上記のように得られるデータＤ１とＤ２
は、図２の鋸歯状波の２Ｖを加算していくことによって
得られる２０［ＭＨｚ］周期のデータと、それにさらに
Ｖを加えて得られる４０［ＭＨｚ］周期分遅延したデー
タに相当する。各データＤ１、Ｄ２は、パイプライン方
式と同様に、それぞれサインＲＯＭにいんされ、各サイ
ンＲＯＭから得られる正弦波データが、選択回路で交互
に選択され、４０［ＭＨｚ］の正弦波データとして導出
される。

【００１９】上記の動作を実現する回路を図１を参照し
てその構成を説明する。入力端子１１０にはデジタル制
御電圧が供給され、２０［ＭＨ］で動作するラッチ回路
１２０によりラッチされる。ラッチ回路１２０の出力
は、ＤＴＯを構成する加算器１３０に入力される。加算
器１３０の出力はラッチ回路１４０に入力され、このラ
ッチ回路１４０の出力データＤ１は、加算器１３０に入
力されると共に、サインＲＯＭ１７０の読み出しアドレ
スに供給されている。先のラッチ回路１２０の出力は、
ビットシフト（１／２倍）を行う係数器１５０に入力さ
れる。この係数器１５０の出力と先のラッチ回路１４０
の出力とは、加算器１６０に入力されて、図２に示した
時点ａ１，ｂ１，ｃ１，ｄ１，…を得る中間データＤ２
を作成している。加算器１６０の出力データは、２０
［ＭＨｚ］で動作するラッチ回路１９０を介してサイン
ＲＯＭ２００のアドレス入力となる。サインＲＯＭ２０
０と１７０の出力は、それぞれ位相が反転関係にあり２
０［ＭＨｚ］で動作しているラッチ回路２１０、１８０
を介して選択回路２２０に供給される。選択回路２２０
は、交互にラッチ回路２１０と１８０の出力を選択導出
して、ラッチ回路２３０に供給する。ラッチ回路２３０
は４０［ＭＨｚ］で動作していおり、これにより出力端
子２４０には４０［ＭＨｚ］の周期の正弦波デジタルデ
ータが得られる。この発明は上記の実施例に限定される
ものではない。

【００２０】図３はこの発明の他の実施例である。この
実施例は、図１に示した実施例をさらに発展させたもの
で、図１の実施例は従来の回路に比べて２倍のクロック
周波数レートの正弦波デジタルデータを得ることができ
たが、図３の実施例は４倍のクロック周波数レートの正
弦波デジタルデータを得られるようにしている。

【００２１】まず構成から説明する。入力端子１１０に
はデジタル制御電圧が供給され、２０［ＭＨｚ］で動作
するラッチ回路１２０でラッチされる。ラッチ回路１２
０の出力は、加算器１３０、係数器１１１、１１２、１
１３、１１４に入力される。加算器１３０の出力は、２
０［ＭＨｚ］で動作するラッチ回路１４０に入力されこ
のラッチ回路１４０の出力は加算器１３０に入力されて
いる。従ってラッチ回路１４０からは、２０［ＭＨｚ］
をクロック周波数レートとする鋸歯状波が得られる。

【００２２】係数器１１１、１１３は、それぞれラッチ
回路１２０の出力を２ビット下方向へシフトする１／４
倍係数器であり、係数器１１２、１１３は、それぞれラ
ッチ回路１２０の出力を１ビット下方向へシフトする１
／２倍係数器である。ここで、係数器１１３と１１４の
出力は、加算器１２１で加算されているので、この加算
器１２１の出力は、ラッチ回路１２０の出力を１／４倍
したことになる。係数器１１１、１１２、加算器１２１
の出力は、それぞれ加算器１２２、１２３、１２３４に
おいてラッチ回路１４０の出力と加算される。今、加算
器１２２、１２３、１２４の出力をデータＤ２、Ｄ３、
Ｄ４とする。これらのデータＤ２、Ｄ３、Ｄ４は、それ
ぞれ２０［ＭＨｚ］で動作しているＤＴＯの鋸歯状波出
力データに対して、８０［ＭＨｚ］分野では１クロッ
ク、２クロック、３クロックずつ遅延した鋸歯状波の値
となっている。各データＤ１〜Ｄ４は、それぞれラッチ
回路１４１、１４２、１４３、１４４に入力される。そ
して各ラッチ回路１４１、１４２、１４３、１４４の出
力は、サインＲＯＭ１５１、１５２、１５３、１５４に
入力され、正弦波デジタルデータに変換される。この前
記サインＲＯＭ１５１、１５２、１５３、１５４の出力
は、それぞれラッチ回路１６１、１６２、１６３、１６
４に入力される。ラッチ回路１６１、１６２の出力は、
選択回路１７１において交互に選択して導出され、４０
［ＭＨｚ］のクロック周波数レートの正弦波デジタルデ
ータとなる。また、ラッチ回路１６３、１６４の出力は
選択回路１７２において交互に選択して導出され、４０
［ＭＨｚ］のクロック周波数レートの正弦波デジタルデ
ータとなる。さらにこの選択回路１７１、１７２の出力
は、選択回路１８１において交互に選択導出され、８０
［ＭＨｚ］のクロック周波数レートの正弦波デジタルデ
ータとなる。そしてこの正弦波デジタルデータは、ラッ
チ回路１９１においてラッチされて出力端子１９２へ導
出される。なお、各位相のことなる系統にあたえらえる
２０［ＭＨｚ］のクロックは、ラッチ回路１３１、１３
２、１３３、１３４により、１／８０［ＭＨｚ］期間ず
つシフトされて与えられている。

【００２３】この発明は上記の実施例に限定されるもの
ではなく、係数器の倍数としては１／３、２／３倍にす
る係数器を用いて、クロック周波数レートを３倍の密度
にするデジタル発信器としてもよい。また、サインＲＯ
Ｍとしては、正弦波出力を得るに限らず、三角波の位相
を入力として三角波を出力する変換回路とし、三角波を
出力する発振器としてもよい。

【００２４】

【発明の効果】以上説明したようにこの発明によると、
ＤＴＯ自体の動作クロック周波数は変更せずに最終段の
動作クロック周波数を上げることができる。よってＤＴ
Ｏの各素子のタイミング余裕をそのまま維持し、設計の
難易度を従来とほぼ同じに保つことができ、合わせて、
消費電力の増大を防止し得る。

【図面の簡単な説明】

【図１】この発明の一実施例を示す回路図。

【図２】図１の回路の動作を説明するために示した動作
波形図。

【図３】この発明の他の実施例を示す回路図。

【図４】従来のディスクリートタイムオシレータ（ＤＴ
Ｏ）の原理とその動作を説明するために示した回路図及
び動作波形図。

【図５】従来のデジタル発振回路の例を示す回路図。

【符号の説明】

１２０、１４０、１８０、１９０、２１０、２３０、１
４１〜１４４、１６１〜１６４、１９１…ラッチ回路、
１３０、１２１〜１２４…加算器、１５０、１１１〜１
１４…係数器、２００、１５１〜１５４…サインＲＯ
Ｍ、２２０、１７１、１７２、１８１…選択回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ディスクリートタイムオシレータ（ＤＴ
   Ｏ）を用いたデジタル発振回路において、 前記ＤＴＯの制御電圧を１／Ｎ、２／Ｎ、…、（Ｎ−
   １）／Ｎ倍する複数の係数器と、 前記ＤＴＯの出力電圧と前記複数の係数器の出力とを加
   算する複数の加算器と、 前記複数の加算器の出力を位相入力として発振出力電圧
   値を出力する複数の信号変換回路と、 前記複数の信号変換回路の出力と前記ＤＴＯの出力デー
   タを並列直列変換して前記ＤＴＯの動作クロック周波数
   のＮ倍のデジタルデータを出力する出力回路とを具備し
   たことを特徴とするデジタル発振回路。