JP2803587B2 - 周波数合成回路 - Google Patents
周波数合成回路Info
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- JP2803587B2 JP2803587B2 JP6330959A JP33095994A JP2803587B2 JP 2803587 B2 JP2803587 B2 JP 2803587B2 JP 6330959 A JP6330959 A JP 6330959A JP 33095994 A JP33095994 A JP 33095994A JP 2803587 B2 JP2803587 B2 JP 2803587B2
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Description
【０００１】
【産業上の利用分野】本発明は周波数合成回路に関し、
特に直接型デジタル合成方式の周波数合成回路に関す
る。
特に直接型デジタル合成方式の周波数合成回路に関す
る。
【０００２】
【従来の技術】図３は、従来の直接型デジタル合成方式
周波数合成回路（「ダイレクト・ディジタル・シンセサ
イザ」ともいう）の構成の一例を説明する図である。ま
た図４は、図３に示す周波数合成回路の動作波形を示す
図である。なお、この従来の周波数合成回路は、例えば
アナログ・デバイセズ株式会社のカタログである「アナ
ログ・デバイセズ コンバータ・データブック」の「ダ
イレクト・ディジタル波形シンセサイザＡＤ９９５５」
に詳細に記載されている。
周波数合成回路（「ダイレクト・ディジタル・シンセサ
イザ」ともいう）の構成の一例を説明する図である。ま
た図４は、図３に示す周波数合成回路の動作波形を示す
図である。なお、この従来の周波数合成回路は、例えば
アナログ・デバイセズ株式会社のカタログである「アナ
ログ・デバイセズ コンバータ・データブック」の「ダ
イレクト・ディジタル波形シンセサイザＡＤ９９５５」
に詳細に記載されている。
【０００３】図３を参照して、加算器１は、周波数合成
回路の出力信号の周波数を規定する位相増加分（Δθ）
１０２を入力とし、これをクロック１０１毎に加算する
ことにより位相信号１０７を発生する。
回路の出力信号の周波数を規定する位相増加分（Δθ）
１０２を入力とし、これをクロック１０１毎に加算する
ことにより位相信号１０７を発生する。
【０００４】図４（Ａ）に示すように、位相信号１０７
は、例えば零値からクロック１０１毎に位相増加分（Δ
θ）１０２単位に増加する。なお、位相増加分（Δθ）
１０２単位に加算した結果、加算器１にオーバーフロー
が発生した際に、位相信号１０７は再び零値となる。
は、例えば零値からクロック１０１毎に位相増加分（Δ
θ）１０２単位に増加する。なお、位相増加分（Δθ）
１０２単位に加算した結果、加算器１にオーバーフロー
が発生した際に、位相信号１０７は再び零値となる。
【０００５】波形データ２は、位相信号１０７を入力
し、位相値に対応した振幅値を生成する位相−振幅変換
を施し、振幅信号１０８を出力する。
し、位相値に対応した振幅値を生成する位相−振幅変換
を施し、振幅信号１０８を出力する。
【０００６】図４（Ｂ）は、振幅信号１０８の一周期分
の信号波形を示しており、これは、位相増加分をΔθと
する位相信号１０７の例えば零から３６０度までの遷移
（図４（Ａ）参照）に対応している。なお、図４
（Ａ）、（Ｂ）を参照して、所与の周波数のクロック１
０１に対して位相増加分（Δθ）１０２を大とすると、
振幅信号１０８の周波数は大となり、位相増加分（Δ
θ）１０２が小の場合、振幅信号１０８の周波数は小と
なり、加算器１に入力される位相増加分（Δθ）１０２
は出力周波数を決定することから、「周波数設定値」と
もいう。
の信号波形を示しており、これは、位相増加分をΔθと
する位相信号１０７の例えば零から３６０度までの遷移
（図４（Ａ）参照）に対応している。なお、図４
（Ａ）、（Ｂ）を参照して、所与の周波数のクロック１
０１に対して位相増加分（Δθ）１０２を大とすると、
振幅信号１０８の周波数は大となり、位相増加分（Δ
θ）１０２が小の場合、振幅信号１０８の周波数は小と
なり、加算器１に入力される位相増加分（Δθ）１０２
は出力周波数を決定することから、「周波数設定値」と
もいう。
【０００７】波形データ２から出力される振幅信号１０
８は、デジタル・アナログ変換器（「ＤＡＣ」という）
３にてアナログ信号１０９に変換される。
８は、デジタル・アナログ変換器（「ＤＡＣ」という）
３にてアナログ信号１０９に変換される。
【０００８】クロック１０１の周波数をｆCLK、所望の
出力周波数をｆOUTとすると、ＤＡＣ３の出力であるア
ナログ信号１０９には、出力周波数ｆOUTの他に、次式
（１）で与えられる複数の周波数成分が含まれている。
出力周波数をｆOUTとすると、ＤＡＣ３の出力であるア
ナログ信号１０９には、出力周波数ｆOUTの他に、次式
（１）で与えられる複数の周波数成分が含まれている。
【０００９】ｆ＝ｍ×ｆCLK±ｆOUT …（１） 但し、ｍは正の整数である（ｍ＝１、２、３、…等）。
【００１０】このため、低域通過フィルタ（「ＬＰＦ」
という）４により、不要な周波数成分、ｍ×ｆCLK±ｆ
OUTを減衰させている。
という）４により、不要な周波数成分、ｍ×ｆCLK±ｆ
OUTを減衰させている。
【００１１】
【発明が解決しようとする課題】前記従来の直接型デジ
タル合成方式の周波数合成回路において、いくつかの周
波数を選択して出力する場合、ＤＡＣ３の出力であるア
ナログ信号１０９には所望の出力周波数ｆOUTの他に、
ｍ×ｆCLK±ｆOUTの周波数成分が含まれるため、クロッ
ク１０１の周波数ｆCLKを、出力周波数範囲の最高周波
数の２倍以上（２ｆOUT＜ｆCLK、従ってｆOUT＜ｆCLK−
ｆOUT）に設定しない限り、ＬＰＦ４を介して所望周波
数成分ｆOUTのみを取り出すことはできない。すなわ
ち、クロック１０１の周波数ｆCLKは、出力周波数範囲
の最高周波数の２倍以上に設定される。
タル合成方式の周波数合成回路において、いくつかの周
波数を選択して出力する場合、ＤＡＣ３の出力であるア
ナログ信号１０９には所望の出力周波数ｆOUTの他に、
ｍ×ｆCLK±ｆOUTの周波数成分が含まれるため、クロッ
ク１０１の周波数ｆCLKを、出力周波数範囲の最高周波
数の２倍以上（２ｆOUT＜ｆCLK、従ってｆOUT＜ｆCLK−
ｆOUT）に設定しない限り、ＬＰＦ４を介して所望周波
数成分ｆOUTのみを取り出すことはできない。すなわ
ち、クロック１０１の周波数ｆCLKは、出力周波数範囲
の最高周波数の２倍以上に設定される。
【００１２】このため、加算器１を高速動作させること
が必要とされ、動作電力が大きくなるという問題点があ
った。
が必要とされ、動作電力が大きくなるという問題点があ
った。
【００１３】本発明は上記問題点に鑑みてなされたもの
であって、直接型デジタル合成方式の信号発生器におい
て、動作電力を低減することを目的とする。
であって、直接型デジタル合成方式の信号発生器におい
て、動作電力を低減することを目的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、その概略を述べれば、直接型デジタル合
成方式の周波数合成回路において、出力周波数に応じて
加算器の動作周波数を可変させる手段を備えたものであ
り、以下のように構成される。
め、本発明は、その概略を述べれば、直接型デジタル合
成方式の周波数合成回路において、出力周波数に応じて
加算器の動作周波数を可変させる手段を備えたものであ
り、以下のように構成される。
【００１５】本発明においては、出力周波数を規定する
位相増加分信号を入力しこれを順次加算して位相信号を
出力する加算器と、前記加算器から出力される信号を位
相−振幅変換する波形データと、デジタル・アナログ変
換器と、低域通過フィルタと、を有する直接型デジタル
合成方式の周波数合成回路において、前記出力周波数に
応じて前記位相増加分信号を可変する手段と、前記位相
増加分信号の大きさに応じてクロックを分周する手段
と、を備え、低周波出力時には前記クロックを所定量分
周してなるクロックで前記加算器を駆動し、前記低域通
過フィルタの遮断周波数が前記位相増加分信号の大きさ
に応じて可変に設定される。
位相増加分信号を入力しこれを順次加算して位相信号を
出力する加算器と、前記加算器から出力される信号を位
相−振幅変換する波形データと、デジタル・アナログ変
換器と、低域通過フィルタと、を有する直接型デジタル
合成方式の周波数合成回路において、前記出力周波数に
応じて前記位相増加分信号を可変する手段と、前記位相
増加分信号の大きさに応じてクロックを分周する手段
と、を備え、低周波出力時には前記クロックを所定量分
周してなるクロックで前記加算器を駆動し、前記低域通
過フィルタの遮断周波数が前記位相増加分信号の大きさ
に応じて可変に設定される。
【００１６】本発明は、好ましい態様として、加算器
と、前記加算器から出力される信号を位相−振幅変換す
る波形データと、デジタル・アナログ変換器と、低域通
過フィルタと、を有する直接型デジタル合成方式の周波
数合成回路において、前記出力周波数を規定する位相増
加分信号を入力し、位相増加分が予め定めた値より大と
なるまでクロック毎に増加する手段と、前記位相増加分
が予め定めた値より大となるまでに要したクロック数を
計数する計数手段と、前記計数手段の計数値に基づき前
記クロックを可変に分周する手段と、を備え、分周され
たクロックを前記加算器に供給すると共に、前記計数手
段の計数値に基づき前記低域通過フィルタの遮断周波数
を可変し、前記加算器には、前記位相増加分信号を所定
量増加した値を、位相増加分として供給するように構成
されたことを特徴とする。
と、前記加算器から出力される信号を位相−振幅変換す
る波形データと、デジタル・アナログ変換器と、低域通
過フィルタと、を有する直接型デジタル合成方式の周波
数合成回路において、前記出力周波数を規定する位相増
加分信号を入力し、位相増加分が予め定めた値より大と
なるまでクロック毎に増加する手段と、前記位相増加分
が予め定めた値より大となるまでに要したクロック数を
計数する計数手段と、前記計数手段の計数値に基づき前
記クロックを可変に分周する手段と、を備え、分周され
たクロックを前記加算器に供給すると共に、前記計数手
段の計数値に基づき前記低域通過フィルタの遮断周波数
を可変し、前記加算器には、前記位相増加分信号を所定
量増加した値を、位相増加分として供給するように構成
されたことを特徴とする。
【００１７】
【作用】本発明によれば、出力周波数ｆOUTが低い場合
には、周波数設定値である位相増加分Δθを大きくし、
この位相増加分Δθの増加分に応じてクロックの周波数
ｆCLKを低下させ（分周し）、クロックｆCLKを分周した
サンプリングクロック（＝ｆCLK／２n）で加算器を駆動
することにより、動作電力を低減している。
には、周波数設定値である位相増加分Δθを大きくし、
この位相増加分Δθの増加分に応じてクロックの周波数
ｆCLKを低下させ（分周し）、クロックｆCLKを分周した
サンプリングクロック（＝ｆCLK／２n）で加算器を駆動
することにより、動作電力を低減している。
【００１８】また、加算器をサンプリングクロック（＝
ｆCLK／２n）で駆動する場合、出力信号（周波数＝ｆ
OUTの）の折り返し歪みのスペクトル（エイリアシン
グ）は、ｆCLK／２n−ｆOUTの周波数とされることか
ら、低域通過フィルタの遮断周波数ｆCを好ましくはｆC
／２nを可変させて、折り返し雑音を抑止している。
ｆCLK／２n）で駆動する場合、出力信号（周波数＝ｆ
OUTの）の折り返し歪みのスペクトル（エイリアシン
グ）は、ｆCLK／２n−ｆOUTの周波数とされることか
ら、低域通過フィルタの遮断周波数ｆCを好ましくはｆC
／２nを可変させて、折り返し雑音を抑止している。
【００１９】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２０】図１は本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【００２１】図１を参照して、本実施例は、加算器１、
波形データ２、デジタル・アナログ変換器（「ＤＡＣ」
という）３、低域通過フィルタ（「ＬＰＦ」という）
５、シフトレジスタ６、比較器７、カウンタ８、及び分
周器９から構成され、クロック１０１と、出力周波数を
規定する位相増加分（Δθ）１０２とが供給されてい
る。このうち、加算器１、波形データ２、ＤＡＣ３と、
クロック１０１、位相増加分（Δθ）１０２は、前記従
来例と同一とされるため、説明を省略する。
波形データ２、デジタル・アナログ変換器（「ＤＡＣ」
という）３、低域通過フィルタ（「ＬＰＦ」という）
５、シフトレジスタ６、比較器７、カウンタ８、及び分
周器９から構成され、クロック１０１と、出力周波数を
規定する位相増加分（Δθ）１０２とが供給されてい
る。このうち、加算器１、波形データ２、ＤＡＣ３と、
クロック１０１、位相増加分（Δθ）１０２は、前記従
来例と同一とされるため、説明を省略する。
【００２２】シフトレジスタ６は、位相増加分（Δθ）
１０２を入力し、位相増加分（Δθ）１０２が予め定め
た値より大又は等しくなるまで、クロック１０１の周期
毎に２倍する。
１０２を入力し、位相増加分（Δθ）１０２が予め定め
た値より大又は等しくなるまで、クロック１０１の周期
毎に２倍する。
【００２３】比較器７は、シフトレジスタ６の出力１０
３を入力し、２n倍された位相増加分（Δθ）が予め定
めた値より大きくなったことを検出した時に出力１０４
をアクティブとする。なお、シフトレジスタ６にてｎ回
シフト動作を実行した時の出力１０３は、元の位相増加
分（Δθ）１０２の２n倍となる。
３を入力し、２n倍された位相増加分（Δθ）が予め定
めた値より大きくなったことを検出した時に出力１０４
をアクティブとする。なお、シフトレジスタ６にてｎ回
シフト動作を実行した時の出力１０３は、元の位相増加
分（Δθ）１０２の２n倍となる。
【００２４】カウンタ８は、クロック１０１を入力して
これを計数することにより、シフトレジスタ６がシフト
動作を行った回数を計数し、該計数値を出力１０５とし
て出力する。
これを計数することにより、シフトレジスタ６がシフト
動作を行った回数を計数し、該計数値を出力１０５とし
て出力する。
【００２５】分周器９は、カウンタ８の出力１０５の値
（＝ｎ）に基づき、クロック１０１を２n分周したサン
プリングクロック１０６を出力する。
（＝ｎ）に基づき、クロック１０１を２n分周したサン
プリングクロック１０６を出力する。
【００２６】また、ＬＰＦ５は、カウンタ８の出力１０
５の値（＝ｎ）を制御信号として入力し、カットオフ周
波数ｆCをｆC／２nに可変して設定する。
５の値（＝ｎ）を制御信号として入力し、カットオフ周
波数ｆCをｆC／２nに可変して設定する。
【００２７】なお、カウンタ８は、比較器７の出力１０
４を制御信号として入力し、出力１０４がアクティブに
なった時（すなわち、シフトレジスタ６の出力１０３が
予め定めた値より大きくなったことを検出した時）に、
クロック１０１のカウント動作を停止する。
４を制御信号として入力し、出力１０４がアクティブに
なった時（すなわち、シフトレジスタ６の出力１０３が
予め定めた値より大きくなったことを検出した時）に、
クロック１０１のカウント動作を停止する。
【００２８】シフトレジスタ６も比較器７の出力１０４
を制御信号として入力し、出力１０４がアクティブにな
った時点でシフト動作を停止する。
を制御信号として入力し、出力１０４がアクティブにな
った時点でシフト動作を停止する。
【００２９】図２に、本実施例の動作波形の一例を示
す。
す。
【００３０】本実施例においては、シフトレジスタ６が
位相増加分（Δθ）１０２を４倍（＝２2倍）した時
に、比較器７が予め定めた値より大きくなったことを検
出するものとする。
位相増加分（Δθ）１０２を４倍（＝２2倍）した時
に、比較器７が予め定めた値より大きくなったことを検
出するものとする。
【００３１】図２を参照して、シフトレジスタ６は位相
増加分（Δθ）１０２をクロック１０１毎にシフトし、
シフトレジスタ６の出力１０３には、クロック１０１毎
に、位相増加分（Δθ）１０２（「周波数設定値」とも
いう）をそれぞれ２倍、４倍した値が出力される。
増加分（Δθ）１０２をクロック１０１毎にシフトし、
シフトレジスタ６の出力１０３には、クロック１０１毎
に、位相増加分（Δθ）１０２（「周波数設定値」とも
いう）をそれぞれ２倍、４倍した値が出力される。
【００３２】比較器７は、シフトレジスタ６の出力１０
３が、元の位相増加分１０２の４倍になった時点（図２
では、「Ｆ１×４」で示す）で、出力１０４をアクティ
ブ（Ｈighレベル）とし、カウンタ８の計数動作をディ
スエーブルとし、カウンタ８は出力１０５として「２」
を出力する。
３が、元の位相増加分１０２の４倍になった時点（図２
では、「Ｆ１×４」で示す）で、出力１０４をアクティ
ブ（Ｈighレベル）とし、カウンタ８の計数動作をディ
スエーブルとし、カウンタ８は出力１０５として「２」
を出力する。
【００３３】分周器９は、カウンタ８の出力１０５を入
力し、クロック１０１（ｆCLK）を４分周したサンプリ
ングクロック１０６（＝ｆCLK／４）を加算器１に供給
する。
力し、クロック１０１（ｆCLK）を４分周したサンプリ
ングクロック１０６（＝ｆCLK／４）を加算器１に供給
する。
【００３４】シフトレジスタ６は、比較器７の出力１０
４がアクティブになった時点で、シフト動作を停止し、
２回シフト動作を実行した際の、シフトレジスタ６の出
力１０３（＝Ｆ１×４）が、加算器１に位相増加分とし
て供給される。
４がアクティブになった時点で、シフト動作を停止し、
２回シフト動作を実行した際の、シフトレジスタ６の出
力１０３（＝Ｆ１×４）が、加算器１に位相増加分とし
て供給される。
【００３５】この時、ＤＡＣ３の出力信号は、ｍ×（ｆ
CLK／４）±ｆOUT、（但しｍ＝１、２、…、ｆOUTは出
力周波数）で表わされる不要な周波数成分を含むため、
カウンタ８の出力１０５（値は２）がＬＰＦ５に供給さ
れて、ＬＰＦ５のカットオフ周波数ｆCはｆC／２2に可
変され、これらの不要な周波数成分を減衰・阻止してい
る。
CLK／４）±ｆOUT、（但しｍ＝１、２、…、ｆOUTは出
力周波数）で表わされる不要な周波数成分を含むため、
カウンタ８の出力１０５（値は２）がＬＰＦ５に供給さ
れて、ＬＰＦ５のカットオフ周波数ｆCはｆC／２2に可
変され、これらの不要な周波数成分を減衰・阻止してい
る。
【００３６】このように、元の周波数設定値を４倍した
値が予め定めた値より大となる場合、元のクロックを４
分周したクロックを加算器１に供給して、加算器１の動
作周波数を低減して動作消費電力を低減し、元の位相増
加分を４倍した値を加算器１に供給するため、加算器１
の動作周波数を低減した場合にも、周波数合成器の出力
信号の周波数は元の所望の周波数とされる。
値が予め定めた値より大となる場合、元のクロックを４
分周したクロックを加算器１に供給して、加算器１の動
作周波数を低減して動作消費電力を低減し、元の位相増
加分を４倍した値を加算器１に供給するため、加算器１
の動作周波数を低減した場合にも、周波数合成器の出力
信号の周波数は元の所望の周波数とされる。
【００３７】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
たが、本発明は上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
出力周波数に応じて加算器の動作頻度を変化させるよう
に構成されるため、直接型デジタル合成方式の周波数発
生器の持つ特徴である出力周波数範囲の広さを損うこと
なく、低周波出力時に動作電力を低減するという効果を
有する。
出力周波数に応じて加算器の動作頻度を変化させるよう
に構成されるため、直接型デジタル合成方式の周波数発
生器の持つ特徴である出力周波数範囲の広さを損うこと
なく、低周波出力時に動作電力を低減するという効果を
有する。
【００３９】また、本発明によれば、加算器の動作周波
数を低くした際に、デジタル・アナログ変換器の後段に
配された低域通過フィルタの遮断周波数も同様に低減す
るため、デジタル・アナログ変換器の出力信号に含まれ
る、出力周波数以外の不要な周波数成分が阻止されるる
ため、高い信号品質を保持することができる。
数を低くした際に、デジタル・アナログ変換器の後段に
配された低域通過フィルタの遮断周波数も同様に低減す
るため、デジタル・アナログ変換器の出力信号に含まれ
る、出力周波数以外の不要な周波数成分が阻止されるる
ため、高い信号品質を保持することができる。
【００４０】また、本発明によれば、簡易な回路構成に
より、出力周波数範囲の広さを損うことなく、低周波出
力時に動作電力を低減すると共に、折り返し雑音等を回
避し、所望の出力周波数を高品質に発生することができ
るため、実用的価値は極めて高い。
より、出力周波数範囲の広さを損うことなく、低周波出
力時に動作電力を低減すると共に、折り返し雑音等を回
避し、所望の出力周波数を高品質に発生することができ
るため、実用的価値は極めて高い。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作波形を示す図である。
【図３】従来の直接型デジタル合成方式の周波数発生器
の構成を示す図である。
の構成を示す図である。
【図４】従来の直接型デジタル合成方式の周波数発生器
の動作波形を示す図である。
の動作波形を示す図である。
１ 加算器 ２ 波形データ ３ デジタル・アナログ変換器（ＤＡＣ） ４、５ 低域通過フィルタ（ＬＰＦ） ６ シフトレジスタ ７ 比較器 ８ カウンタ ９ 分周器 １０１ クロック １０２ 位相増加分 １０３ シフトレジスタ６の出力 １０４ 比較器７の出力 １０５ カウンタ８の出力 １０７ 位相信号（加算器１の出力） １０８ 振幅信号（波形データ２の出力） １０９ アナログ信号（デジタル・アナログ変換器３の
出力）
出力）
Claims (2)
- 【請求項１】出力周波数を規定する位相増加分信号を入
力しこれを順次加算して位相信号を出力する加算器と、
前記加算器から出力される信号を位相−振幅変換する波
形データと、デジタル・アナログ変換器と、低域通過フ
ィルタと、を有する直接型デジタル合成方式の周波数合
成回路において、前記出力周波数に応じて前記位相増加分信号を可変する
手段と、 前記位相増加分信号の大きさに応じてクロックを分周す
る手段と、 を備え、 低周波出力時には前記クロックを所定量分周してなるク
ロックで前記加算器を駆動し 、前記低域通過フィルタの遮断周波数が前記位相増加分信
号の大きさに応じて可変に設定されるように構成されて
なる、 ことを特徴とする周波数合成回路。 - 【請求項２】加算器と、前記加算器から出力される信号
を位相−振幅変換する波形データと、デジタル・アナロ
グ変換器と、低域通過フィルタと、を有する直接型デジ
タル合成方式の周波数合成回路において、 出力周波数を規定する位相増加分信号を入力し、位相増
加分が予め定めた値より大となるまでクロック毎に増加
する手段と、 前記位相増加分が予め定めた値以上となるまでに要した
クロック数を計数する計数手段と、 前記計数手段の計数値に基づき前記クロックを可変に分
周する手段と 、を備え、 分周されたクロックを前記加算器に供給すると共に、 前記計数手段の計数値に基づき前記低域通過フィルタの
遮断周波数を可変し、 前記加算器には、前記位相増加分信号を前記予め定めた
値以上に増加した値を、供給するように構成された こと
を特徴とする周波数合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330959A JP2803587B2 (ja) | 1994-12-09 | 1994-12-09 | 周波数合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330959A JP2803587B2 (ja) | 1994-12-09 | 1994-12-09 | 周波数合成回路 |
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Family Applications (1)
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1994
- 1994-12-09 JP JP6330959A patent/JP2803587B2/ja not_active Expired - Fee Related
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