JP2907108B2 - 周波数合成回路 - Google Patents
周波数合成回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は直接ディジタル合成
方式の周波数合成回路に関し、特に、出力周波数のステ
ップ幅を小さくすることができる周波数合成回路に関す
る。
方式の周波数合成回路に関し、特に、出力周波数のステ
ップ幅を小さくすることができる周波数合成回路に関す
る。
【０００２】
【従来の技術】位相に応じた振幅値を波形データ記憶部
に格納しておき、位相増分値を変更することにより可変
周波数を得ることができるようにした直接ディジタル合
成方式の周波数合成回路は従来から知られている。
に格納しておき、位相増分値を変更することにより可変
周波数を得ることができるようにした直接ディジタル合
成方式の周波数合成回路は従来から知られている。
【０００３】図５は従来のこの種の周波数合成回路の構
成例を示したブロック図であり、クロック発生器１と、
周波数設定器２と、加算器３と、波形データ記憶部４
と、ＤＡ変換器５と、低域通過フィルタ６’（ＬＰＦ）
とを備えている。
成例を示したブロック図であり、クロック発生器１と、
周波数設定器２と、加算器３と、波形データ記憶部４
と、ＤＡ変換器５と、低域通過フィルタ６’（ＬＰＦ）
とを備えている。
【０００４】周波数設定器２は、利用者によって設定さ
れた希望出力周波数に対応する位相増分値１０２を出力
する。周波数設定器２から出力された位相増分値１０２
は、加算器３に供給される。加算器３は、クロック発生
器１から周波数ｆCLK のクロック信号１０１が印加され
る毎に、位相増分値１０２と１クロック前の加算結果１
０３とを加算し、加算結果１０３を出力する。この加算
結果１０３は、位相を示す。
れた希望出力周波数に対応する位相増分値１０２を出力
する。周波数設定器２から出力された位相増分値１０２
は、加算器３に供給される。加算器３は、クロック発生
器１から周波数ｆCLK のクロック信号１０１が印加され
る毎に、位相増分値１０２と１クロック前の加算結果１
０３とを加算し、加算結果１０３を出力する。この加算
結果１０３は、位相を示す。
【０００５】波形データ記憶部４には、正弦波の各位相
に於ける振幅値が格納されており、加算器３の加算結果
１０３に対応した振幅値を出力する。波形データ記憶部
４から出力された振幅値は、ＤＡ変換器５でアナログ信
号に変換される。
に於ける振幅値が格納されており、加算器３の加算結果
１０３に対応した振幅値を出力する。波形データ記憶部
４から出力された振幅値は、ＤＡ変換器５でアナログ信
号に変換される。
【０００６】ここで、希望出力周波数をｆOUT とする
と、ＤＡ変換器５の出力には、希望出力周波数ｆOUT の
他にｍ×ｆCLK ±ｆOUT （ｍ＝１，２，…）の不要成分
が含まれているので、低域通過フィルタ６’により上記
不要成分ｍ×ｆCLK ±ｆOUT を低減させ、所望の出力周
波数ｆOUT を得る。
と、ＤＡ変換器５の出力には、希望出力周波数ｆOUT の
他にｍ×ｆCLK ±ｆOUT （ｍ＝１，２，…）の不要成分
が含まれているので、低域通過フィルタ６’により上記
不要成分ｍ×ｆCLK ±ｆOUT を低減させ、所望の出力周
波数ｆOUT を得る。
【０００７】ところで、図５に示した周波数合成回路の
出力可能最高周波数ｆMAX を考えると、ＤＡ変換器５の
出力に不要成分ｍ×ｆCLK ±ｆOUT が含まれていること
から、次式（１）を満たさなければならない。 ｆMAX ＜１×ｆCLK −ｆMAX … （１）
出力可能最高周波数ｆMAX を考えると、ＤＡ変換器５の
出力に不要成分ｍ×ｆCLK ±ｆOUT が含まれていること
から、次式（１）を満たさなければならない。 ｆMAX ＜１×ｆCLK −ｆMAX … （１）
【０００８】この式（１）を変形することにより、次式
（２）が得られる。この式（２）から判るように、出力
可能最高周波数ｆMAX は、クロック信号の周波数ｆCLK
に比例し、且つクロック信号の周波数ｆCLK の半分未満
となる。 ｆMAX ＜ｆCLK ／２ … （２）
（２）が得られる。この式（２）から判るように、出力
可能最高周波数ｆMAX は、クロック信号の周波数ｆCLK
に比例し、且つクロック信号の周波数ｆCLK の半分未満
となる。 ｆMAX ＜ｆCLK ／２ … （２）
【０００９】一方、図５に示した周波数合成回路の出力
周波数のステップ幅Ｓは、加算器３のビット数をＮビッ
トとすると、次式（３）に示すものとなる。 Ｓ＝ｆCLK ／２N … （３）
周波数のステップ幅Ｓは、加算器３のビット数をＮビッ
トとすると、次式（３）に示すものとなる。 Ｓ＝ｆCLK ／２N … （３）
【００１０】この式（３）から判るように、出力周波数
のステップ幅Ｓを細かくするためには、クロック信号の
周波数ｆCLK を低くするか、或いは加算器３のビット数
Ｎを大きくすれば良い。
のステップ幅Ｓを細かくするためには、クロック信号の
周波数ｆCLK を低くするか、或いは加算器３のビット数
Ｎを大きくすれば良い。
【００１１】このように、出力周波数のステップ幅Ｓを
細かくするには、クロック信号の周波数ｆCLK を低くす
るか、或いは加算器３のビット数Ｎを大きくすれば良い
が、クロック信号の周波数ｆCLK を低くすると、出力可
能最高周波数ｆMAX が低くなるため、従来は、加算器３
のビット数Ｎを大きくする方法が一般に採用されていた
（例えば、特開昭６４−３４００４号公報）。
細かくするには、クロック信号の周波数ｆCLK を低くす
るか、或いは加算器３のビット数Ｎを大きくすれば良い
が、クロック信号の周波数ｆCLK を低くすると、出力可
能最高周波数ｆMAX が低くなるため、従来は、加算器３
のビット数Ｎを大きくする方法が一般に採用されていた
（例えば、特開昭６４−３４００４号公報）。
【００１２】
【発明が解決しようとする課題】上述したように、従来
は、加算器のビット数を大きくすることにより、出力周
波数のステップ幅を細かくするようにしているが、直接
ディジタル合成方式の周波数合成回路の消費電力は、加
算器のビット数によって決まるため、加算器のビット数
を増やす従来の技術では、消費電力が大きくなるという
問題があった。
は、加算器のビット数を大きくすることにより、出力周
波数のステップ幅を細かくするようにしているが、直接
ディジタル合成方式の周波数合成回路の消費電力は、加
算器のビット数によって決まるため、加算器のビット数
を増やす従来の技術では、消費電力が大きくなるという
問題があった。
【００１３】そこで、本発明の目的は、加算器のビット
数を多くすることなしに出力周波数のステップ幅を細か
くすることができ、且つ出力可能最高周波数を高いもの
とすることができる直接ディジタル合成方式の周波数合
成回路を提供することにある。
数を多くすることなしに出力周波数のステップ幅を細か
くすることができ、且つ出力可能最高周波数を高いもの
とすることができる直接ディジタル合成方式の周波数合
成回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明は上記目的を達成
するため、入力された位相増分値と自ら１クロック前に
出力した加算結果とをクロック信号に同期して加算して
出力する加算器と、位相毎の振幅値を記憶し前記加算器
の出力に対応する振幅値を出力する波形データ記憶部
と、該波形データ記憶部から出力された振幅値をＤＡ変
換するＤＡ変換器と、該ＤＡ変換器の出力を入力とす
る、カットオフ周波数を変更可能な低域通過フィルタと
を備えた直接ディジタル合成方式の周波数合成回路であ
って、位相増分値とクロック信号とを入力とし、入力し
た位相増分値およびクロック信号の周波数で規定される
出力周波数が、前記クロック信号の周波数に応じて決定
される所定周波数より低い場合に、前記低域通過フィル
タの出力信号の周波数が前記規定される周波数と等しく
なる状態を保ち、かつ、前記ＤＡ変換器の出力に前記規
定される周波数よりも低域側の不要成分が発生しないと
いう条件を満たす中で、入力したクロック信号の周波数
を可能な限り低減させて前記加算器に出力すると共に入
力した位相増分値を可能な限り増加させて前記加算器に
出力し、かつ、前記低域通過フィルタのカットオフ周波
数をより低域側に設定する制御回路を備えている。
するため、入力された位相増分値と自ら１クロック前に
出力した加算結果とをクロック信号に同期して加算して
出力する加算器と、位相毎の振幅値を記憶し前記加算器
の出力に対応する振幅値を出力する波形データ記憶部
と、該波形データ記憶部から出力された振幅値をＤＡ変
換するＤＡ変換器と、該ＤＡ変換器の出力を入力とす
る、カットオフ周波数を変更可能な低域通過フィルタと
を備えた直接ディジタル合成方式の周波数合成回路であ
って、位相増分値とクロック信号とを入力とし、入力し
た位相増分値およびクロック信号の周波数で規定される
出力周波数が、前記クロック信号の周波数に応じて決定
される所定周波数より低い場合に、前記低域通過フィル
タの出力信号の周波数が前記規定される周波数と等しく
なる状態を保ち、かつ、前記ＤＡ変換器の出力に前記規
定される周波数よりも低域側の不要成分が発生しないと
いう条件を満たす中で、入力したクロック信号の周波数
を可能な限り低減させて前記加算器に出力すると共に入
力した位相増分値を可能な限り増加させて前記加算器に
出力し、かつ、前記低域通過フィルタのカットオフ周波
数をより低域側に設定する制御回路を備えている。
【００１５】上記した構成に於いては、制御回路が、入
力した位相増分値及びクロック信号の周波数で規定され
る出力周波数が、クロック信号の周波数に応じて決定さ
れる所定周波数より低い場合、低域通過フィルタの出力
信号の周波数が上記規定される周波数と等しくなる状態
を保ち、かつ、ＤＡ変換器の出力に上記規定される周波
数よりも低域側の不要成分が発生しないという条件を満
たす中で、入力したクロック信号の周波数を可能な限り
低減させて加算器に出力すると共に入力した位相増分値
を可能な限り増加させて加算器に出力する。
力した位相増分値及びクロック信号の周波数で規定され
る出力周波数が、クロック信号の周波数に応じて決定さ
れる所定周波数より低い場合、低域通過フィルタの出力
信号の周波数が上記規定される周波数と等しくなる状態
を保ち、かつ、ＤＡ変換器の出力に上記規定される周波
数よりも低域側の不要成分が発生しないという条件を満
たす中で、入力したクロック信号の周波数を可能な限り
低減させて加算器に出力すると共に入力した位相増分値
を可能な限り増加させて加算器に出力する。
【００１６】また、本発明は、簡単な構成で、出力周波
数のステップ幅を細かくできるようにするため、前記制
御回路は、前記ＤＡ変換器の出力に前記規定される周波
数よりも低域側の不要成分が発生しない範囲で、前記入
力した位相増分値をその値が大きくなる方向にシフトし
てシフト結果を前記加算器に出力するシフトレジスタ
と、該シフトレジスタのシフト回数をカウントし、カウ
ント値を前記低域通過フィルタに出力して前記低域通過
フィルタのカットオフ周波数をより低域側に設定するカ
ウンタと、該カウンタのカウント値に応じて前記入力し
たクロック信号を分周して前記加算器に出力する分周器
とを備えている。
数のステップ幅を細かくできるようにするため、前記制
御回路は、前記ＤＡ変換器の出力に前記規定される周波
数よりも低域側の不要成分が発生しない範囲で、前記入
力した位相増分値をその値が大きくなる方向にシフトし
てシフト結果を前記加算器に出力するシフトレジスタ
と、該シフトレジスタのシフト回数をカウントし、カウ
ント値を前記低域通過フィルタに出力して前記低域通過
フィルタのカットオフ周波数をより低域側に設定するカ
ウンタと、該カウンタのカウント値に応じて前記入力し
たクロック信号を分周して前記加算器に出力する分周器
とを備えている。
【００１７】更に、本発明は、シフトレジスタを用いて
位相増分値を増加させる場合に比較して出力周波数のス
テップ幅を細かくできるようにするため、前記制御回路
は、予め設定されている、前記ＤＡ変換器の出力に前記
規定される周波数よりも低域側の不要成分を発生させる
ことのない位相増分値の最大値と、前記入力した位相増
分値とに基づいて前記入力した位相増分値に対する乗数
を算出し、算出した乗数を前記低域通過フィルタに出力
して前記低域通過フィルタのカットオフ周波数をより低
域側に設定する演算回路と、該演算回路で算出された乗
数と前記入力した位相増分値とを乗算して乗算結果を前
記加算器に出力する乗算器と、前記演算回路で算出され
た乗数に応じて前記入力したクロック信号を分周して前
記加算器に出力する分周器とを備えている。
位相増分値を増加させる場合に比較して出力周波数のス
テップ幅を細かくできるようにするため、前記制御回路
は、予め設定されている、前記ＤＡ変換器の出力に前記
規定される周波数よりも低域側の不要成分を発生させる
ことのない位相増分値の最大値と、前記入力した位相増
分値とに基づいて前記入力した位相増分値に対する乗数
を算出し、算出した乗数を前記低域通過フィルタに出力
して前記低域通過フィルタのカットオフ周波数をより低
域側に設定する演算回路と、該演算回路で算出された乗
数と前記入力した位相増分値とを乗算して乗算結果を前
記加算器に出力する乗算器と、前記演算回路で算出され
た乗数に応じて前記入力したクロック信号を分周して前
記加算器に出力する分周器とを備えている。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１９】図１は本発明の一実施例のブロック図であ
る。本実施例の周波数合成回路は、クロック発生器１か
ら出力される周波数ｆCLK のクロック信号１０１及び周
波数設定器２から出力される位相増分値１０２を入力と
し、クロック信号１０１の周波数ｆCLK と位相増分値１
０２とによって規定される希望出力周波数ｆOUT の出力
信号１０８を出力するものであり、加算器３と、波形デ
ータ記憶部４と、ＤＡ変換器５と、低域通過フィルタ
（ＬＰＦ）６と、制御回路１１とから構成される。
る。本実施例の周波数合成回路は、クロック発生器１か
ら出力される周波数ｆCLK のクロック信号１０１及び周
波数設定器２から出力される位相増分値１０２を入力と
し、クロック信号１０１の周波数ｆCLK と位相増分値１
０２とによって規定される希望出力周波数ｆOUT の出力
信号１０８を出力するものであり、加算器３と、波形デ
ータ記憶部４と、ＤＡ変換器５と、低域通過フィルタ
（ＬＰＦ）６と、制御回路１１とから構成される。
【００２０】制御回路１１は、シフトレジスタ７と、比
較器８と、カウンタ９と、分周器１０とを備えている。
較器８と、カウンタ９と、分周器１０とを備えている。
【００２１】シフトレジスタ７は、周波数設定器２から
出力された位相増分値１０２を取り込み、比較器８の出
力信号１０５が論理“０”の間、クロック信号１０１が
印加される毎に取り込んだ位相増分値１０２をその値が
大きくなる方向に１ビットずつシフトする。
出力された位相増分値１０２を取り込み、比較器８の出
力信号１０５が論理“０”の間、クロック信号１０１が
印加される毎に取り込んだ位相増分値１０２をその値が
大きくなる方向に１ビットずつシフトする。
【００２２】比較器８は、シフトレジスタ７の出力１０
４と予め定められている閾値Ｔｈ１とを比較し、シフト
レジスタ７の出力１０４が閾値Ｔｈ１未満の場合はその
出力信号１０５を論理“０”とし、閾値Ｔｈ１以上の場
合は論理“１”とする。ここで、閾値Ｔｈ１の値である
が、本実施例では周波数設定器２に出力希望周波数ｆ
OUT としてｆCLK ／４を設定した時に周波数設定器２か
ら出力される位相増分値１０２と同じ値を閾値Ｔｈ１と
している。つまり、ＤＡ変換器５の出力に希望出力周波
数ｆOUT よりも低域側の不要成分が発生することのない
位相増分値１０２の最大値の１／２の値を閾値Ｔｈ１と
している。
４と予め定められている閾値Ｔｈ１とを比較し、シフト
レジスタ７の出力１０４が閾値Ｔｈ１未満の場合はその
出力信号１０５を論理“０”とし、閾値Ｔｈ１以上の場
合は論理“１”とする。ここで、閾値Ｔｈ１の値である
が、本実施例では周波数設定器２に出力希望周波数ｆ
OUT としてｆCLK ／４を設定した時に周波数設定器２か
ら出力される位相増分値１０２と同じ値を閾値Ｔｈ１と
している。つまり、ＤＡ変換器５の出力に希望出力周波
数ｆOUT よりも低域側の不要成分が発生することのない
位相増分値１０２の最大値の１／２の値を閾値Ｔｈ１と
している。
【００２３】カウンタ９は、比較器８の出力信号１０５
が論理“０”の間に印加されるクロック信号１０１の数
をカウントすることにより、シフトレジスタ７のシフト
回数をカウントする。
が論理“０”の間に印加されるクロック信号１０１の数
をカウントすることにより、シフトレジスタ７のシフト
回数をカウントする。
【００２４】分周器１０は、カウンタ９のカウント値Ｍ
に応じてクロック信号１０１を２M分周し、分周したク
ロック信号１０７を加算器３に出力する。
に応じてクロック信号１０１を２M分周し、分周したク
ロック信号１０７を加算器３に出力する。
【００２５】加算器３は、周波数設定器２から出力され
る位相増分値１０２を２M 倍したシフトレジスタ７の出
力１０４と、自らが１クロック前に出力した加算結果１
０３とを分周器１０から出力されるクロック信号１０７
に同期して加算する。
る位相増分値１０２を２M 倍したシフトレジスタ７の出
力１０４と、自らが１クロック前に出力した加算結果１
０３とを分周器１０から出力されるクロック信号１０７
に同期して加算する。
【００２６】波形データ記憶部４は、位相毎の振幅値を
記憶しており、位相を示す加算器３の加算結果１０３に
対応する振幅値を出力する。
記憶しており、位相を示す加算器３の加算結果１０３に
対応する振幅値を出力する。
【００２７】ＤＡ変換器５は、波形データ記憶部４から
出力された振幅値をＤＡ変換し、振幅値に対応するアナ
ログ信号を出力する。
出力された振幅値をＤＡ変換し、振幅値に対応するアナ
ログ信号を出力する。
【００２８】低域通過フィルタ６は、カウンタ９のカウ
ント値Ｍに応じてカットオフ周波数ｆCUT を次式（４）
に示すように変更する機能を有する。 ｆCUT ＝ｆCLK ／２÷２M … （４）
ント値Ｍに応じてカットオフ周波数ｆCUT を次式（４）
に示すように変更する機能を有する。 ｆCUT ＝ｆCLK ／２÷２M … （４）
【００２９】図２は本実施例の動作を示すタイムチャー
トであり、以下各図を参照して本実施例の動作を説明す
る。
トであり、以下各図を参照して本実施例の動作を説明す
る。
【００３０】先ず、周波数設定器２に希望出力周波数ｆ
OUT を設定する。これにより、周波数設定器２は設定さ
れた周波数に対応する位相増分値Ｆ１を出力する。尚、
位相増分値Ｆ１と希望出力周波数ｆOUT とには、次式
（５）に示す関係がある。式（５）に於いて、Ｎは加算
器３のビット数を示す。 Ｆ１＝２N ・ｆOUT ／ｆCLK … （５）
OUT を設定する。これにより、周波数設定器２は設定さ
れた周波数に対応する位相増分値Ｆ１を出力する。尚、
位相増分値Ｆ１と希望出力周波数ｆOUT とには、次式
（５）に示す関係がある。式（５）に於いて、Ｎは加算
器３のビット数を示す。 Ｆ１＝２N ・ｆOUT ／ｆCLK … （５）
【００３１】シフトレジスタ７は、周波数設定器２から
位相増分値Ｆ１が出力されると、それを取り込み、比較
器８に出力する。
位相増分値Ｆ１が出力されると、それを取り込み、比較
器８に出力する。
【００３２】比較器８は、シフトレジスタ７から出力さ
れた位相増分値Ｆ１と予め定められている閾値Ｔｈ１と
を比較し、Ｆ１＜Ｔｈ１の場合は出力信号１０５を論理
“０”とし、Ｆ１≧Ｔｈ１の場合は出力信号１０５を論
理“１”とする。今、周波数設定器２から出力された位
相増分値Ｆ１が次式（６）に示す範囲のものであるとす
ると、比較器８の出力信号１０５は論理“０”となる。 Ｔｈ１／４≦Ｆ１＜Ｔｈ１／２ … （６）
れた位相増分値Ｆ１と予め定められている閾値Ｔｈ１と
を比較し、Ｆ１＜Ｔｈ１の場合は出力信号１０５を論理
“０”とし、Ｆ１≧Ｔｈ１の場合は出力信号１０５を論
理“１”とする。今、周波数設定器２から出力された位
相増分値Ｆ１が次式（６）に示す範囲のものであるとす
ると、比較器８の出力信号１０５は論理“０”となる。 Ｔｈ１／４≦Ｆ１＜Ｔｈ１／２ … （６）
【００３３】その後、クロック発生器１が動作を開始
し、クロック信号１０１の出力を開始する。
し、クロック信号１０１の出力を開始する。
【００３４】シフトレジスタ７は、第１番目のクロック
信号１０１が印加されると、比較器８の出力信号１０５
が論理“０”となっていることから、保持している位相
増分値Ｆ１をその値が増加する方向に１ビットシフトす
る。これにより、シフトレジスタ７の出力１０４は、位
相増分値Ｆ１×２を示すものとなる。また、カウンタ９
は、第１番目のクロック信号１０１が印加されると、比
較器８の出力信号１０５が論理“０”であることから、
カウント値を＋１して「１」にする。また、カウンタ９
のカウント値が「１」となることから、分周器１０はク
ロック信号１０１を２分周したクロック信号１０７を加
算器３に出力し、低域通過フィルタ６はカットオフ周波
数ｆCUT をｆCLK ／４とする。
信号１０１が印加されると、比較器８の出力信号１０５
が論理“０”となっていることから、保持している位相
増分値Ｆ１をその値が増加する方向に１ビットシフトす
る。これにより、シフトレジスタ７の出力１０４は、位
相増分値Ｆ１×２を示すものとなる。また、カウンタ９
は、第１番目のクロック信号１０１が印加されると、比
較器８の出力信号１０５が論理“０”であることから、
カウント値を＋１して「１」にする。また、カウンタ９
のカウント値が「１」となることから、分周器１０はク
ロック信号１０１を２分周したクロック信号１０７を加
算器３に出力し、低域通過フィルタ６はカットオフ周波
数ｆCUT をｆCLK ／４とする。
【００３５】シフトレジスタ７の出力１０４が位相増分
値Ｆ１×２を示すものとなっても、閾値Ｔｈ１の方が位
相増分値Ｆ１×２よりも大きいので、比較器８から出力
される信号１０５は論理“０”のままである。
値Ｆ１×２を示すものとなっても、閾値Ｔｈ１の方が位
相増分値Ｆ１×２よりも大きいので、比較器８から出力
される信号１０５は論理“０”のままである。
【００３６】その後、第２番目のクロック信号１０１が
印加されると、シフトレジスタ７は、比較器８の出力信
号が論理“０”となっているので、保持している位相増
分値Ｆ１×２を１ビットシフトする。これにより、シフ
トレジスタ７の出力１０４は、位相増分値Ｆ１×４を示
すものとなる。また、カウンタ９は、第２番目のクロッ
ク信号１０１が印加されると、比較器８の出力信号１０
５が論理“０”であることから、カウント値を＋１して
「２」にする。また、カウンタ９のカウント値が「２」
となることから、分周器１０は周波数ｆCLK のクロック
信号１０１を４分周したクロック信号１０７を加算器３
に出力し、低域通過フィルタ６はカットオフ周波数ｆ
CUT をｆCLK ／８とする。
印加されると、シフトレジスタ７は、比較器８の出力信
号が論理“０”となっているので、保持している位相増
分値Ｆ１×２を１ビットシフトする。これにより、シフ
トレジスタ７の出力１０４は、位相増分値Ｆ１×４を示
すものとなる。また、カウンタ９は、第２番目のクロッ
ク信号１０１が印加されると、比較器８の出力信号１０
５が論理“０”であることから、カウント値を＋１して
「２」にする。また、カウンタ９のカウント値が「２」
となることから、分周器１０は周波数ｆCLK のクロック
信号１０１を４分周したクロック信号１０７を加算器３
に出力し、低域通過フィルタ６はカットオフ周波数ｆ
CUT をｆCLK ／８とする。
【００３７】シフトレジスタ７の出力１０４が位相増分
値Ｆ１×４を示すものとなると、位相増分値Ｆ１×４が
閾値Ｔｈ１以上となるので、比較器８はその出力信号１
０５を論理“１”とする。
値Ｆ１×４を示すものとなると、位相増分値Ｆ１×４が
閾値Ｔｈ１以上となるので、比較器８はその出力信号１
０５を論理“１”とする。
【００３８】比較器８の出力信号１０５が“１”となる
と、シフトレジスタ７はシフト動作を停止し、カウンタ
９はカウント動作を停止する。従って、これ以後は、加
算器３には、周波数ｆCLK ／４のクロック信号１０７が
供給されると共に、位相増分値Ｆ１×４が供給される。
この結果、加算器３から出力される加算結果１０３は、
周波数ｆCLK ／４のクロック信号１０７に同期してＦ１
×４，Ｆ１×８，Ｆ１×１２，…というようにＦ１×４
ずつ増加する。
と、シフトレジスタ７はシフト動作を停止し、カウンタ
９はカウント動作を停止する。従って、これ以後は、加
算器３には、周波数ｆCLK ／４のクロック信号１０７が
供給されると共に、位相増分値Ｆ１×４が供給される。
この結果、加算器３から出力される加算結果１０３は、
周波数ｆCLK ／４のクロック信号１０７に同期してＦ１
×４，Ｆ１×８，Ｆ１×１２，…というようにＦ１×４
ずつ増加する。
【００３９】波形データ記憶部４は、加算器３の加算結
果が示す位相に対応する振幅値を出力し、ＤＡ変換器５
は、波形データ記憶部４から出力された振幅値をＤＡ変
換し、低域通過フィルタ６は、ＤＡ変換器５の出力に含
まれる不要成分を低減させる。
果が示す位相に対応する振幅値を出力し、ＤＡ変換器５
は、波形データ記憶部４から出力された振幅値をＤＡ変
換し、低域通過フィルタ６は、ＤＡ変換器５の出力に含
まれる不要成分を低減させる。
【００４０】このように、本実施例によれば、希望出力
周波数ｆOUT が１／４ｆCLK よりも低い場合には、加算
器３に印加されるクロック信号１０７の周波数がクロッ
ク発生器１から出力されるクロック信号１０１の周波数
ｆCLK よりも低くなるので、前記した式（３）から判る
ように、出力周波数のステップ幅Ｓを小さくすることが
できる。上記したように、加算器３に印加するクロック
信号１０７の周波数を低減させても、その低減の割合に
応じて加算器３に供給する位相増分値を増加させている
ので、低域通過フィルタ６から出力される出力信号１０
８の周波数は、周波数設定器２に於いて設定した周波数
となる。尚、上述した実施例に於いては、閾値Ｔｈ１の
値をｆCLK ／４としたが、低域通過フィルタ６の遮断特
性や、周波数合成回路の使用目的に応じて閾値Ｔｈ１の
値をｆCLK ／４よりも小さな値にするようにしても良
い。
周波数ｆOUT が１／４ｆCLK よりも低い場合には、加算
器３に印加されるクロック信号１０７の周波数がクロッ
ク発生器１から出力されるクロック信号１０１の周波数
ｆCLK よりも低くなるので、前記した式（３）から判る
ように、出力周波数のステップ幅Ｓを小さくすることが
できる。上記したように、加算器３に印加するクロック
信号１０７の周波数を低減させても、その低減の割合に
応じて加算器３に供給する位相増分値を増加させている
ので、低域通過フィルタ６から出力される出力信号１０
８の周波数は、周波数設定器２に於いて設定した周波数
となる。尚、上述した実施例に於いては、閾値Ｔｈ１の
値をｆCLK ／４としたが、低域通過フィルタ６の遮断特
性や、周波数合成回路の使用目的に応じて閾値Ｔｈ１の
値をｆCLK ／４よりも小さな値にするようにしても良
い。
【００４１】図３は本実施例と図５に示した従来の技術
とを比較するための図である。同図（Ａ）は、周波数
１．５ＭＨｚの信号波形を示している。同図（Ｂ），
（Ｃ）はそれぞれ図５に示した従来の周波数合成回路，
図１に示した本実施例の周波数合成回路に於いて、加算
器３のビット数Ｎを「３」、クロック発生器１が発生す
るクロック信号１０１の周波数ｆCLK を８ＭＨｚ、周波
数設定器２に設定する希望出力周波数ｆOUT を１．５Ｍ
Ｈｚとした時の低域通過フィルタ６の出力波形を示した
図である。
とを比較するための図である。同図（Ａ）は、周波数
１．５ＭＨｚの信号波形を示している。同図（Ｂ），
（Ｃ）はそれぞれ図５に示した従来の周波数合成回路，
図１に示した本実施例の周波数合成回路に於いて、加算
器３のビット数Ｎを「３」、クロック発生器１が発生す
るクロック信号１０１の周波数ｆCLK を８ＭＨｚ、周波
数設定器２に設定する希望出力周波数ｆOUT を１．５Ｍ
Ｈｚとした時の低域通過フィルタ６の出力波形を示した
図である。
【００４２】希望出力周波数ｆOUT ＝１．５ＭＨｚに対
応する位相増分値は「００１．１」であるが、図５に示
した従来の周波数合成回路に於いては、出力周波数のス
テップ幅Ｓは前記した式（３）からＳ＝８ＭＨｚ／２3
＝１ＭＨｚであるので、加算器３には小数点以下を切り
捨てた「００１」が位相増分値として加えられる。この
結果、図５に示した従来の周波数合成回路に於いては、
図３（Ｂ）に示すような周波数１ＭＨｚの信号が出力さ
れる。
応する位相増分値は「００１．１」であるが、図５に示
した従来の周波数合成回路に於いては、出力周波数のス
テップ幅Ｓは前記した式（３）からＳ＝８ＭＨｚ／２3
＝１ＭＨｚであるので、加算器３には小数点以下を切り
捨てた「００１」が位相増分値として加えられる。この
結果、図５に示した従来の周波数合成回路に於いては、
図３（Ｂ）に示すような周波数１ＭＨｚの信号が出力さ
れる。
【００４３】これに対して図１に示した本実施例の周波
数合成回路に於いては、クロック発生器１から出力され
る周波数８ＭＨｚのクロック信号１０１を２分周した周
波数４ＭＨｚのクロック信号１０７を加算器３に印加
し、周波数設定器２から出力される位相増分値「００
１．１」を２倍（１ビットシフト）した位相増分値「０
１１」を加算器３に印加するようにしているので、図３
（Ｃ）に示すような１．５ＭＨｚの信号が出力される。
数合成回路に於いては、クロック発生器１から出力され
る周波数８ＭＨｚのクロック信号１０１を２分周した周
波数４ＭＨｚのクロック信号１０７を加算器３に印加
し、周波数設定器２から出力される位相増分値「００
１．１」を２倍（１ビットシフト）した位相増分値「０
１１」を加算器３に印加するようにしているので、図３
（Ｃ）に示すような１．５ＭＨｚの信号が出力される。
【００４４】図４は本発明の他の実施例のブロック図で
ある。本実施例と図１に示した実施例との異なる点は、
制御回路１１に替えて演算回路１２，乗算器１３，分周
器１４から構成される制御回路１５を設けた点である。
尚、他の図１と同一符号は同一部分を表している。
ある。本実施例と図１に示した実施例との異なる点は、
制御回路１１に替えて演算回路１２，乗算器１３，分周
器１４から構成される制御回路１５を設けた点である。
尚、他の図１と同一符号は同一部分を表している。
【００４５】演算回路１２には、ＤＡ変換器５の出力に
希望出力周波数ｆOUT よりも低域側の不要成分を発生さ
せることのない位相増分値の最大値（出力希望周波数ｆ
CLK／４を周波数設定器２に設定した時に周波数設定器
２から出力される位相増分値と同じ値）が閾値Ｔｈ２と
して予め設定されており、周波数設定器２から位相増分
値１０２が出力されると、上記閾値Ｔｈ２を周波数設定
器２から出力された位相増分値１０２で除算し、除算結
果の整数部分Ｄを示す出力信号１０９を乗算器１３，分
周器１４及び低域通過フィルタ６に出力する。
希望出力周波数ｆOUT よりも低域側の不要成分を発生さ
せることのない位相増分値の最大値（出力希望周波数ｆ
CLK／４を周波数設定器２に設定した時に周波数設定器
２から出力される位相増分値と同じ値）が閾値Ｔｈ２と
して予め設定されており、周波数設定器２から位相増分
値１０２が出力されると、上記閾値Ｔｈ２を周波数設定
器２から出力された位相増分値１０２で除算し、除算結
果の整数部分Ｄを示す出力信号１０９を乗算器１３，分
周器１４及び低域通過フィルタ６に出力する。
【００４６】乗算器１３は、周波数設定器２から出力さ
れた位相増分値１０２と演算回路１２の出力信号１０９
によって示される値Ｄとを乗算し、乗算結果１１０を加
算器３に出力する。
れた位相増分値１０２と演算回路１２の出力信号１０９
によって示される値Ｄとを乗算し、乗算結果１１０を加
算器３に出力する。
【００４７】分周器１４は、クロック発生器１から出力
される周波数ｆCLK のクロック信号１０１を演算回路１
２の出力信号１０９によって示される値Ｄで分周した周
波数ｆCLK ／Ｄのクロック信号１１１を加算器３に出力
する。
される周波数ｆCLK のクロック信号１０１を演算回路１
２の出力信号１０９によって示される値Ｄで分周した周
波数ｆCLK ／Ｄのクロック信号１１１を加算器３に出力
する。
【００４８】低域通過フィルタ６は、そのカットオフ周
波数ｆCUT を次式（７）に示すように、演算器１２の出
力信号１０９が示す値Ｄに応じたものにする。 ｆCUT ＝ｆCLK ／２÷Ｄ … （７）
波数ｆCUT を次式（７）に示すように、演算器１２の出
力信号１０９が示す値Ｄに応じたものにする。 ｆCUT ＝ｆCLK ／２÷Ｄ … （７）
【００４９】このように、本実施例は、位相増分値１０
２を乗算器１３によってＤ倍にし、加算器３に印加する
クロック信号の周波数を分周器１４によって１／Ｄにし
ているので、図１に示した実施例と同様に出力周波数の
ステップ幅を細かくすることができる。
２を乗算器１３によってＤ倍にし、加算器３に印加する
クロック信号の周波数を分周器１４によって１／Ｄにし
ているので、図１に示した実施例と同様に出力周波数の
ステップ幅を細かくすることができる。
【００５０】
【発明の効果】以上説明したように本発明は、入力した
位相増分値とクロック信号の周波数とで規定される希望
出力周波数が所定周波数（クロック信号の周波数によっ
て決まる）よりも低い場合、低域通過フィルタから出力
される出力信号の周波数が上記規定される出力周波数と
等しくなる状態を保ち、かつ、ＤＡ変換器の出力に上記
規定される周波数よりも低域側の不要成分が発生しない
という条件を満たす中で、入力したクロック信号の周波
数を可能な限り低減させて加算器に出力すると共に入力
した位相増分値を可能な限り増加させて加算器に出力す
る制御回路を備えているので、加算器のビット数を多く
することなしに出力周波数のステップ幅を細かくするこ
とができる。尚、希望出力周波数ｆOUT が所定周波数よ
りも高い場合には、出力周波数のステップ幅を細かくす
ることはできないが、希望出力周波数ｆOUT が高い場合
には、周波数確度Δｆ／ｆOUT （Δｆは希望出力周波数
ｆOUT と実際の出力周波数との差）は小さな値となるた
め、実用上何の問題もない。また、希望出力周波数が所
定周波数よりも高い場合には、加算器に印加するクロッ
ク信号を低減させないので、出力可能最高周波数を高い
ものにすることができる。
位相増分値とクロック信号の周波数とで規定される希望
出力周波数が所定周波数（クロック信号の周波数によっ
て決まる）よりも低い場合、低域通過フィルタから出力
される出力信号の周波数が上記規定される出力周波数と
等しくなる状態を保ち、かつ、ＤＡ変換器の出力に上記
規定される周波数よりも低域側の不要成分が発生しない
という条件を満たす中で、入力したクロック信号の周波
数を可能な限り低減させて加算器に出力すると共に入力
した位相増分値を可能な限り増加させて加算器に出力す
る制御回路を備えているので、加算器のビット数を多く
することなしに出力周波数のステップ幅を細かくするこ
とができる。尚、希望出力周波数ｆOUT が所定周波数よ
りも高い場合には、出力周波数のステップ幅を細かくす
ることはできないが、希望出力周波数ｆOUT が高い場合
には、周波数確度Δｆ／ｆOUT （Δｆは希望出力周波数
ｆOUT と実際の出力周波数との差）は小さな値となるた
め、実用上何の問題もない。また、希望出力周波数が所
定周波数よりも高い場合には、加算器に印加するクロッ
ク信号を低減させないので、出力可能最高周波数を高い
ものにすることができる。
【００５１】また、本発明は、シフトレジスタによって
入力した位相増分値を増加させ、分周器によって入力し
たクロック信号の周波数を低減させるようにしているの
で、簡単な構成で出力周波数のステップ幅を細かくする
ことができる。
入力した位相増分値を増加させ、分周器によって入力し
たクロック信号の周波数を低減させるようにしているの
で、簡単な構成で出力周波数のステップ幅を細かくする
ことができる。
【００５２】また、本発明は、入力した位相増分値に対
する乗数を演算回路で求め、この演算回路で求めた乗数
に応じて加算器に出力する位相増分値を増加させ、加算
器に出力するクロック周波数を低減するようにしている
ので、シフトレジスタを用いて位相増分値を増加させる
場合に比較して出力周波数のステップ幅を細かくするこ
とができる。
する乗数を演算回路で求め、この演算回路で求めた乗数
に応じて加算器に出力する位相増分値を増加させ、加算
器に出力するクロック周波数を低減するようにしている
ので、シフトレジスタを用いて位相増分値を増加させる
場合に比較して出力周波数のステップ幅を細かくするこ
とができる。
【図１】本発明の一実施例のブロック図である。
【図２】図２は図１の動作を説明するためのタイムチャ
ートである。
ートである。
【図３】図１に示した実施例の周波数合成回路の出力信
号と図５に示した従来の周波数合成回路の出力信号とを
比較するための図である。
号と図５に示した従来の周波数合成回路の出力信号とを
比較するための図である。
【図４】本発明の他の実施例のブロック図である。
【図５】従来技術を説明するためのブロック図である。
１…クロック発生器 ２…周波数設定器 ３…加算器 ４…波形データ記憶部 ５…ＤＡ変換器 ６，６’…低域通過フィルタ（ＬＰＦ） ７…シフトレジスタ ８…比較器 ９…カウンタ １０…分周器 １１…制御回路 １２…演算回路 １３…乗算器 １４…分周器 １５…制御回路
Claims (3)
- 【請求項１】 入力された位相増分値と自ら１クロック
前に出力した加算結果とをクロック信号に同期して加算
して出力する加算器と、位相毎の振幅値を記憶し前記加
算器の出力に対応する振幅値を出力する波形データ記憶
部と、該波形データ記憶部から出力された振幅値をＤＡ
変換するＤＡ変換器と、該ＤＡ変換器の出力を入力とす
る、カットオフ周波数を変更可能な低域通過フィルタと
を備えた直接ディジタル合成方式の周波数合成回路であ
って、 位相増分値とクロック信号とを入力とし、入力した位相
増分値およびクロック信号の周波数で規定される出力周
波数が、前記クロック信号の周波数に応じて決定される
所定周波数より低い場合に、前記低域通過フィルタの出
力信号の周波数が前記規定される周波数と等しくなる状
態を保ち、かつ、前記ＤＡ変換器の出力に前記規定され
る周波数よりも低域側の不要成分が発生しないという条
件を満たす中で、入力したクロック信号の周波数を可能
な限り低減させて前記加算器に出力すると共に入力した
位相増分値を可能な限り増加させて前記加算器に出力
し、かつ、前記低域通過フィルタのカットオフ周波数を
より低域側に設定する制御回路を備えることを特徴とす
る周波数合成回路。 - 【請求項２】 前記制御回路は、 前記ＤＡ変換器の出力に前記規定される周波数よりも低
域側の不要成分が発生しない範囲で、前記入力した位相
増分値をその値が大きくなる方向にシフトしてシフト結
果を前記加算器に出力するシフトレジスタと、 該シフトレジスタのシフト回数をカウントし、カウント
値を前記低域通過フィルタに出力して前記低域通過フィ
ルタのカットオフ周波数をより低域側に設定するカウン
タと、 該カウンタのカウント値に応じて前記入力したクロック
信号を分周して前記加算器に出力する分周器とを備えた
ことを特徴とする請求項１記載の周波数合成回路。 - 【請求項３】 前記制御回路は、 予め設定されている、前記ＤＡ変換器の出力に前記規定
される周波数よりも低域側の不要成分を発生させること
のない位相増分値の最大値と、前記入力した位相増分値
とに基づいて前記入力した位相増分値に対する乗数を算
出し、算出した乗数を前記低域通過フィルタに出力して
前記低域通過フィルタのカットオフ周波数をより低域側
に設定する演算回路と、 該演算回路で算出された乗数と前記入力した位相増分値
とを乗算して乗算結果を前記加算器に出力する乗算器
と、 前記演算回路で算出された乗数に応じて前記入力したク
ロック信号を分周して前記加算器に出力する分周器とを
備えたことを特徴とする請求項１記載の周波数合成回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012696A JP2907108B2 (ja) | 1996-03-19 | 1996-03-19 | 周波数合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012696A JP2907108B2 (ja) | 1996-03-19 | 1996-03-19 | 周波数合成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260951A JPH09260951A (ja) | 1997-10-03 |
| JP2907108B2 true JP2907108B2 (ja) | 1999-06-21 |
Family
ID=13989821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012696A Expired - Lifetime JP2907108B2 (ja) | 1996-03-19 | 1996-03-19 | 周波数合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907108B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4520586B2 (ja) * | 2000-02-10 | 2010-08-04 | アンリツ株式会社 | 周波数シンセサイザおよびガウス雑音発生装置 |
-
1996
- 1996-03-19 JP JP9012696A patent/JP2907108B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09260951A (ja) | 1997-10-03 |
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