JP2981922B2 - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

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JP2981922B2 JP2515269A JP51526990A JP2981922B2 JP 2981922 B2 JP2981922 B2 JP 2981922B2 JP 2515269 A JP2515269 A JP 2515269A JP 51526990 A JP51526990 A JP 51526990A JP 2981922 B2 JP2981922 B2 JP 2981922B2
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    • H—ELECTRICITY
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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

【発明の詳細な説明】 技術分野 この発明は周波数を合成することに関する。特に、例
えば、セルラ無線システムのような無線システムに使用
される周波数シンセサイザに適用されるものである。
技術的背景 一般に、周波数シンセサイザは基準信号をソースとし
て使用し、その基準周波数から基準信号の倍数（間接シ
ンセサイザの場合）又は商（直接シンセサイザの場合）
として所定の出力周波数を合成する。出力周波数と基準
周波数との比は適当な手段からのアナログ又はディジタ
ルの制御信号によって決定される。
典型的な直接周波数シンセサイザにおいては、入力基
準周波数は合成される周波数よりも非常に高く、必要な
周波数の出力信号を供給するために直接分周される。ロ
ーパスフィルタはこの出力信号中の量子化ノイズを減少
させる。直接周波数シンセサイザの１つの欠点は基準信
号が出力信号よりもより高い周波数である必要があるこ
とである。このため、出力周波数が製造技術の限界に近
いセルラ無線のような応用には不適合である。他の欠点
は高分解能ディジタル／アナログ変換器が必要とされる
場合において、もし周波数シンセサイザが集積回路によ
って製造されるならば、本質的な技術的上の問題が生じ
る。
典型的な間接周波数シンセサイザにおいては、分周は
フィードバックパスで行われる。入力基準信号の周波数
はほぼ分周された周波数と等しい。実際に分周される信
号は要求された出力信号であり、これは回路中で発生さ
れるべき最も高い信号である。従って、間接周波数シン
セサイザはセルラ無線への応用に適している。
直接及び間接周波数シンセサイザのいずれにおいて
も、量子化によってスプリアス周波数、及び／又は位相
ノイズが生じ、これらが出力信号に現れるため問題が生
じる。サイン参照テーブルを用いるシンセサイザではア
ナログ／ディジタル変換器はいくつかの予測可能な周波
数でスペクトルのピークが生じ、これらのスペクトルピ
ークのエネルギレベルはディジタル／アナログ変換器の
分解能に依存する。ディジタル／アナログ変換器への入
力ビット数が大きくなればなるほど、スプリアス周波数
及び／又は位相ノイズと基本周波数出力との差が大きく
なる。ディジタル／アナログ変換器の分解能が増加する
と、スプリアス周波数及び／又は位相ノイズが減少す
る。しかしながら、ディジタル／アナログ変換器の複雑
さが増加すると、動作速度が遅くなり、消費電力が大き
くなり、信頼性が減少し、装置コストが高くなるため
に、この技術は好ましくない。
他のアプローチはカナダ特許番号1,173,515で例示さ
れた技術であり、各サイクルで位相エラーをキャンセル
する方法である。不幸にも、このアプローチはディジタ
ル／アナログ変換器を必要とし、位相レジスタにストア
された位相エラーディジタル値と電圧制御パルス遅延の
出力での時間遅延との間で正確なマッチングを必要とす
る。
種々の他の技術は周波数シンセサイザの量子化ノイズ
を減少させるために用いられてきた。例えば、Steven
C.Jasperによる米国特許No.4,652,832には、参照テーブ
ルを通じてサイン及びコサインデータに変換する前にデ
ィジタルディザー信号が位相アキュミュレータの出力に
印加される構造の周波数シンセサイザが開示されてい
る。しかしながら、これは中間段階の分解能の増加を与
え、ディジタル／アナログ変換段階における量子化エラ
ーを減少させることはできない。
Charles Wheatley IIIによる米国特許No.4,410,954に
は位相アキュミュレータが直接ディジタル積分器として
用いられる周波数シンセサイザが開示され、通常のサイ
ン振幅参照テーブルとディジタル／アナログ変換器をな
くしている。アキュミュレータの入力と出力のいずれか
一方に印加されたディザー信号が最小位相ステップより
小さいステップの位相ベクトルを変化させる。このアプ
ローチは周波数分解能を増加させ、ノイズを減少させ
る。しかしながら、ディザー信号は所望の出力周波数と
その倍数の周波数においてスペクトラムを通じてランダ
ム又は疑似ランダムノイズを発生するので、完全に満足
できるものではない。さらに、進んだサイン振幅変換技
術を用いて高周波分解能を達成する能力が制限される。
1989年６月29日に公開されたPCT特許出願No.89/06009
は、ディジタル位相アキュミュレータ、読み出し専用メ
モリ（RAM）の形での周波数関数変換要素及びディジタ
ル／アナログ変換器を含む周波数ホッピングと多重チャ
ネルのための直接周波数シンセサイザ（DDS）について
論じている。位相アキュミュレータは変換要素によって
アナログ波形に変換される位相角を増加させる。サイン
関数の周期の間与えられた点での瞬間の振幅は累積され
た位相からディジタル値として計算され、その後ディジ
タル／アナログ変換器に転送され、位相角データと同じ
周波数を有するアナログ信号に変換される。ディジタル
／アナログ変換は量子化によるスプリアス周波数及び／
又は位相ノイズを生じる。これらのスプリアス周波数及
び／又は位相ノイズは、ランダム的又は疑似ランダム的
に変化する一連の数を発生させ、１つをサイン振幅数の
各々に加え、加数を省略しそれをディジタル／アナログ
変換器に印加することによって、周波数スペクトラム全
体に分布する。ランダム又は疑似ランダム数は一般に、
サイン振幅数に加えられる前に所定の振幅にされる。こ
のアプローチはセルラ無線システムに対しては完全に満
足できるものではない。その理由は、ディジタル／アナ
ログ変換器中に多くのビットが用いられる以外は、受け
入れることができないレベルのノイズが動作周波数の近
隣にまだ存在するからである。これは上述のようにこの
技術の欠点となる。
セルラ無線システムのユーザ数が増加すると、割り当
てられた帯域内での通信チャネル数が増加する。この結
果、各チャネルの基準又はミキシング周波数をより正確
に分周し、スプリアス及び／又は位相ノイズを最小にす
るために、より細かな周波数分解能が必要になる。
1986年に公開されたWIPO特許出願No.WO 86/05045とWO
86/05046はシグマ・デルタ変調器を使用して分周比を
制御するフラクショナルＮ周波数シンセサイザを開示し
ている。
発明の概要 本発明の第１の面によれば、本発明の周波数シンセサ
イザは分周比が分周比制御信号ｂ（ｔ）に応じて可変で
あり、第１の周波数の第１の信号（f0;f0′）を分周
し、第２の周波数の第２の信号（f od;fd）を供給する
分周手段（106）と、制御信号δφに応じて前記分周比
制御信号ｂ（ｔ）を供給する２次又はそれ以上の次数の
シグマ・デルタ変調手段（102）とを備え、第１の、第
２の周波数及びその倍数の周波数から前記分周比制御信
号ｂ（ｔ）中の量子化ノイズを除去する周波数シンセサ
イザにおいて、前記シグマ・デルタ変調手段は縦続接続
された複数のシグマ・デルタ変調手段を含み、その変調
手段の１つ（102）は第２の周波数制御信号δφ０によ
って出力ｂ（ｔ）′を供給するように制御され、他の変
調手段（102′）は前記出力ｂ（ｔ）′と第３の周波数
制御信号δφ１の和によって前記分周器制御信号ｂ
（ｔ）を前記分周器（106）に供給するように制御さ
れ、前記第２の周波数制御信号δφ０と前記第３の周波
数制御信号δφ１は前記周波数制御信号δφの各々の成
分に対応するように構成される。
本発明の第２の面によれば、本発明の周波数シンセサ
イザは分周比が分周比制御信号ｂ（ｔ）に応じて可変で
あり、第１の周波数の第１の信号（f0;f0′）を分周
し、第２の周波数の第２の信号（f od;fd）を供給する
分周手段（106）と、制御信号δφに応じて前記分周比
制御信号ｂ（ｔ）を供給する２次又はそれ以上の次数の
シグマ・デルタ変調手段（102）とを備え、第１の、第
２の周波数及びその倍数の周波数から前記分周比制御信
号ｂ（ｔ）中の量子化ノイズを除去する周波数シンセサ
イザにおいて、前記分周手段は:2つの分周比のいずれか
によって第１の信号を分周し中間信号fmを供給する第１
の分周器（312）と、第３の分周比によって前記中間信
号fmを分周し前記第２の信号fdを供給する第２の分周手
段（316）と、中間信号fmによってクロッキングされ、
第２の分周手段（316）の瞬間的な状態、第２の周波数
制御信号Id及びシグマ・デルタ変調手段（102）からの
出力に応じて、前記第１の分周器（312）の分周比を制
御して前記２つの分周比のうちの１つを選択するように
制御する制御手段（302、318）とから構成される。
本発明の第３の面によれば、本発明の周波数シンセサ
イザは分周比が分周比制御信号ｂ（ｔ）に応じて可変で
あり、第１の周波数の第１の信号（f0;f0′）を分周
し、第２の周波数の第２の信号（f od;fd）を供給する
分周手段（106）と、制御信号δφに応じて前記分周比
制御信号ｂ（ｔ）を供給する２次又はそれ以上の次数の
シグマ・デルタ変調手段（102）とを備え、第１の、第
２の周波数及びその倍数の周波数から前記分周比制御信
号ｂ（ｔ）中の量子化ノイズを除去する周波数シンセサ
イザにおいて、前記変調手段（102）は２つの基準信号
（＋REF、−REF）を供給す手段（208、210）、前記制御
信号δφと前記基準信号（＋REFまたは−REF）との加算
値に応じて分周制御信号ｂ（ｔ）を供給するフィルタ及
び量子化手段（214、216）と、前記分周比制御信号ｂ
（ｔ）に応じて前記制御信号δφに前記基準信号（＋RE
F、−REF）のいずれかを加算する加算手段（202、206）
とから構成される。
本発明の各面に対して直接周波数シンセサイザ及び間
接周波数シンセサイザを実施できる。直接周波数シンセ
サイザは、例えば、位相検出器、ローパスフィルタ電圧
制御発振器等の手段（110、114、118）を含む。これら
手段は、入力信号fiおよび前記第２の信号fdに応答して
動作し、その入力信号と第２の信号間の位相差に応じて
変化する第１の信号f0を発生させる。
従って、検出手段が混合動作をすることによって、周
波数制御信号fdとその倍数は直流にヘテロダイン変換
（周波数変換）される。実質的にヘテロダイン変換され
た後の全ての量子化ノイズはローパスフィルタ手段のカ
ットオッフ点より上の周波数になっている。
図面の簡単な説明 本発明の実施例が添付の図面を参照して説明される。
図１は、シグマ・デルタ変調器を用いた間接周波数シ
ンセサイザを含む本発明の第１の実施例のブロック図で
ある。
図２は、シグマ・デルタ変調器を示すシンセサイザの
フラクショナルＮ分周器の詳細のブロック図である。
図３は、図２のフラクショナルＮ分周の可変係数分周
器部分を示す詳細ブロック図である。
図４は、本発明の一実施例の直接周波数シンセサイザ
のブロック図である。
図５は、間接シンセサイザ及び直接シンセサイザの双
方に適用できるブロック図である。
本発明の実施例 図１は、周波数2.2MHzの入力信号f1から周波数89.1MH
zの出力周波数f0を合成する間接周波数シンセサイザを
示す。このシンセサイザは、約2.2MHzの第２の信号であ
る位相制御信号fdを供給するために第１の信号である出
力信号f0をさらに分周するフラクショナルＮ分周器100
を含むフィードバックループから構成され、このフィー
ドバックループで入力信号fiと比較を行う。フラクショ
ナルＮ分周器100はシグマ・デルタ変調器102から構成さ
れ、線104に分周比制御信号ｂ（ｔ）を供給し、この制
御信号ｂ（ｔ）は可変係数分周器106の分周比を制御す
る。可変係数分周器106の出力である位相制御信号fdは
線108を介して位相検出器110に印加される。位相検出器
110は入力信号fiと位相制御信号fdとを比較する。
位相検出器110の出力から供給される線112上の制御信
号は、通常、基準信号fiと位相制御信号fdとの位相差に
比例した直流電圧である。この制御信号はローパスフィ
ルタ114によって周波数制限された後、線116に印加され
電圧制御発振器118を制御し、線120上に出力周波数f0を
出力する。
線122上のシグマ・デルタ変調器102に印加される制御
信号δφによって制御される分周器100の出力は、可変
係数分周器106を制御し、出力周波数f0と位相制御信号f
d、（及び間接入力周波数f1）との分周比を決定する。
シグマ・デルタ変調器102については、James C.Candy
による論文「シグマ−デルタ変調における２重積分の使
用」、IEEE Tran.コミュニケイションズ、Vol.COM−3
3,No.3,1985年３月発行に述べられている。シグマ・デ
ルタ変調器は、量子化ノイズがスペクトラムの高域端の
方にあり、従って、量子化ノイズが制御電圧のレベルδ
φと位相制御信号fdの周波数とその倍数の双方から離れ
ているような特性を有する。量子化ノイズの離散的時間
フィルタリングが生じることはCandyの論文の251頁の方
程式３から明かである。
シグマ・デルタ変調器102は離散的時間フィルタとし
て動作し、その出力信号は時間間隔を連続的ではなく離
散的に変化させる。実際、シグマ・デルタ変調器102は
ほぼ一定の制御信号δφに対しては全帯域通過フィルタ
として動作し、量子化ノイズに対してはハイパスフィル
タとして動作する。このノイズはシグマ・デルタ変調器
102中では固有のものである。アナログシグマ・デルタ
変調器102が使用されるところでは、ノイズは、位相制
御信号fdとその倍数の近くではパワースペクトル密度を
減少させる。ディジタルシグマ・デルタ変調器が使用さ
れるところでは、周波数f0とその倍数近くの低減スプリ
アス周波数成分は直流でのハイパスフィルタ関数のゼロ
の位置、位相制御信号fdとその倍数の周波数に生じる。
図２は、可変係数分周器106と第２次のシグマ・デル
タ変調器102を含むＮ分周器100を示し、第２次のシグマ
・デルタ変調器102がより詳細に示される。本発明の実
施例において、可変係数分周器106は２つの係数プログ
ラマブル分周器（プレッシー・セミコンダクタ・リミテ
ッドによって製造された部品番号SP8716）を使用して構
成される。２つの係数プログラマブル分周器106は、シ
グマ・デルタ変調器102から線104に受信された制御信号
が１の場合、周波数f0を分周比“40"によって分周し、
制御信号が０の場合、周波数f0を分周比“41"によって
分周する。
２つの係数プログラマブル分周器106の出力である位
相制御信号fdは線108を介して位相検出器110（図１）に
印加される。
シグマ・デルタ変調器102においては、制御信号δφ
が加算器202に印加される。正の基準信号（＋REF）又は
負の基準信号（−REF）がセレクタ206から線204を介し
て加算器202の第２の入力に印加される。セレクタ206
は、シグマ・デルタ変調器102の出力線104からセレクタ
206に印加される比制御信号ｂ（ｔ）の状態に応じて、
正基準信号（＋REF）又は負基準信号（−REF）をそれぞ
れ電源208、210から選択する。
加算器202は正基準信号（＋REF）又は負基準信号（−
REF）と制御信号δφとを組み合わせ、その総計は線212
を介してアキュミュレータ214に印加される。
正常動作においては、制御信号δφは（−REF/2）よ
りも大きく、（＋REF/2）よりも小さい。16ビット構成
においては、REFは例えば、8192の数であってもよい。
周波数制御信号δφは定数又はゆっくり変化するレベル
を有し、従って、加算器202に印加される基準信号は定
数又はゆっくり変化するレベルに交互に切り換えられ
る。アキュミュレータ214の入力は符号を持つ２つの相
補信号であり、その出力は符号のない２進数であり、い
ずれも上下できる。第２のアキュミュレータ216におい
ては、符号のない２進数が以前にストアされた値に加算
され、アキュミュレータ216にストアされた値を増加さ
せる。アキュミュレータ216のオーバーフローした１ビ
ットからなる出力は、次のサイクル（信号fd）まで遅延
手段又はラッチ218によってストアされる。その後、線1
04を介してシグマ・デルタ変調器102の出力として供給
される。（ラッチ218とアキュミュレータ214、216はす
べて信号fdによってクロックされる。） 量子化ノイズはジグマ・デルタ変調器102の出力が、
例えば１ビットのような低分解能であり、その入力が信
号δφのような高分解能であるから、量子化ノイズはシ
グマ・デルタ変調器102内で固有である。しかしなが
ら、上述したように、ノイズは直流からシフトされ、位
相制御信号fdとその倍数の周波数はスプリアス周波数及
び／又は位相ノイズの問題は改善される。シグマ・デル
タ変調器中のビット数の増加又はシグマ・デルタ変調器
の直列接続によって、１ビットの出力それ自身が粗な分
解能構成する場合でも任意の細かい分解能が可能とな
る。シグマ・デルタ変調器を持たない基本フェイズロッ
クループが２つの周波数、fi×ｎ又はfi×（ｎ＋１）を
合成することができる。シグマ・デルタ変調器は、シグ
マ・デルタ変調器102が十分なビットを有するならば、
実質的にfi×（ｎ＋0.25）とfi×（ｎ＋0.75）との間の
どの周波数でも合成できる。ビット数が増加すると合成
できる周波数の分解能は増加する。
図３において、図１に示されるものと同じであるが、
２段階の可変係数分周器を含むシグマ・デルタ変調器10
2を有する他のＮ分周器が示される。シグマ・デルタ変
調器102は周波数制御信号δφによって制御される。信
号ビットのシーケンスを含む第２の制御信号Idは３−１
選択回路302に印加される。それと同時に、３−１選択
回路302にはシグマ・デルタ変調器102の出力が線304、3
08を経由して、シグマ・デルタ変調器102の１つ前のク
ロック周期の出力が１ビット遅延装置306を経由して印
加される。
線310上の３−１選択回路302の出力は分周器312によ
って３又は４分周される。この分周器312は、出力信号f
0を分周し、その結果生じるfmを線314を介して16分周器
316に印加する。16分周器316は位相制御信号fdを出力す
る。16分周器316は、16段階で構成され、典型的にはカ
ウンタの実行によって４ビット又は８ビットによって表
示される。
16分周器316の瞬時状態は制御論理回路318に印加さ
れ、選択回路302を制御する。制御論理回路318と３−１
選択回路302は分周器312の出力fmによってクロッキング
される。実際の例において、制御信号Idは、分周比の整
数部分を表示する14個の“1"又は“0"と２つの“0"を含
む。
制御論理回路318は選択回路302が（ｉ）第２の制御信
号Id、（ii）シグマ・デルタ変調器102の直接出力、（i
ii）シグマ・デルタ変調器102の遅延出力の１つを選択
するように制御する。最初の14サイクルに対して、制御
信号Idは３又は４分周器312を制御する。15番目のサイ
クルでは３又は４分周器312が、シグマ・デルタ変調器1
02の直接出力によって制御される。16番目のサイクルで
は１ビット遅延装置306の出力によって制御される。そ
の結果として、係数プログラマブル分周器106は、分周
比の整数部分及び分周比の分数部分を表示するδφを表
わすIdを用いて、49と63間の任意の数で分周される。16
分周カウンタ316の出力である位相制御信号fdは１ビッ
ト遅延装置306に対するクロックとして使用される。上
述では間接周波数シンセサイザについて記述したけれど
も、本発明は直接シンセサイザにも適用できる。
図４はそのような直接シンセサイザを示す。図４はシ
グマ・デルタ変調器102と係数プログラマブル分周器106
とを含み、図１、図２及び図３と同様の構成である。第
１の周波数f0′は係数プログラマブル分周器106に印加
され、その出力は所望の周波数の出力信号fodである。
第１の信号f0′の周波数は出力信号fodよりも非常に高
い周波数である。この分周比はシグマ・デルタ変調器10
2に印加された制御信号δφによって制御される。
この分周比はシグマ・デルタ変調器102中の正基準信
号（＋REF）及び負基準信号（−REF）の値を変化させる
ことによって制御される。分周比はδφ/REFに比例する
ので、出力信号fodの周波数はREFと共に線形的に変化す
る。その結果、基準電圧を固定的に増加させることによ
って出力周波数fodを線形増加させることができる。
要するに、直接周波数シンセサイザは、位相検出器11
0、ローパスフィルタ114及び電圧制御発振器118を取り
除いたフラクショナルＮ分周器100、例えば、図１の周
波数シンセサイザに対応する。
図３のフラクショナルＮ分周器100は直接シンセサイ
ザにも間接シンセサイザにも使用できる。
良好な疑似ランダム数発生器（PN）として動作するた
めには、全ディジタルシグマ・デルタ変調器が長いビッ
トシーケンスを発生させることができなければならな
い。シーケンスの長さはPN発生器のいくつかの性能指数
のうちの１つであり、全てのPN発生器は有限な長さのシ
ーケンス長を有している。しかしながら、ある条件で
は、２次の全てのディジタルシグマ・デルタ変調器は実
際の使用に十分満足できる程度のシーケンス長を発生で
きない。この条件は、シグマ・デルタ変調器への入力
で、２進数表示のδφ最下位ビット中に多くの“0"を有
する静的信号δφが現れることによって発生する。例え
ば、シグマ・デルタ変調器102において、もし、制御信
号δφが２進表示0000 1000 0000 0000の2048のような
“丸め"2進数であれば、アキュミュレータ214の初期状
態に応じてシーケンス長は４と短くできる。アキュミュ
レータ214の初期状態がまた“丸め"2進数（＋REF）であ
れば、初期条件及び周波数制御信号δφは全て“丸め”
となり、第２のアキュミュレータ216の入力もまた“丸
め”となり、どのアキュムレータも多くの状態を通じて
回転しない。
簡単な解はシグマ・デルタ変調器102に適用され、ア
キュミュレータ214は奇数の２進数で乗算され、又はア
キュミュレータ214は０の値で乗算され、その後１サイ
クルの間線122上に奇数を入力する。所定の制御信号δ
φはその後のサイクルで通常の動作に対して上述のよう
に入力される。この奇数に対する適当な値は17となる。
次に、短いシーケンスの問題はシグマ・デルタ変調器
102を修正することによって、すなわち、２つ又は３つ
のフィードバックパスを有する３又はそれ以上の積分器
を供給することによって解決できる。フィードバックパ
スの１つは、主入力基準に“丸め”が残る間、“丸め”
でない基準を使用する。
図５は図１の間接周波数シンセサイザ及び図４の直接
周波数シンセサイザの双方に適用される変形を示する。
それぞれ２つのシグマ・デルタ変調器102と102′は加算
器502を介して直列に接続される。シグマ・デルタ変調
器102の出力は加算器502の出力に印加され、加算器502
の出力はシグマ・デルタ変調器102′の入力に印加され
る。多重ビット（16ビット）の第２の周波数制御信号δ
φ０はシグマ・デルタ変調器102の入力に印加される。
シグマ・デルタ変調器102の出力は１ビットであり、そ
れを加算器502が第３の周波数制御信号δφ１の第２の
最下位ビットに加算する。第２の周波数制御信号δφ０
は第３の周波数制御信号δφ１に対するオフセットであ
る。第３の周波数制御信号δφ１は全分周の商の分数部
分での粗調整を示し、第２の周波数制御信号δφ０は分
周の商の細調整を示す。すなわち、制御信号δφ１と制
御信号δφ０を組み合わせた信号は図１の周波数制御信
号δφと比較してより高い分解能を有する。シグマ・デ
ルタ変調器102′の入力信号は今はアクチブであるの
で、短シーケンス長の問題は生じない。
多くの変更や置き換えが当業者によって行われるであ
ろう。例えば、上述のようにCandyによって開示された
ように、シグマ・デルタ変調器にアナログ型を使用する
こともできる。遅延手段又はラッチ218の出力は多重ビ
ットであってもよく、係数プログラマブル分周器106は
多重ビット多重分数分周器であってもよい。
他の変形は、それぞれ加算器202及びアキュミュレー
タ214、216によって行われる多くの加算方法に関するも
のである。上述したように、これらは、同時に実行され
る代わりに、例えば、中間クロックfm又は図３の実施例
中の入力信号f0を用いて直列に実行できる。
シグマ・デルタ変調器は多重ビット出力を発生するよ
うに使用され、多重ビット信号に応答するプログラマブ
ル分周器の適切な変調を使用できる。
工業的適応性 本発明の周波数シンセサイザは実施例はセルラ無線シ
ステムに特に適応するようにできているが、その応用は
セルラ無線システムに限定されるものではない。その応
用は合成周波数変調及び混合アナログ及びディジタルシ
グマ・デルタ変調器をも含み、線形の周波数安定なオン
チップ電圧制御発振器を供給できる。
例えば、図５に示される実施例は、もし、第３の周波
数制御信号δφ１がチャネル選択に使用されるならば、
合成周波数変調に使用できる。そのときは、第２の周波
数制御信号δφ０はチャネル周波数について瞬間出力周
波数f0を変調するために使用されるであろう。また、第
５の実施例は、アナログシグマ・デルタ変調器102とデ
ィジタルシグマ・デルタ変調器102′を使用することに
よって電圧制御発振器として使用するように変形でき
る。第３の周波数制御信号δφ１はチャネル選択に使用
される固定ディジタル信号とすることができる。第２の
周波数制御信号δφ０は出力周波数を制御するアナログ
可変電圧とすることができる。図１の実施例において、
可変出力周波数をf0とできる。第４の実施例において、
可変出力周波数をfodとできる。両方の場合において、
出力周波数が入力基準信号に関連するという事実によっ
て、その安定度は改善される。

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】分周比が分周比制御信号ｂ（ｔ）に応じて
    可変であり、第１の周波数の第１の信号（f0;f0′）を
    分周し、第２の周波数の第２の信号（f od;fd）を供給
    する分周手段（106）と、周波数制御信号に応じて前記
    分周比制御信号ｂ（ｔ）を供給する２次又はそれ以上の
    次数のシグマ・デルタ変調手段（102）とを備え、第２
    の周波数及びその倍数の周波数から前記分周比制御信号
    ｂ（ｔ）中の量子化ノイズを除去する周波数シンセサイ
    ザにおいて、 前記シグマ・デルタ変調手段は縦続接続された複数のシ
    グマ・デルタ変調手段を含み、その変調手段の１つ（10
    2）は第２の周波数制御信号δφ０によって出力ｂ
    （ｔ）′を供給するように制御され、他の変調手段（10
    2′）は前記出力ｂ（ｔ）′と第３の周波数制御信号δ
    φ１の和によって前記分周器制御信号ｂ（ｔ）を前記分
    周器（106）に供給するように制御されることを特徴と
    する周波数シンセサイザ。
  2. 【請求項２】分周比が分周比制御信号ｂ（ｔ）に応じて
    可変であり、第１の周波数の第１の信号（f0;f0′）を
    分周し、第２の周波数の第２の信号（f od;fd）を供給
    する分周手段（106）と、制御信号δφに応じて前記分
    周比制御信号ｂ（ｔ）を供給する２次又はそれ以上の次
    数のシグマ・デルタ変調手段（102）とを備え、第２の
    周波数及びその倍数の周波数から前記分周比制御信号ｂ
    （ｔ）中の量子化ノイズを除去する周波数シンセサイザ
    において、 前記分周手段は： ２つの分周比のいずれかによって第１の信号を分周し中
    間信号fmを供給する第１の分周器（312）と、 第３の分周比によって前記中間信号fmを分周し前記第２
    の信号fdを供給する第２の分周手段（316）と、 中間信号fmによってクロッキングされ、第２の分周手段
    （316）の瞬間的な状態、第２の周波数制御信号Id及び
    シグマ・デルタ変調手段（102）からの出力に応じて、
    前記第１の分周器（312）の分周比を制御して前記２つ
    の分周比のうちの１つを選択するように制御する選択手
    段（302、318）と、 を備えたことを特徴とする周波数シンセサイザ。
  3. 【請求項３】分周比が分周比制御信号ｂ（ｔ）に応じて
    可変であり、第１の周波数の第１の信号（f0;f0′）を
    分周し、第２の周波数の第２の信号（f od;fd）を供給
    する分周手段（106）と、制御信号δφに応じて前記分
    周比制御信号ｂ（ｔ）を供給する２次又はそれ以上の次
    数のシグマ・デルタ変調手段（102）とを備え、第２の
    周波数及びその倍数の周波数から前記分周比制御信号ｂ
    （ｔ）中の量子化ノイズを除去する周波数シンセサイザ
    において、 前記変調手段（102）は２つの基準信号（＋REF、−RE
    F）を供給する手段（208、210）、前記制御信号δφと
    前記基準信号（＋REFまたは−REF）との加算値に応じて
    分周制御信号ｂ（ｔ）を供給するフィルタ及び量子化手
    段（214、216）と、前記分周比制御信号ｂ（ｔ）に応じ
    て前記制御信号δφに前記基準信号（＋REF、−REF）の
    いずれかを加算する加算手段（202、206）と、を備えた
    ことを特徴とする周波数シンセサイザ。
  4. 【請求項４】請求項１において、 前記シグマ・デルタ変調手段の１つ（102）はアナログ
    シグマ・デルタ変調器（102）であり、前記シグマ・デ
    ルタ変調手段の他（102′）はディジタルシグマ・デル
    タ変調器（102′）であり、前記第３の周波数制御信号
    δφ１はディジタル信号であり、前記第２の周波数制御
    信号δφ０はアナログ可変電圧であることを特徴とする
    周波数シンセサイザ。
  5. 【請求項５】請求項１又は４において、 加算手段（502）は前記出力ｂ（ｔ）′と前記第３の周
    波数制御信号δφ１を加算してその和を供給することを
    特徴とする周波数シンセサイザ。
  6. 【請求項６】請求項１、３、４又は５のいずれかにおい
    て、 前記分周手段は： ２つの分周比のいずれかによって第１の信号を分周し中
    間信号fmを供給する第１の分周器（312）と、 第３の分周比によって前記中間信号fmを分周し前記第２
    の信号fdを供給する第２の分周手段（316）と、 中間信号fmによってクロッキングされ、第２の分周手段
    （316）の瞬間的な状態、第２の周波数制御信号Id及び
    シグマ・デルタ変調手段（102）からの出力に応じて、
    前記第１の分周器（312）の分周比を制御して前記２つ
    の分周比のうちの１つを選択する選択手段（302、318）
    と、 を備えたことを特徴とする周波数シンセサイザ。
  7. 【請求項７】請求項２又は６において、 さらに、シグマ・デルタ変調手段（102）の出力を遅延
    させる遅延手段（306）を含み、 前記選択手段は、第２の周波数制御信号Id、前記シグマ
    ・デルタ変調手段（102）の瞬間出力又は前記第２の遅
    延手段（306）の出力のいずれかを第１の分周器（312）
    に印加する選択器（302）を有することを特徴とする周
    波数シンセサイザ。
  8. 【請求項８】請求項１、２、４又は５のいずれかにおい
    て、 前記変調手段（102）は２つの基準信号（＋REF、−RE
    F）を供給する手段（208、210）、前記制御信号δφと
    前記基準信号（＋REFまたは−REF）との加算値に応じて
    分周制御信号ｂ（ｔ）を供給するフィルタ及び量子化手
    段（214、216）と、前記分周比制御信号ｂ（ｔ）に応じ
    て前記制御信号δφに前記基準信号（＋REF、−RFF）の
    いずれかを加算する加算手段（202、206）と、を備えた
    ことを特徴とする周波数シンセサイザ。
  9. 【請求項９】請求項３又は８において、 前記２つの基準信号供給手段は正基準信号（＋REF）と
    負基準信号（−REF）を含み、 前記加算手段（202、206）は、さらに、前記分周比制御
    信号ｂ（ｔ）に応じて前記加算器（202）に正基準信号
    （＋REF）と負基準信号（−REF）のいずれかを供給する
    選択器（206）を備えたことを特徴とする周波数シンセ
    サイザ。
  10. 【請求項１０】請求項３、８又は９のいずれかにおい
    て、 さらに、前記基準信号（＋REF、−REF）の値を変化させ
    る手段を備えたことを特徴とする周波数シンセサイザ。
  11. 【請求項１１】請求項３、８、９又は10のいずれかにお
    いて、 前記フィルタリング及び量子化手段（214、216）は少な
    くとも１つのアキュミュレータを含むことを特徴とする
    周波数シンセサイザ。
  12. 【請求項１２】請求項11において、 前記フィルタリング及び量子化手段は縦続接続された複
    数のアキュミュレータ（214、216）を含むことを特徴と
    する周波数シンセサイザ。
  13. 【請求項１３】請求項１から12のいずれかにおいて、 さらに、入力信号fiと第２の信号fdに応答し、その周波
    数が前記入力信号と前記第２の信号の位相差に応じて変
    化する第１の信号f0を発生する手段（110、114、118）
    を備えたことを特徴とする周波数シンセサイザ。
  14. 【請求項１４】請求項13において、 前記シグマ・デルタ変調手段は前記第２の信号fdによっ
    てクロッキングされることを特徴とする周波数シンセサ
    イザ。
  15. 【請求項１５】請求項13又は14において、 前記第１の信号を発生する前記手段は位相検出器を含む
    ことを特徴とする周波数シンセサイザ。
  16. 【請求項１６】請求項15において、 前記第１の信号を発生する前記手段は位相検出器によっ
    て制御される発振器を含むことを特徴とする周波数シン
    セサイザ。
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