KR101786885B1 - 양자화 잡음을 제거하는 이진-가중 디지털 아날로그 미분기들을 구비한 델타-시그마 분수-n 주파수 신시사이저 - Google Patents
양자화 잡음을 제거하는 이진-가중 디지털 아날로그 미분기들을 구비한 델타-시그마 분수-n 주파수 신시사이저 Download PDFInfo
- Publication number
- KR101786885B1 KR101786885B1 KR1020137002851A KR20137002851A KR101786885B1 KR 101786885 B1 KR101786885 B1 KR 101786885B1 KR 1020137002851 A KR1020137002851 A KR 1020137002851A KR 20137002851 A KR20137002851 A KR 20137002851A KR 101786885 B1 KR101786885 B1 KR 101786885B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- delta
- frequency
- phase
- fractional
- Prior art date
Links
- 238000013139 quantization Methods 0.000 title claims abstract description 31
- 238000012546 transfer Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims 4
- 238000010586 diagram Methods 0.000 description 36
- 230000004044 response Effects 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 5
- 238000007493 shaping process Methods 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000000252 photodiode array detection Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
위상 동기 루프는 델타-시그마 변조기에서의 에러로부터 위상 잡음 제거 신호의 출력을 생성하는 양자화 회로를 포함한다. 양자화 회로는 디지털 아날로그 미분기를 포함한다. 디지털 아날로그 미분기는 예를 들면, 단일-비트 1 차수 디지털 아날로그 미분기, 단일-비트 2 차수 디지털 아날로그 미분기, 또는 최대 M-비트 이진-가중 디지털 아날로그 미분기일 수 있다.
Description
본 발명은 델타-시그마 분수-N 주파수 신시사이저들에 관한 것으로, 특히 디지털 아날로그 미분기들을 포함하는 델타-시그마 분수-N 주파수 신시사이저들에 관한 것에 것이다.
많은 회로들이 주파수 신호들을 생성하기 위해 위상 동기 루프들(phase lock loops)을 사용한다. (도 1과 함께 아래에 묘사된) 정수-N 위상 동기 루프 구조에 있어서, 위상 동기 루프는 위상 주파수 검출기, 차지 펌프, 루프 필터 및 전압 제어 발진기(VCO)를 포함하며, 이들은 주파수 신호를 제공하기 위해 직렬로 연결된다. 이 주파수 신호는 위상 주파수 검출기로 피드백 신호를 제공하기 위해, 정수 분주기를 통해 다시 공급된다. 그런 구조는 작은 기준 스퍼들(spurs)을 갖지만, 거친 주파수 분해능과 긴 주파수 동기 시간을 가진다. 일부 애플리케이션들(예를 들어 무선 통신 표준들)에 대해, 그런 구조는 융통성이 없다.
(도 3과 함께 아래에 묘사된) 분수-N 위상 동기 루프 구조는 정수-N 위상 동기 루프 구조와 유사하지만, VCO와 위상 주파수 검출기 사이에 분수 분주기를 포함한다. 분수 분주기는 평균 분주기가 분수가 되도록 변하는 다수의 정수 분주기들을 제공한다. 그런 구조는 빠른 동기와 미세한 주파수 분해능을 제공하지만, 가변적인 과도한 분주로 인해 분수 스퍼들을 제공한다. 차지 펌프로부터의 이 분수 스퍼들은 정수-N 위상 동기 루프 구조보다 더 큰 스파이크를 가진다.
(도 5와 함께 아래에 묘사된) 델타-시그마 분수-N 위상 동기 루프 구조는, 분수-N 구조와 유사하지만, 분수 분주기를 변조하기 위한 델타-시그마 변조기를 더 포함한다. 델타-시그마 변조기는 분주비 N + R/2k를 제공하기 위해 k 비트들을 갖는 선택 신호 R을 수신한다. 차지 펌프로부터의 고주파 스퍼들은 루프 필터에 의해 필터링된다. 차지 펌프로부터의 스퍼들은 포지티브와 네거티브의 가변의 펄스폭들을 가지며, 이 가변의 펄스폭은 잡음으로 나타난다. 델타-시그마 변조기는 예를 들면 3 차수 일 수 있다.
선행기술 시스템들에 있어서, 디지털 아날로그 변환기에 의해 제어된 진폭을 갖는 고정 펄스를 가진 에러 신호를 추가함으로써, 비논리적인(spurious) 스퍼들이 또한 차지 펌프의 출력에서 제거될 수 있다. 하지만, 고 분해능 DAC에서의 진폭 미스매치는 위상 동기 루프의 수행을 심각하게 저하시킨다. 그런 진폭 미스매치를 더 높은 주파수로 개조하기 위한 동적 요소 매칭의 이용은, 대역 내(in-band) 위상 잡음을 줄일 수 있다. 하지만, 그것은 추가적인 디지털 신호 처리 하드웨어를 필요로 하고, 또한 DAC 설계를 복잡하게 한다.
위상 동기 루프는 진폭 또는 위상 변조로부터, 차지 펌프에서 반대 전류 펄스로서 제공되는 에러 신호를 만든다. L 차수 MASH 델타-시그마 변조기를 이용하는 시스템에 있어서, 함수(l-z-1) 는 제외될(factored out) 수 있다. 델타-시그마 변조기의 입력과 출력을 비교하고 그것 e*(l-z1)L-1을 적분함으로써 에러 신호를 얻는 대신에, 에러 신호는 MASH 구조로부터 직접 탭(tap)되고, 그것을 양자화하고, (l-z-1)L-2를 곱한다. 아날로그 영역에서 함수(l-z-1)를 구현함으로써, 아날로그 회로에서 생기는 일부 미스매치는 (l-z-1) 에 의해 형상화되고, 그로 인해 회로 매치에 둔감하게 된다.
일부 측면들에 있어서, 위상 동기 루프는 동적 요소 매칭에 대한 필요를 실질적으로 제거하기 위해 1 차수 또는 2 차수 디지털 아날로그 미분기들을 포함한다.
일부 측면들에 있어서, 위상 동기 루프는 이진-가중 디지털 아날로그 변환기들을 가능하게 하는 디지털 아날로그 미분기들을 포함하기 때문에, 온도계-코드(thermomete-coded) 디지털 아날로그 변환기를 포함하지 않는다.
도 1은 종래의 정수 위상 동기 루프를 도시하는 블록도이다.
도 2는 도 1의 종래의 정수 위상 동기 루프의 차지 펌프에서의 차지 펌프 전압들을 도시하는 타이밍도이다.
도 3은 종래의 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 4는 도 3의 분수-N 위상 동기 루프의 차지 펌프에서의 차지 펌프 전압들을 도시하는 타이밍도이다.
도 5는 3 차수 델타-시그마 변조기를 포함하는 종래의 델타-시그마 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 6은 도 5의 델타-시그마 분수-N 위상 동기 루프의 차지 펌프에서의 차지 펌프 전압들을 도시하는 타이밍도이다.
도 7은 k 차수 델타-시그마 변조기와 동적 요소 매칭을 포함하는 종래의 델타-시그마 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 8은 도 7의 위상 동기 루프의 차지 펌프에서의 차지 펌프 전압들을 도시하는 타이밍도이다.
도 9는 이진-가중 디지털 아날로그 변환기를 구비한 L 차수 델타-시그마 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 10은 도 5의 위상 동기 루프의 3 차수 델타-시그마에 대한 실시예의 하나로 MASH-111 델타-시그마 변조기를 도시하는 블록도이다.
도 11은 1 차수 디지털 아날로그 미분기들을 이용하는 L 차수 델타-시그마 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 12는 도 15의 위상 동기 루프의 1 차수 디지털 아날로그 미분기들을 도시하는 블록도이다.
도 13은 도 12의 1 차수 디지털 아날로그 미분기들에 대한 프로세싱을 도시하는 도면이다.
도 14는 미스매치 세이핑(shaping)을 위한 이진-가중 1 차수 디지털 아날로그 미분기를 포함하는 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 15는 2 차수 디지털 아날로그 미분기들을 이용하는 델타-시그마 분수-N 신시사이저를 포함한 위상 동기 루프를 도시하는 블록도이다.
도 16은 도 15의 위상 동기 루프의 2 차수 디지털 아날로그 미분기들을 도시하는 블록도이다.
도 17은 도 16의 2 차수 디지털 아날로그 미분기에서의 프로세싱을 도시하는 도면이다.
도 18은 도 15의 위상 동기 루프의 델타-시그마 분수-N 변조기와 이진-가중 디지털 아날로그 미분기를 구비한 위상 동기 루프를 도시하는 블록도이다.
도 2는 도 1의 종래의 정수 위상 동기 루프의 차지 펌프에서의 차지 펌프 전압들을 도시하는 타이밍도이다.
도 3은 종래의 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 4는 도 3의 분수-N 위상 동기 루프의 차지 펌프에서의 차지 펌프 전압들을 도시하는 타이밍도이다.
도 5는 3 차수 델타-시그마 변조기를 포함하는 종래의 델타-시그마 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 6은 도 5의 델타-시그마 분수-N 위상 동기 루프의 차지 펌프에서의 차지 펌프 전압들을 도시하는 타이밍도이다.
도 7은 k 차수 델타-시그마 변조기와 동적 요소 매칭을 포함하는 종래의 델타-시그마 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 8은 도 7의 위상 동기 루프의 차지 펌프에서의 차지 펌프 전압들을 도시하는 타이밍도이다.
도 9는 이진-가중 디지털 아날로그 변환기를 구비한 L 차수 델타-시그마 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 10은 도 5의 위상 동기 루프의 3 차수 델타-시그마에 대한 실시예의 하나로 MASH-111 델타-시그마 변조기를 도시하는 블록도이다.
도 11은 1 차수 디지털 아날로그 미분기들을 이용하는 L 차수 델타-시그마 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 12는 도 15의 위상 동기 루프의 1 차수 디지털 아날로그 미분기들을 도시하는 블록도이다.
도 13은 도 12의 1 차수 디지털 아날로그 미분기들에 대한 프로세싱을 도시하는 도면이다.
도 14는 미스매치 세이핑(shaping)을 위한 이진-가중 1 차수 디지털 아날로그 미분기를 포함하는 분수-N 위상 동기 루프를 도시하는 블록도이다.
도 15는 2 차수 디지털 아날로그 미분기들을 이용하는 델타-시그마 분수-N 신시사이저를 포함한 위상 동기 루프를 도시하는 블록도이다.
도 16은 도 15의 위상 동기 루프의 2 차수 디지털 아날로그 미분기들을 도시하는 블록도이다.
도 17은 도 16의 2 차수 디지털 아날로그 미분기에서의 프로세싱을 도시하는 도면이다.
도 18은 도 15의 위상 동기 루프의 델타-시그마 분수-N 변조기와 이진-가중 디지털 아날로그 미분기를 구비한 위상 동기 루프를 도시하는 블록도이다.
양자화 잡음을 제거하는 디지털 아날로그 미분기들을 구비한 델타-시그마 분수-N 주파수 신시사이저는, 광대역 시스템에 대해 위상 잡음을 최적화한다.
본 발명은 진폭-변조된 펄스 에러 신호를 제공함으로써 델타-시그마 분수-N 신시사이저 내의 비논리적인 스퍼들을 제거하기 위한 방법들 및 시스템들을 제공한다. 분수-N 신시사이저 내의 양자화 잡음인 비논리적인 스퍼들은, 위상 비교기의 입력에서의 초과 시간 간격에서 비롯된다. 양자화 잡음은 델타-시그마 변조기의 입력과 출력을 비교함으로써 얻어질 수 있다. 이 기지 잡음의 반대 신호를 에러 신호로 제공함으로써, 비논리적인 스퍼들은 제거될 수 있다. 잡음이 평균 0이고 델타-시그마 변조기에 의해 만들어진 고역 통과일지라도, 잔류 잡음은 광대역 신호 시스템에서 여전히 의미가 있다. 차지 펌프의 출력에 추가된 진폭-변조된 펄스 에러 신호로, 비논리적인 스퍼들은 최소화될 수 있다.
본 발명은 선택 메커니즘(mechanism) 없이 디지털 아날로그 변환 요소들 미스매치를 만들기 위한 디지털 아날로그 미분기들을 구비한 델타-시그마 분수-N 주파수 신시사이저를 제공한다. 디지털 아날로그 미분기들은 온도계-코드 디지털 아날로그 변환기들 없이 만들어질 수 있다. 디지털 아날로그 미분기들은 밀접하고(closely) 대칭적으로 배치된 국부 DAC 요소들을 사용함으로써 1 차수 또는 2 차수 미스매칭 세이핑을 포함한다. 디지털 아날로그 미분기들은 디지털 아날로그 변환기들의 국부 매칭을 사용함으로써 전역 매칭을 감소시킬 수 있다.
도 1은 위상 주파수 검출기(PFD)(102), 차지 펌프(104), 루프 필터(LPF)(106), 전압 제어 발진기(VCO)(108) 및 정수 분주기(%N)(112)를 포함하는 종래의 정수 위상 동기 루프(100)를 도시하는 블록도이다. 위상 주파수 검출기(102)는 수신된 기준 주파수 신호(122)와 정수 분주기(112)로부터의 분수 피드백 주파수 신호(124)의 주파수와 위상의 차이에 대응하여 위상 주파수 신호(120)를 생성한다. 도시된 바와 같이, 기준 주파수 신호(122)는 20MHz 주파수를 가진다. 차지 펌프(104)는 위상 주파수 신호(120)에 대응하여 부스트 전압 신호(126)를 생성한다. 루프 필터(160)는 부스트 전압(126)에 대응하여 필터링된 부스트 전압 신호(128)를 생성하고, 필터링된 부스트 전압(128)을 VCO(108)에 제공한다. 일실시예에 있어서, 루프 필터(106)는 저주파 필터이다. VCO(108)는 출력 주파수 신호(129)를 생성하는데, 이 출력 주파수 신호(129)는 또한 정수 분주기(112)에 제공된다. 정수 분주기(112)는 출력 주파수 신호(129)에 대응하여 정수 피드백 주파수 신호(124)를 생성한다. 예로 도시된 바와 같이, 정수 분주기(112)의 N은 N=100으로 설정된다.
도 2는 차지 펌프(104)로부터의 부스트 전압 신호(126)를 도시하는 타이밍도이다. 선(202)은 위상 주파수 검출기(102)에 제공되는 기준 주파수 신호(122)의 타이밍을 도시한다. 선(204)은 정수 분주기(112)에 의해 생성되는 정수 피드백 주파수 신호(124)의 타이밍을 도시한다. 선(206)은 차지 펌프(104)에 의해 생성되는 부스트 전압 신호(126)를 도시한다. 선(206)은 기준 주파수 신호(122)의 대응하는 하향(downward) 천이(212)에서 생기는 복수의 기준 스퍼들(210)를 포함한다. (명료하게 하기 위해, 도 2에 단지 하나의 하향 천이(212)만이 표시되어 있다). 선(206) 상에 표시된 부스트 전압 신호(126)의 기준 스퍼들(210)은 작다. 언매치(unmatch)되면, 기준 스퍼들(210)은 기준 주파수 신호(122)와 함께 생긴다. 하지만, 위상 동기 루프(100)는 거친 주파수 분해능을 가진다. 또한, 위상 동기 루프(100)는 긴 주파수 동기 시간을 가지는데, 이는 클록 주파수의 분수에 따르며, 다수의 무선 표준들에 대해 융통성이 없다. 채널 간격은 서로 다른 표준들에 대해 서로 다를 수 있다.
도 3은 종래의 분수-N 위상 동기 루프(300)를 도시하는 블록도이다. 위상 동기 루프(300)는 위상 주파수 검출기(PFD)(102), 차지 펌프(104), 루프 필터(LPF)(106), 전압 제어 발진기(VCO)(108) 및 분수 분주기(%N)(312)를 포함한다. 위상 주파수 검출기(102)는 수신된 기준 주파수 신호(122)와 분수 분주기(312)로부터의 분수 피드백 주파수 신호(324)의 주파수와 위상의 차이에 대응하여 위상 주파수 신호(120)를 생성한다. 위상 동기 루프(300)는 분수 분주기(312)가 분수 선택 신호(326)와 출력 주파수 신호(129)에 대응하여 분수 피드백 주파수 신호(324)를 생성하는 것을 제외하고는, 위상 동기 루프(100)와 유사한 방식으로 동작한다. 분수 선택 신호(326)는 분수 분주기(312)의 복수의 분수들을 선택할 수 있다. 예로 도시된 바와 같이, 주파수 선택(326)은 순환 시퀀스 100, 100, 100, 99 분주기들을 선택하는데, 이는 평균 99.75를 제공한다.
도 4는 위상 동기 루프(300)의 차지 펌프(104)로부터의 부스트 전압 신호(126)를 도시하는 타이밍도이다. 선(402)은 위상 주파수 검출기(102)에 제공되는 기준 주파수 신호(122)의 타이밍을 도시한다. 선(404)은 분수 분주기(312)에 의해 생성되는 분수 피드백 주파수 신호(324)의 타이밍을 도시한다. 선(406)은 차지 펌프(104)에 의해 생성되는 부스트 전압 신호(126)를 도시한다. 선(406)은 분수 피드백 주파수 신호(324)의 하향 천이들(412)과 기준 주파수 신호(fref)(122)의 하향 천이들 사이의 대응하는 차이들에서 생기는 복수의 기준 스퍼들(410)을 포함한다. (명료하게 하기 위해, 도 4에 단지 하나의 하향 천이(412)만이 표시되어 있다.) 분수 선택 신호(326)의 분주비를 가변시킴으로써, 선(406) 상의 기준 스퍼들은 분수가 되고 폭이 변한다. 루프 필터(106)는 추가적인 펄스를 누적한다. 차지 펌프(104)의 출력은 위상 동기 루프(100)(도 1)의 차지 펌프(104)보다 큰 스퍼들을 가진다. 하지만, 위상 동기 루프(300)는 미세 주파수 분해능과 빠른 주파수 동기를 가진다.
도 5는 종래의 델타-시그마 분수-N 위상 동기 루프(500)를 도시하는 블록도이다. 위상 동기 루프(500)는 위상 주파수 검출기(PFD)(102), 차지 펌프(104), 루프 필터(LPF)(106), 전압 제어 발진기(VCO)(108), 분수 분주기(%N)(312) 및 3 차수 델타-시그마 변조기(530)를 포함한다. 위상 주파수 검출기(102)는 수신된 기준 주파수 신호(122)와 분수 분주기(312)로부터의 분수 피드백 주파수 신호(524)의 주파수와 위상의 차이에 대응하여 위상 주파수 신호(120)를 생성한다. 위상 동기 루프(500)는 분주비를 변조하기 위해 분수 분주기(312)가 3 차수 델타-시그마 변조기(530)로부터 분수 선택 신호(326)를 수신하는 것을 제외하고는, 위상 동기 루프(300)와 유사한 방식으로 동작한다. 분수 분주기(312)는 분수 선택 신호(326)와 출력 주파수 신호(129)에 대응하여 분수 피드백 주파수 신호(524)를 생성한다. 3 차수 델타-시그마 변조기(530)는 분수 설정 신호(532)에 대응하여 분수 선택 신호(326)를 생성한다. 분수 분주기(312)의 분주비는 다음과 같다.
분주비 = N + R/2k
여기서 R은 분수 설정 신호(532)의 설정 값이고, k는 분수 설정 신호의 비트들 수이다. 예로 도시된 바와 같이, 기준 주파수 신호(122)는 주파수 fref=20MHz와 변수 k=21을 가지며, 주파수 분해능은 9Hz이다. 예로 도시된 바와 같이, 주파수 선택(326)은 변조된 시퀀스 100, 100, 99, 99, 99, 102, 100, 99 분주기들을 선택하는데, 이는 평균 99.75를 제공한다.
도 6은 위상 동기 루프(500)의 차지 펌프에서의 차지 펌프 전압을 도시하는 타이밍도이다. 선(602)은 위상 주파수 검출기(102)에 제공되는 기준 주파수 신호(122)의 타이밍을 도시한다. 선(604)은 분수 분주기(312)에 의해 생성되는 분수 피드백 주파수 신호(524)의 타이밍을 도시한다. 선(606)은 차지 펌프(104)에 의해 생성되는 부스트 전압 신호(126)를 도시한다. 선(606)은 분수 피드백 주파수 신호(524)의 하향 천이들(612)과 기준 주파수 신호(fref)(122)의 하향 천이들 사이에서 생기는 복수의 기준 스퍼들을 포함한다. 루프 필터(106)는 고주파 스퍼들을 필터링한다. 선(606) 상의 분수 스퍼들은 가변의 펄스 폭들과 고정된 진폭들을 가진다. 또한, 위상 동기 루프(500)의 분수 스퍼들은 고역 통과 주파수 응답을 가진다.
도 7은 L 차수 델타-시그마 변조기와 동적 요소 매칭을 포함하는 종래의 델타-시그마 분수-N 위상 동기 루프(700)를 도시하는 블록도이다. 위상 동기 루프(700)는 위상 주파수 검출기(PFD)(102), 차지 펌프(104), 루프 필터(LPF)(106), 전압 제어 발진기(VCO)(108), 분수 분주기(%N)(312), L 차수 델타-시그마 변조기(730), 가산 회로(702), 적분기(704), K 차수 델타-시그마 변조기(706), 동적 요소 매칭 블록(708) 및 온도계-코드 디지털 아날로그 변환기(DAC)(710)를 포함한다. 위상 동기 루프(700)는 3 차수 델타-시그마 변조기(530) 대신에 L 차수 델타-시그마 변조기(730)가 사용되고, 또한 온도계-코드 DAC(710)가 동적 매칭과 온도계 코딩을 위해 차지 펌프(104)로 신호를 제공한다는 것을 제외하고는, 위상 동기 루프(500)와 유사한 방식으로 동작한다.
위상 주파수 검출기(102)는 수신된 기준 주파수 신호(122)와 분수 분주기(312)로부터의 분수 피드백 주파수 신호(724)의 주파수와 위상의 차이에 대응하여 위상 주파수 신호(120)를 생성한다. 차지 펌프(104)는 위상 주파수 신호(720)와 온도계-코드 DAC(710)로부터의 양자화 신호(723)에 대응하여 LPF(106)로 부스트 전압 신호(726)를 제공한다.
VCO(108)는 루프 필터(106)로부터의 필터링된 부스트 신호(728)에 대응하여 출력 주파수 신호(729)를 생성하고, 분수 분주기(312)로 신호(729)를 제공한다. L 차수 델타-시그마 변조기(730)는 분수 분주기(312)로 델타-시그마 변조 신호를, 그리고 가산 회로(702)로 양자화 에러(e) 신호(732)를 제공한다. L 차수 델타-시그마 변조기(730)는 예를 들면, 3 차수 델타-시그마 변조기(530)(도 5) 또는 MASH-111 델타-시그마 변조기(1000)(도 10)일 수 있다.
가산 회로(702)는 주파수 선택 신호(Fsel)에 대한 L 차수 델타-시그마 변조기(730)로부터의 에러 신호를 생성하여, 다음과 같은 전달 함수를 제공한다.
ez -1 (1 - z-1)L
적분기(704)는 가산 회로의 출력을 적분하고, 적분기의 출력은 K 차수 델타-시그마 변조기(706)에 제공되는데, 그 출력은 다음과 같다.
ez -1 (1 - z-1)L-1 + e 1 (1 - z-1)K
동적 요소 매칭 블록(708)과 온도계-코드 디지털 아날로그 변환기(DA C)(710)는 K 차수 델타-시그마 변조기(706)의 출력에 대응하여 양자화 신호(723)를 생성한다.
도 8은 위상 동기 루프(700)(도 7)의 차지 펌프(104)에서의 차지 펌프 전압들을 도시하는 타이밍도이다. 선(802)은 차지 펌프(104)에 의해 생성되는 부스트 전압 신호(726)를 도시한다. 파선(804)은 DAC(710)의 출력을 도시한다. 선(804)은 양자화 잡음 감소를 위해 추가된 진폭 변조 신호를 나타낸다.
도 9는 이진-가중 디지털 아날로그 변환기를 구비한 L 차수 델타-시그마 분수-N 위상 동기 루프(900)를 도시하는 블록도이다. L 차수 델타-시그마 분수-N 위상 동기 루프(900)는 위상 주파수 검출기(PFD)(102), 차지 펌프(104), 루프 필터(LPF)(106), 전압 제어 발진기(VCO)(108), 분수 분주기(%N)(312), L 차수 델타-시그마 변조기(730), 양자화기(910), 적분기(911), 미분기(912) 및 이진-가중 디지털 아날로그 변환기(DAC)(918)를 포함한다. 위상 주파수 검출기(102)는 수신된 기준 주파수 신호(122)와 분수 분주기(312)로부터의 분수 피드백 주파수 신호(924)의 주파수와 위상의 차이에 대응하여 위상 주파수 신호(120)를 생성한다. 차지 펌프(104)는 위상 주파수 신호(120)와 이진-가중 DAC(918)로부터의 양자화 신호(923)에 대응하여 LPF(106)으로 부스트 전압 신호(726)를 제공한다.
VCO(108)는 루프 필터(106)로부터의 필터링된 부스트 신호(922)에 대응하여 출력 주파수 신호(929)를 생성하고, 분수 분주기(312)로 신호(929)를 제공한다. L 차수 델타-시그마 변조기(730)는 분수 분주기(312)로 델타-시그마 변조 신호를 그리고 양자화기(910)로 양자화 에러 신호(932)를 제공한다. L 차수 델타-시그마 변조기(730)는 예를 들면, 3 차수 델타-시그마 변조기(530)(도 5) 또는 MASH-111 델타-시그마 변조기(1000)(도 10)일 수 있다.
적분기(911)는 위상 변환을 위해 주파수 영역을 매칭한다. 양자화기(910)는 차지 펌프(104) 상의 스퍼들을 제거하기 위해 가변 진폭을 가진 고정 펄스를 생성한다. 미분기(912)는 적절한 미분 함수를 제공한다. 차수 L=3에 대해, 미분기(912)는 2 차수 제거를 제공한다. 이진-가중 DAC(918)는 고정된 펄스 폭을 가진 진폭 변조를 제공한다. 전하 펌프는 고정된 진폭을 가진 펄스 폭 변조를 제공한다.
양자화기(910)는 에러 신호 e 2 를 생성한다. 적분기(911)는 L 차수 델타-신호 변조기(730)에 대해 다음과 같은 전달 함수를 가진다.
e 2 z-1 (1 - z-1)-1
미분기(912)는 다음과 같은 전달 함수를 가지며,
(1 - z-1)L
다음과 같은 출력을 제공한다.
e2z-1 (1 - z-1)L-1
3 차수 델타-시그마 변조기(L=3)에 대해, 출력은 e2z-1 (1 - z-1)2이 된다.
위상 동기 루프(900)는 위상 동기 루프(700)보다 장점이 많다. 위상 동기 루프(700)는 가산기(702), 적분기(704), 변조기(706), 동적 요소 매칭 회로(708) 및 온도계-코드 DAC(710)를 포함한다. 변조기(706)는 낮은 비트 폭을 양자화하기 위해 추가적인 K 차수를 제공한다. 예를 들면, L 차수 델타-시그마 변조기(730)로의 입력은 21비트일 수 있으나, 21비트 DAC는 비현실적이고, 추가적인 비트들을 취급(handle)하도록, K 차수 델타-시그마 변조기(706)가 설정된다. 그 입력은 곧바로 양자화될 수 없는데, 그 이유는 에러 e 1 가 고역 통과 세이핑 함수를 가지지 않을 것이기 때문이다. 위상 동기 루프(700)는 (1-z-1) k 로 형성된 에러 e 1 를 유지하면서 입력을 양자화하기 위해 추가적인 변조기, 즉 k 차수 델타-시그마 변조기(706)를 포함한다. 위상 동기 루프(700)는, 또한 면적과 전력을 소비하는 동적 요소 매칭 회로들(708)을 포함한다. 온도계-코드 DAC(710)는 많은 유닛 크기 요소들을 포함하는데, 이들은 라우팅하고 매칭하기 위해 많은 면적을 사용한다. 그와 반대로, 위상 동기 루프(900)는 위상 동기 루프(700)에서와 같은 온도계-코드 DAC와 대비하여, 디지털 비트로 직접 스케일링될 수 있는 크기를 갖는 이진-가중 DAC(918)를 포함한다. 이진-가중은 소프트웨어 또는 프로세서 없이 구현될 수 있다.
도 10은 3 차수 델타-시그마 변조기(530)(도 5)로서 이용될 수 있는 MASH-111 델타-시그마 변조기(1000)를 도시하는 블록도이다. MASH-111 델타-시그마 변조기(1000)는 복수의 가산기들(1002-1 내지 1002-7)과 복수의 지연 블록들(1004-1 내지 1004-8)을 포함한다. 일실시예에 있어서, 지연 블록들(1004)은 z-변환 공간에서 z-1 변환 함수를 가진다. 지연 블록(1004-5)과 가산기(1002-3)는 제1 미분기를 형성한다. 지연 블록(1004-7)과 가산기(1002-6)는 제2 미분기를 형성한다.
MASH-111 델타-시그마 변조기(1000)는 다음과 같은 전달 함수를 가진다.
y = x z-2 -e(1-z-1)3
여기서 변수 x는 가산기(1002-1)로의 입력이고, 변수 e는 가산기(1002-7)의 출력(1010)의 LSB들이고, 그리고 변수 y는 가산기(1002-2)의 출력이다. 변조기(1000)는 가산기(1002-7)로부터 에러 e를 출력할 수 있다. MASH-111 델타-시그마 변조기(1000)는 절대적으로 안정하고 복잡함이 낮다. 또한, MASH-111 델타-시그마 변조기(1000)는 출력 신호(1010)로서 미처리된 양자화 잡음 e를 직접 출력할 수 있다.
도 11은 1 차수 디지털 아날로그 미분기들을 이용하는 델타-시그마 분수-N 신시사이저를 포함한 위상 동기 루프(1100)를 도시하는 블록도이다. L 차수 델타-시그마 분수-N 위상 동기 루프(1100)는 위상 주파수 검출기(PFD)(102), 차지 펌프(104), 루프 필터(LPF)(106), 전압 제어 발진기(VCO)(108), 분수 분주기(%N)(312), L 차수 델타-시그마 변조기(730) 및 양자화기(1104)를 포함한다. 위상 주파수 검출기(102)는 수신된 기준 주파수 신호(122)와 분수 분주기(312)로부터의 분수 피드백 주파수 신호(1124)의 주파수와 위상의 차이에 대응하여 위상 주파수 신호(1120)를 생성한다. 차지 펌프(104)는 위상 주파수 신호(1120)와 양자화기(1104)로부터의 양자화 신호(1123)에 대응하여 LPF(106)으로 부스트 전압 신호(1121)를 제공한다.
VCO(108)는 루프 필터(106)로부터의 필터링된 부스트 신호(1122)에 대응하여 출력 주파수 신호(1129)를 생성하고, 분수 분주기(312)로 신호(1129)를 제공한다. L 차수 델타-시그마 변조기(730)는 주파수 선택 신호(Fsel)에 대응하여 분수 분주기(312)로 델타-시그마 변조 신호를 그리고 양자화기(1104)로 양자화 에러 (e) 신호(932)를 제공한다. L 차수 델타-시그마 변조기(730)는 예를 들면, 3 차수 델타-시그마 변조기(530)(도 5) 또는 MASH-111 델타-시그마 변조기(1000)(도 10)일 수 있다.
양자화기(1104)는 양자화기(1110), 제1 전달 함수 회로(1112) 및 DAC와 미분기들 블록(1114)을 포함하며, DAC와 미분기들 블록(1114)은 제2 전달 함수 회로(1116)와 이진-가중 DAC(1118)를 포함한다. 양자화기(1110)는 에러 (e) 신호(932)로부터 에러 신호 e 2 를 생성한다. 제1 전달 함수 회로(1112)는 지연 Z-1과 L-2 차수 미분기 (1-Z-1)L-2의 결합으로, 다음과 같은 전달 함수를 가진다.
z-1 (1 - z-1)L-2
3 차수 델타-시그마 변조기(L=3)에 대하여, 회로(1112)는 z-1 (1 - z-1) 전달 함수를 가진다. 제2 전달 함수 회로(1116)는 다음과 같은 전달 함수를 가지며,
(1 - z-1)
다음과 같은 출력을 제공한다.
e 2z-1 (1 -z-1)L-1
제3 차수 델타-시그마 변조기(L=3)에 대하여, 출력은 e 2z-1 (1 -z-1)이 된다.
DAD의 근본적인 구성과 동작은, 단일-비트 1 차수 DAD(1200)(도 12), 단일-비트 2 차수 DAD(1600)(도 16), 최대(full) M-비트 1 차수 이진-가중 디지털 아날로그 미분기(1404)(도 14) 및 최대 M-비트 2 차수 이진-가중 디지털 아날로그 미분기(1843)(도 18)를 이용하여 설명된다.
도 12는 1 차수 디지털 아날로그 미분기(DAD)(1200)를 도시하는 블록도이다. 미분기(1200)가 하드웨어 구현으로 설명되지만, 미분기(1200)는 범용 또는 특정 프로세서에서 실행되는 소프트웨어 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 디지털 아날로그 미분기(1200)는 복수의 단일-비트 디지털 아날로그 변환기들(DACs)(1204-a, 1204-b), 가산 회로(1206), 단위 전달 함수 블록(1208), 지연 블록(1209) 및 스위치(1210)를 포함한다. 일실시예에 있어서, 지연 블록(1209)은 레지스터 지연 전달 함수(예를 들면, -z -1)를 가진다. 스위치(1210)는 단일-비트 DAC들(1204)이 하나 걸러 교대로 수행하게 한다. 단위 전달 함수 블록(1208)과 지연 블록(1209)의 출력은, 단일-비트 DAC들(1204-a, 1204-b)에 제공되는 과정에서 진동하면서 스위칭된다. 단일-비트 DAC들(1204-a, 1204-b)는 a 및 b 각각의 미스매치를 가진다. 미스매치는, 다시 말해서 전달 함수 (1 - z-1)를 제공하기 위해 단위 전달 함수 블록(1208)과 지연 블록(1209)으로부터의 출력들의 추가에 의해 형태화된다.
미분기(1200)는 2개의 DAC들(1204)을 포함하는 단일-비트 1 차수 DAD이다. 가산 회로(1206)의 출력은 (1 - z-1) 함수를 제공하기 위해 2개의 DAC들(1204)의 출력을 가산하는 반면에, 하나의 DAC 입력은 다른 DAC 입력에 대해 그러나 지연 블록(1209)으로부터의 하나의 레지스터 지연을 가지고 보완적이다.
도 13은 1 차수 디지털 아날로그 미분기(1200)에서의 프로세싱을 도시하는 도면이다. 시퀀스 x(n)는 단일-비트 DAC(1204-a)의 출력이다. 시퀀스 x(n+1)는 단일-비트 DAC(1204-b)의 출력이다.
하나 거른 클록 사이클마다 DAC들(1204)의 입력들을 교대하게 함으로써, 상보 쌍 x(n) 과 -x(n+1)는 x a (n) 과 X b (n)으로 재배열되어, 상보 데이터 쌍의 시퀀스들을 형성한다. 모두 2개의 연속적인 DAC 입력들을 하나의 클러스터로 그룹화함으로써, 클러스터 콘텐츠는 서로에 대해 보완적이다. 이 클러스터들이 시퀀스들 x(n) 또는 x(n+1)의 2 비트들을 포함하는 사각형들로 도 13에 도시되어 있다. 클러스터들의 각각에 대해 DAC들(1204)의 출력을 이산 푸리에 변환함으로써, DAC 미스매치는 들어오는 신호와 독립적으로, (1 - z-1) + 고정된 DC 값에 의해 만들어진다. 수학적으로, 고역 통과 세이핑 함수는 일부 규정된 선택 메커니즘에 의존함 없이 하나의 DAC(1204) 내에서 기계적으로 달성될 수 있다.
x a (n) 과 X b (n)에서 클러스터들의 각각이 [1,0]이거나 [0,1]이기 때문에, DAC들(1204-a, 1204-b)에 나타나는 미스매치는 ([a 0] 또는 [0 a])와 ([b 0] 또는 [0 b])이며, 여기서 a 및 b는 정규화된 요소 미스매치들이다. DAC들(1204) 각각으로부터의 출력 미스매치에 대한 이산 푸리에 변환이 수행된다.
단일-비트 DAC(1204-a)의 에러는 다음과 같다.
e a (n) = [a 0] 또는 [0 a] (1)
에러 e a 의 가산은 다음과 같다.
단일-비트 DAC(1204-b)의 에러는 다음과 같다.
에러 e b 의 가산은 다음과 같다.
에러 e a 와 e b 의 가산의 합은 다음과 같다.
여기서 e a (n) 과 e b (n)는 DAC들(1204-a, 1204-b) 각각의 출력에 존재하는 에러들이고, 연산자 '±'는 상보 쌍의 2개의 가능한 결합들을 나타낸다. 용어 a/2와 b/2는 상수 값이며, e a (n)과 e b (n)으로부터 감산될 수 있다. 단일-비트 DAD(1204)의 출력 미스매치는 1 차수 고역 통과 함수(l-z-1)에 의해 자동으로 만들어지는 것임을 식 (5)로부터 알 수 있다.
도 14는 미스매치 세이핑을 위한 이진-가중 1 차수 디지털 아날로그 미분기를 포함하는 분수-N 위상 동기 루프(1400)를 도시하는 블록도이다. 위상 동기 루프(1400)는 위상 주파수 검출기(PFD)(102), 차지 펌프(104), 루프 필터(LPF)(106), 전압 제어 발진기(VCO)(108), 이진-가중 1 차수 디지털 아날로그 미분기(1404), 양자화기(1410), 분수 분주기(%N)(312), 전달 함수 블록(1413) 및 L 차수 델타-시그마 변조기(730)를 포함한다. 위상 주파수 검출기(102)는 수신된 기준 주파수 신호(122)와 분수 분주기(312)로부터의 분수 피드백 주파수 신호(1424)의 주파수와 위상의 차이에 대응하여 위상 주파수 신호(1412)를 생성한다. 차지 펌프(104)는 위상 주파수 신호(1412)와 디지털 아날로그 미분기(1412)로부터의 에러 양자화 신호들(1423-1, 1423-2)에 대응하여 LPF(106)으로 부스트 전압 신호(1421)를 제공한다. VCO(108)는 루프 필터(106)로부터의 필터링된 부스트 신호(1422)에 대응하여 출력 주파수 신호(1429)를 생성하고, 분수 분주기(312)로 신호(1429)를 제공한다. L 차수 델타-시그마 변조기(730)는 주파수 선택 신호(Fsel)에 대응하여 분수 분주기(312)로 델타-시그마 변조 신호를 그리고 양자화기(1410)로 양자화 에러 신호(932)를 제공한다. L 차수 델타-시그마 변조기(730)는 예를 들면, 3 차수 델타-시그마 변조기(530)(도 5) 또는 MASH-111 델타-시그마 변조기(1000)(도 10)일 수 있다.
이진-가중 디지털 아날로그 미분기(1404)는 단위 전달 함수(1408), 지연 블록(1409), 복수의 단일-비트 디지털 아날로그 변환기들(DACs)(1418-1, 1418-2) 및 스위치(1419)를 포함한다. 스위치(1419)는 DAD들(1200, 1600)에 대하여 설명되는 것과 유사한 방식으로, 전달 함수 블록(1413)으로부터의 출력을 단위 블록(1408)과 지연 블록(1409)에 제공되는 과정에서 진동으로 스위칭한다. 이진-가중 디지털 아날로그 미분기(1404)는 미스매치 세이핑을 제공한다.
도 15는 2 차수 디지털 아날로그 미분기들을 이용하는 델타-시그마 분수-N 신시사이저를 포함한 위상 동기 루프(1500)를 도시하는 블록도이다. L 차수 델타-시그마 분수-N 위상 동기 루프(1500)는, 위상 주파수 검출기(PFD)(102), 차지 펌프(104), 루프 필터(LPF)(106), 전압 제어 발진기(VCO)(108), 분수 분주기(%N)(312), L 차수 델타-시그마 변조기(730) 및 양자화기(1504)를 포함한다. 위상 주파수 검출기(102)는 수신된 기준 주파수 신호(122)와 분수 분주기(312)로부터의 분수 피드백 주파수 신호(1524)의 주파수와 위상의 차이에 대응하여 위상 주파수 신호(1520)를 생성한다. 차지 펌프(104)는 위상 주파수 신호(1512)와 양자화기(1504)로부터의 에러 양자화 신호(1523)에 대응하여 LPF(106)으로 부스트 전압 신호(1521)를 제공한다.
VCO(108)는 루프 필터(106)로부터의 필터링된 부스트 신호(1522)에 대응하여 출력 주파수 신호(1529)를 생성하고, 분수 분주기(312)에 신호(1529)를 제공한다. L 차수 델타-시그마 변조기(730)는 주파수 선택 신호(Fsel)에 대응하여 분수 분주기(312)로 델타-시그마 변조 신호를 그리고 양자화기(1504)로 양자화 에러 (e) 신호(932)를 제공한다. L 차수 델타-시그마 변조기(730)는 예를 들면, 3 차수 델타-시그마 변조기(530)(도 5) 또는 MASH-111 델타-시그마 변조기(1000)(도 10)일 수 있다.
양자화기(1504)는 양자화기(1510), 제1 전달 함수 회로(1512) 및 DAC와 미분기들 블록(1514)을 포함하며, DAC와 미분기들 블록(1514)은 제2 전달 함수 회로(1516)와 이진-가중 DAC(1518)를 포함한다. 양자화기(1510)는 양자화 에러 신호 (e)(932)로부터 에러 신호 e 2 를 생성한다. 제1 전달 함수 회로(1512)는 적분기 Z-1/(1-Z-1) 와 L-2 차수 미분기 (1-Z-1)L-2의 결합으로, 다음과 같은 전달 함수를 가진다.
z-1 (1 - z-1)L-3
3 차수 델타-시그마 변조기(L=3)에 대하여, 회로(1512)는 z-1 전달 함수를 가진다. 제2 전달 함수 회로(1116)는 다음과 같은 전달 함수를 가지며,
(1 - z-1)2
다음과 같은 출력을 제공한다.
e 2z-1(1 -z-1)L-1
제3 차수 델타-시그마 변조기(L=3)에 대하여, 출력은 e2z-1(1 - z-1)2이 된다.
도 16은 2 차수 디지털 아날로그 미분기(DAD)(1600)를 도시하는 블록도이다. 미분기(1600)가 하드웨어 구현으로 설명되지만, 미분기(1600)는 범용 또는 특정 프로세서에서 실행되는 소프트웨어 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 디지털 아날로그 미분기(1600)는 복수의 지연 블록들(1602-1, 1602-2, 1602-3), 복수의 단일-비트 디지털 아날로그 변환기들(DAC)(1604-a, 1604-b, 1604-a2, 1604-b2), 가산 회로(1606), 복수의 단위 전달 함수 블록(1608-1, 1608-2, 1608-3) 및 스위치(1610)를 포함한다. 디지털 아날로그 미분기(1200)에 대한 동일 알고리즘에 기반하여, 2 차수 DAD(1600)는 (l - z -1)2 함수를 실현하기 위해 2 단계 종속된(cascaded) 미분기 내로 4개의 DAC들(1604)를 내장함으로써 구성될 수 있다.
도 17은 2 차수 디지털 아날로그 미분기(1600)에서의 프로세싱을 도시하는 도면이다. 시퀀스 p(n)는 단위 버퍼(1608-3)와 지연 블록(1602-3)에 제공된 데이터이다. 시퀀스 p 1 (n)는 단일 블록(1608-3)의 출력이다. 시퀀스 p 2 (n+1)는 단일 블록(1602-3)의 출력이다. 화살표들은 상호 보완하는 각 DAC(1604)로의 입력 시퀀스들을 나타낸다. 상호 보완하는 시퀀스들 내의 인접 비트들은 사각형들로 도시되어 있다. 신호가 1단계 출력에서 하나 거른 클록 사이클마다 교환되므로, p 1 (n)과 p 2 (n) 클러스터들 각각의 데이터 콘텐츠는, 1차 DAD(1200)에 대해 상술한 것과 유사한 방식으로 상보 쌍들을 형성한다. 그 후, 2단계 미분기들(1604)의 출력들은 DAC(1604-a, 1604-b) 요소들 각각에 대하여는 p 1 (n)과 - p1 (n+1)가 되고, DAC(1604-a2, 1604-b2) 요소들 각각에 대하여는 p 2 (n)과 - p 2 (n+1)이 된다. 그들 간에, -p 1 (n+1)과 - p 2 (n+1)은 p 1 (n)과 p 2 (n) 각각에 대해 상호 보완적이지만, 지연 블록(1602)으로부터의 하나의 레지스터 지연을 가진다. 그러므로, 에러 e a (n)과 e b (n) 은 식 (1)과 (3)에서 가능한 4개의 클러스터 값들 중 2 개로, 즉, 다음과 같이 된다.
식 (2), (4) 및 (5)에 식 (6)을 적용함으로써, 2 차수 DAD(1600)의 레프트 하프에서의 출력 잡음은 다음과 같이 된다.
2개의 DAC 요소들(1604) 간의 미스매치가 동일하다면(예를 들어 a=b), 2 차수 세이핑 함수 (1-z-1)2 는 다음과 같이 형성될 수 있다.
이 결과는 2 차수 DAD(1600)의 DAC(1604)의 레프트 하프에만 의존한다. 2개의 DAC들(1604)이 언매칭되면, 용어들 a 및 b는 공통 모드 미스매치 u와 차동 모드 미스매치 v의 면에서 재작성된다.
그 후, 식 (7)은 다음과 같이 된다.
마찬가지로, 동일 표현이 DAC들(1604-a2, 1604-b2)을 구비한 2 차수 DAD(1600)의 라이트 하프에 대해 추론될 수 있으며, 여기서 u 2 와 v 2 는 각각 공통과 차동 모드 미스매치이다. 따라서 결합 출력 잡음 E a2 (z)와 E b2 (z)는 다음과 같이 얻어질 수 있다.
식들 (10)과 (11)에 의하면, 공통 모드 미스매치들 u와 u 2 는 2 차수 고역 통과 세이핑 (1-z-1)2 을 경험하게 되지만, 반면에 인접 미스매치들 v와 v 2 는 (1-z -1)에 의해 필터링될 수 있다. 인접 요소들 간의 차동 미스매치가 최소화되기만 하면(예를 들어 v, v 2 ≒0), 2 차수 미스매치 세이핑 함수는 실현될 수 있다.
그 결과, 종래의 멀티-비트 DAC의 전역 매칭은 인접한 DAC들(1604) 사이의 국부 매칭의 그것으로 완화될 수 있다. 이는 프로세스 미스매치를 최소화하기 위해 서로 얽힌 구조를 구비한 대칭적인 인접한 셀들을 라우팅함으로써, 쉽게 달성될 수 있다.
도 18은 델타-시그마 분수-N 변조기와 이진-가중 디지털 아날로그 미분기를 구비한 위상 동기 루프(1800)를 도시하는 블록도이다. 위상 동기 루프(1800)는, 위상 주파수 검출기(PFD)(102), 차지 펌프(104), 루프 필터(LPF)(106), 전압 제어 발진기(VCO)(108), 분수 분주기(%N)(312), L 차수 델타-시그마 변조기(730) 및 이진-가중 디지털 아날로그 미분기(1801)를 포함한다. 이진-가중 디지털 아날로그 미분기(1801)가 하드웨어 구현으로 설명되지만, 미분기(1600)는 범용 또는 특정 프로세서에서 실행되는 소프트웨어 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
위상 주파수 검출기(102)는 수신된 기준 주파수 신호(fref)와 분수 분주기(312)로부터의 분수 피드백 주파수 신호의 주파수와 위상의 차이에 대응하여 위상 주파수 신호를 생성한다. 차지 펌프(104)는 위상 주파수 신호와 이진-가중 디지털 아날로그 미분기(1801)로부터의 에러 양자화 신호들에 대응하여 LPF(106)으로 부스트 전압 신호를 제공한다. VCO(108)는 루프 필터(106)로부터의 필터링된 부스트 신호에 대응하여 출력 주파수 신호를 생성하고, 분수 분주기(312)로 그 신호를 제공한다. L 차수 델타-시그마 변조기(730)는 주파수 선택 신호(Fsel)에 대응하여 분수 분주기(312)로 델타-시그마 변조 신호를 그리고 이진-가중 디지털 아날로그 미분기(1801)로 양자화 에러 신호를 제공한다. L 차수 델타-시그마 변조기(730)는 예를 들면, 3 차수 델타-시그마 변조기(530)(도 5) 또는 MASH-111 델타-시그마 변조기(1000)(도 10)일 수 있다.
이진-가중 디지털 아날로그 미분기(1804)는 양자화기(1840), 전달 함수 블록(1842) 및 디지털 아날로그 미분기(1843)를 포함한다. 디지털 아날로그 미분기(1843)는 복수의 지연 블록들(1802-1 내지 1802-3), 복수의 단일-비트 디지털 아날로그 변환기들(DACs)(1804-1 내지 1804-4), 복수의 단위 전달 함수 블록들(1808-1 내지 1808-3) 및 스위치(1810)를 포함한다. 스위치(1810)는 DAD들(1200, 1600)에 대하여 상술한 것과 같은 유사한 방식으로, 전달 함수 블록(1842)으로부터의 출력을 단위 블록(1808-3) 및 지연 블록(1802-3)으로 제공하기 위해 진동으로 스위칭한다.
온도계-코드 DAC와 비교하여, 이진-가중 DAC(1804)는 더 작은 라우팅 면적에서 쉽게 구현할 수 있다. 하지만, 이진-가중 DAC(1804)에서의 이득 에러로 인한 큰 차동 비선형성은, 종종 고 DNL을 야기하여, 고 분해능 애플리케이션들에 적용되는 것을 방해한다. DAD(1800)를 대신 사용함으로써, 연관된 이득 에러는 차후에 이상 값으로부터의 공통 모드 미스매치로 취급될 수 있으며, 고역 통과 필터링 함수에 의해 형태화될 수 있다. DAD들의 각각으로부터 개별의 필터링 신호들의 선형 결합은 여전히 고역 통과 성질을 유지하고, 멀티-비트 이진-가중 DAD는 대역 내 잡음을 추가로 도입함 없이 구현될 수 있다. 규정된 동적 선택 메커니즘을 구비한 2 M+ 2 열-코드(thermal-coded) DAC를 이용하는 공지의 동적 요소 매칭 방법과 비교하여, M-비트 이진-가중 디지털 아날로그 미분기(1801)에 기반한 이 방법은 라우팅 면적과 회로 복잡성을 감소시킬 수 있다.
상술한 단위 전달 함수 블록은 상술한 디지털 아날로그 미분기들의 하드웨어 및/또는 소프트웨어 구현물로 구현될 수 있다.
상술한 설명에서, 다양한 방법들과 장치들, 그리고 특정 실시예들이 설명되었다. 하지만, 그것은 그 기술분야에 친숙한 사람에게 명백할 것이므로, 첨부된 청구범위의 경계에 의해 규정되는 본 발명의 기술 사상 및 범위를 벗어나지 않고 다양한 대체, 수정들 및 변경들이 가능할 수 있다.
Claims (14)
- 기준 주파수 신호와 분주된 주파수 신호에 대응하여 위상 검출 신호를 제공하는 위상 주파수 검출기;
상기 위상 검출 신호와 양자화 에러 신호에 대응하여 차지 펌프 신호를 제공하는 차지 펌프;
상기 차지 펌프 신호에 대응하여 필터링된 제어 신호를 제공하는 루프 필터;
상기 필터링된 제어 신호에 대응하여 출력 주파수 신호를 제공하기 위한 전압 제어 발진기;
상기 출력 주파수 신호와 분수 선택 신호(fraction selection signal)에 대응하여 상기 분주된 주파수 신호를 제공하는 분수 분주기;
분주 선택 신호(divide selection signal)에 대응하여 상기 분수 선택 신호와 에러 신호를 제공하는 델타-시그마 변조기; 및
상기 양자화 에러 신호를 생성하는 이진-가중 디지털 아날로그 변환기, 상기 이진-가중 디지털 아날로그 변환기에 공급되는 미분기 출력 신호를 생성하는 미분기; 상기 미분기에 공급되는 적분기 출력 신호를 생성하는 적분기; 및 상기 적분기에 공급되는 양자화기 출력 신호를 생성하는 양자화기를 포함하는 위상 동기 루프. - 제1항에 있어서,
상기 양자화 에러 신호는 상기 차지 펌프에서 반대 전류 펄스로서 인가되는 진폭 또는 위상 변조로부터 얻어진 에러 신호인, 위상 동기 루프. - 제1항에 있어서,
상기 델타-시그마 변조기는 L 차수 MASH 델타-시그마 변조기이고,
상기 양자화기는 상기 에러 신호를 양자화하고, 그리고 상기 양자화 에러 신호에 상기 적분기 및 상기 미분기에 의한 인자 (l-z-1)L-1를 곱하는 것을 특징으로 하는 위상 동기 루프. - 제1항에 있어서,
상기 델타-시그마 변조기는 MASH-111 델타-시그마 변조기인 것을 특징으로 하는 위상 동기 루프. - 제1항에 있어서,
상기 델타-시그마 변조기는 L 차수 델타-시그마 변조기인 것을 특징으로 하는 위상 동기 루프. - 제5항에 있어서,
상기 적분기는 전달 함수 e2z-1(l-z-1)-1를 가지며, 여기서, e2는 상기 양자화기 출력 신호인, 위상 동기 루프. - 제5항에 있어서,
상기 미분기는 전달 함수 (l-z-1)L를 가지며, 여기서, L는 상기 델타-시그마 변조기의 차수인, 위상 동기 루프. - 제1항에 있어서,
상기 이진-가중 디지털 아날로그 변환기는 고정된 펄스 폭의 진폭 변조를 제공하는, 위상 동기 루프. - 제1항에 있어서,
상기 차지 펌프는 고정된 진폭의 펄스 폭 변조를 제공하는, 위상 동기 루프. - 기준 주파수 신호와 분주된 주파수 신호에 대응하여 위상 주파수 검출기에서 위상 검출 신호를 제공하는 것;
상기 위상 검출 신호와 양자화 에러 신호에 대응하여 차지 펌프에서 차지 펌프 신호를 제공하는 것;
상기 차지 펌프 신호에 대응하여 루프 필터에서 필터링된 제어 신호를 제공하는 것;
상기 필터링된 제어 신호에 대응하여 전압 제어 발진기에서 출력 주파수 신호를 제공하는 것;
상기 출력 주파수 신호와 분수 선택 신호에 대응하여 분수 분주기에서 분주된 주파수 신호를 제공하는 것;
분주 선택 신호에 대응하여 델타-시그마 변조기에서 상기 분수 선택 신호와 에러 신호를 제공하는 것; 및
양자화기에서 양자화기 출력 신호를 생성하는 것을 포함하고,
적분기가 상기 양자화기 출력 신호를 수신하여 적분기 출력 신호를 생성하는 단계;
미분기에서 상기 적분기 출력 신호를 수신하여 미분기 출력 신호를 생성하는 단계;
이진-가중 디지털 아날로그 변환기에서 상기 미분기 출력 신호를 수신하여 상기 양자화 에러 신호를 생성하는 단계를 특징으로 하는 위상 동기 루프 동작 방법. - 제10항에 있어서,
상기 적분기는 전달 함수 z-1(l-z-1)-1를 가지는, 위상 동기 루프 동작 방법. - 제10항에 있어서,
상기 미분기는 전달 함수 (l-z-1)L를 가지며, 여기서, L는 상기 델타-시그마 변조기의 차수인, 위상 동기 루프 동작 방법. - 제10항에 있어서,
상기 양자화 에러 신호는 고정된 펄스 폭의 진폭 변조를 포함하는, 위상 동기 루프 동작 방법. - 제10항에 있어서,
상기 양자화 에러 신호는 상기 차지 펌프에서 반대 전류 펄스로서 인가되는 진폭 또는 위상 변조로부터 얻어진 에러 신호인, 위상 동기 루프 동작 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/831,208 US8193845B2 (en) | 2010-07-06 | 2010-07-06 | Binary-weighted delta-sigma fractional-N frequency synthesizer with digital-to-analog differentiators canceling quantization noise |
| US12/831,208 | 2010-07-06 | ||
| PCT/US2011/043034 WO2012006323A1 (en) | 2010-07-06 | 2011-07-06 | Delta- sigma fractional - n frequency synthesizer with binary-weighted digital -to -analog differentiators for canceling quantization noise |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130125351A KR20130125351A (ko) | 2013-11-18 |
| KR101786885B1 true KR101786885B1 (ko) | 2017-10-18 |
Family
ID=44509610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137002851A KR101786885B1 (ko) | 2010-07-06 | 2011-07-06 | 양자화 잡음을 제거하는 이진-가중 디지털 아날로그 미분기들을 구비한 델타-시그마 분수-n 주파수 신시사이저 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8193845B2 (ko) |
| EP (1) | EP2591554A1 (ko) |
| KR (1) | KR101786885B1 (ko) |
| CN (1) | CN103081362B (ko) |
| TW (1) | TWI526000B (ko) |
| WO (1) | WO2012006323A1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8536916B1 (en) * | 2011-09-12 | 2013-09-17 | Entropic Communications, Inc. | Digitally controlled oscillator with thermometer sigma delta encoded frequency control word |
| EP2806563A1 (en) * | 2013-05-22 | 2014-11-26 | Asahi Kasei Microdevices Corporation | Phase lock detection in fractional-Q digital PLL |
| SG11201509796WA (en) * | 2013-05-31 | 2015-12-30 | Univ Michigan | Automatically placed-and-routed adpll with pwm-based dco resolution ehhancement |
| US9231606B2 (en) * | 2013-08-20 | 2016-01-05 | Skyworks Solutions, Inc. | Dither-less error feedback fractional-N frequency synthesizer systems and methods |
| WO2015038166A1 (en) * | 2013-09-16 | 2015-03-19 | Entropic Communications, Inc. | Digitally controlled oscillator |
| US20150091523A1 (en) * | 2013-10-02 | 2015-04-02 | Mediatek Singapore Pte. Ltd. | Wireless charger system that has variable power / adaptive load modulation |
| KR101601785B1 (ko) * | 2014-05-15 | 2016-03-11 | 한국과학기술원 | 시간 디지털 변환기 및 그를 이용한 변환 방법 |
| CN104124966B (zh) * | 2014-07-21 | 2017-07-14 | 中国电子科技集团公司第四十一研究所 | 一种产生线性调频信号的直接频率合成方法 |
| US9484950B1 (en) | 2014-10-27 | 2016-11-01 | Arrowhead Center, Inc. | Hardware efficient digital signal processing for on-the-fly delta sigma bit stream linear operator and compressor circuits |
| FR3036187B1 (fr) * | 2015-05-12 | 2019-09-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de correction d’une image de fluorescence |
| US9929742B2 (en) * | 2016-08-17 | 2018-03-27 | Mediatek Inc. | Feed-forward operational amplifier noise cancellation technique and associated filter and delta-sigma modulator |
| CN107248862A (zh) * | 2017-06-09 | 2017-10-13 | 芯海科技（深圳）股份有限公司 | 一种小数分频降低频率抖动电路及方法 |
| JP6818665B2 (ja) * | 2017-09-14 | 2021-01-20 | 株式会社東芝 | Ｄａ変換器及びａｄｐｌｌ回路 |
| US9985646B1 (en) | 2017-10-18 | 2018-05-29 | Schweitzer Engineering Laboratories, Inc. | Analog-to-digital converter verification using quantization noise properties |
| US10033400B1 (en) | 2017-10-18 | 2018-07-24 | Schweitzer Engineering Laboratories, Inc. | Analog-to-digital converter verification using quantization noise properties |
| CN111181566B (zh) * | 2018-11-09 | 2023-04-07 | 瑞昱半导体股份有限公司 | 三角积分调制器及相关的信号处理方法 |
| US10707881B1 (en) * | 2019-06-13 | 2020-07-07 | Globalfoundries Inc. | Adaptive noise cancellation |
| US10998911B1 (en) | 2019-12-30 | 2021-05-04 | Nxp Usa, Inc. | Fractional N PLL with sigma-delta noise cancellation |
| CN112953515B (zh) * | 2021-01-26 | 2024-05-10 | 北京金迈捷科技有限公司 | 一种分数锁相环 |
| CN113359413B (zh) * | 2021-05-26 | 2022-05-10 | 广东电网有限责任公司 | 一种实际微分器的参数调节系统及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100039182A1 (en) * | 2008-01-10 | 2010-02-18 | The Regents Of The University Of California | Adaptive noise cancellation for fractional-n phase locked loop |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2026268B (en) | 1978-07-22 | 1982-07-28 | Racal Communcations Equipment | Frequency synthesizers |
| US5093632A (en) | 1990-08-31 | 1992-03-03 | Motorola, Inc. | Latched accumulator fractional n synthesis with residual error reduction |
| US5834987A (en) | 1997-07-30 | 1998-11-10 | Ercisson Inc. | Frequency synthesizer systems and methods for three-point modulation with a DC response |
| JP3923150B2 (ja) | 1997-10-16 | 2007-05-30 | 日本テキサス・インスツルメンツ株式会社 | 周波数シンセサイザ |
| US6348884B1 (en) | 1999-01-06 | 2002-02-19 | Jesper Steensgaard-Madsen | Idle-tone-free mismatch-shaping encoders |
| DE60215806T2 (de) * | 2001-06-15 | 2007-09-06 | Analog Devices Inc., Norwood | Interpolator mit variablem modul und variabler frequenzsynthesizer mit dem interpolator mit variablem modul |
| US6697004B1 (en) | 2001-10-01 | 2004-02-24 | Silicon Wave, Inc. | Partial mismatch-shaping digital-to-analog converter |
| US6737999B2 (en) | 2002-09-03 | 2004-05-18 | Analog Devices, Inc. | Mismatch-shaping for a quadrature digital-to-analog converter |
| DE60302543D1 (de) * | 2003-03-14 | 2006-01-05 | St Microelectronics Srl | Fraktional-Phasenregelschleife |
| EP1458100B1 (en) * | 2003-03-14 | 2006-01-11 | STMicroelectronics S.r.l. | Phase-error compensation in a fractional-N PLL frequency synthesizer |
| DE10320501A1 (de) * | 2003-05-08 | 2004-11-25 | Continental Aktiengesellschaft | Radführendes Vorderachs-Federbein |
| US7068110B2 (en) | 2004-06-28 | 2006-06-27 | Silicon Laboratories Inc. | Phase error cancellation |
| US7271666B1 (en) * | 2005-09-22 | 2007-09-18 | Cirrus Logic, Inc. | Method and apparatus for canceling jitter in a fractional-N phase-lock loop (PLL) |
| US7999623B2 (en) * | 2005-12-05 | 2011-08-16 | Realtek Semiconductor Corp. | Digital fractional-N phase lock loop and method thereof |
| US7365607B2 (en) * | 2006-08-10 | 2008-04-29 | Newport Media, Inc. | Low-power, low-jitter, fractional-N all-digital phase-locked loop (PLL) |
| US7986250B2 (en) * | 2008-10-15 | 2011-07-26 | The Regents Of The University Of California | Nonlinearity robust successive requantizer |
| US8604840B2 (en) * | 2009-06-25 | 2013-12-10 | Qualcomm Incorporated | Frequency synthesizer noise reduction |
-
2010
- 2010-07-06 US US12/831,208 patent/US8193845B2/en not_active Expired - Fee Related
-
2011
- 2011-07-05 TW TW100123722A patent/TWI526000B/zh not_active IP Right Cessation
- 2011-07-06 CN CN201180033310.8A patent/CN103081362B/zh not_active Expired - Fee Related
- 2011-07-06 KR KR1020137002851A patent/KR101786885B1/ko active IP Right Grant
- 2011-07-06 EP EP11748500.3A patent/EP2591554A1/en not_active Withdrawn
- 2011-07-06 WO PCT/US2011/043034 patent/WO2012006323A1/en active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100039182A1 (en) * | 2008-01-10 | 2010-02-18 | The Regents Of The University Of California | Adaptive noise cancellation for fractional-n phase locked loop |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2591554A1 (en) | 2013-05-15 |
| TWI526000B (zh) | 2016-03-11 |
| CN103081362B (zh) | 2016-02-03 |
| CN103081362A (zh) | 2013-05-01 |
| TW201214979A (en) | 2012-04-01 |
| US8193845B2 (en) | 2012-06-05 |
| KR20130125351A (ko) | 2013-11-18 |
| WO2012006323A1 (en) | 2012-01-12 |
| US20120007643A1 (en) | 2012-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101786885B1 (ko) | 양자화 잡음을 제거하는 이진-가중 디지털 아날로그 미분기들을 구비한 델타-시그마 분수-n 주파수 신시사이저 | |
| CN108667458B (zh) | 能够消除来自σ-δ调制器的量化噪声的分数n数字pll | |
| US7834706B2 (en) | Phase error cancellation | |
| US5038117A (en) | Multiple-modulator fractional-N divider | |
| US8008955B2 (en) | Semiconductor device | |
| US7271666B1 (en) | Method and apparatus for canceling jitter in a fractional-N phase-lock loop (PLL) | |
| WO2017160947A1 (en) | Fractional-n phase lock loop apparatus and method using multielement fractional dividers | |
| US7605665B2 (en) | Fractional-N phase locked loop | |
| US9246499B2 (en) | Digital phase lock loop circuit including finite impulse response filtering to reduce aliasing of quantization noise | |
| CN108028659B (zh) | 混合式频率合成器及方法 | |
| JP4275502B2 (ja) | フラクショナルｎ周波数シンセサイザ及びフラクショナルｎ周波数シンセサイズ方法 | |
| JP3611589B2 (ja) | フラクショナルｎ分周器 | |
| US7327820B2 (en) | Method and apparatus for reducing quantization noise in fractional-N frequency synthesizers | |
| KR100801034B1 (ko) | 지연된 클럭 신호들을 이용하여 시그마-델타 변조시노이즈을 줄이는 방법과 이를 이용한 프랙셔널 분주 방식의위상고정루프 | |
| WO2003084069A2 (en) | Circuit and method for phase error cancellation in frequency diverses | |
| JP2981922B2 (ja) | 周波数シンセサイザ | |
| JP2001237709A (ja) | 周波数シンセサイザ装置、通信装置、周波数変調装置及び周波数変調方法 | |
| WO2005096502A1 (en) | Multiple stage delta sigma modulators | |
| GB2451475A (en) | Frequency locked loop with word length reduction in the forward path | |
| CA2370254A1 (en) | Improvements relating to frequency synthesisers | |
| Basetas et al. | Single-bit-output all-digital frequency synthesis using multi-step look-ahead bandpass Σ-Δ modulator-like quantization processing | |
| Basetas et al. | Frequency synthesis using low-pass single-bit multi-step look-ahead sigma-delta modulators in quadrature upconversion scheme | |
| IE20070709A1 (en) | A sigma-delta modulator | |
| Reddy | Noise shaping with sigma delta modulators in fractional-N synthesizers | |
| KR100638894B1 (ko) | Σ△ 변조를 이용한 프로그램가능 주파수 분주기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |