JPH06284007A - 歪みが最小であるディジタル・アナログ変換器の装置と方法 - Google Patents

Abstract

(57)【要約】 【目的】 できるだけ小さな歪みを有し、かつ、工程と
動作条件の広い範囲の変動に対して最適の特性を有す
る、ディジタル・アナログ変換器のための装置と方法を
提供する。 【構成】 複数個のディジタル・アナログ変換器セル
が、ディジタル入力信号に基づきアナログ出力信号を発
生する。これらのセルはスイッチング閾値により特徴づ
けられる。エラ−信号回路は、第１可変遅延レジスタを
制御するための制御電圧信号を発生する。第１可変遅延
レジスタによりラッチされた信号は、立上がり端部およ
び降下端部により特徴づけられる。立上がり端部および
降下端部がスイッチング閾値を事実上同時に横切るよう
に、第１可変遅延レジスタが制御電圧信号により制御さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全体的にいえば、電子
回路に関する。さらに詳細にいえば、本発明は、歪みが
最小であるディジタル・アナログ変換器のための装置と
変換方法に関する。

【０００２】

【従来の技術およびその問題点】ディジタル・アナログ
変換器（「ＤＡＣ」）において、種々のビットのディジ
タル信号に対応する、加重された電流を加算することに
より、アナログ出力が発生される。このアナログ出力の
歪みの主要な原因は、これらのビット電流のオンおよび
オフのスイッチング時刻における非対称性、すなわち、
スキュである。例えば、いくつかのビット電流を同時に
オンにし、および、その他をオフにしようとする時、ア
ナログ出力にグリッチが生ずることがある。もしこれら
のビット電流が瞬間的にオンであるならば、それらの最
終状態が達成される前に、期待される出力電流よりも大
きなグリッチが生じ、または、オフであるならば、期待
される出力電流よりも小さなグリッチが生ずる。典型的
なＤＡＣアーキテクチャでは、グリッチ歪みは中間スケ
ールで最悪である。それは、最大の反対電流がスイッチ
されるからである。

【０００３】ビット電流のスイッチング時間の非対称性
もまた、パルス幅の歪みの原因となる。例えば、方形波
出力を生ずるように設計されたＤＡＣ入力は、実際、５
０％でないデューティ・サイクルを有する出力を生ずる
であろう。すぐに分かるわけではないが、この歪みの性
能に対する制限は、グリッチ歪みと同程度に重要であ
る。グリッチ歪みとパルス幅の歪みとの両方の効果は、
変換周波数が増加すると、増大する。それは、歪んだ時
間間隔が一定であるからであり、そして、これはクロッ
ク周期のさらに大きなパーセントになる。

【０００４】応用によっては、グリッチ歪みとパルス幅
の歪みとの両方が、ＤＡＣの性能を深刻に劣化させるこ
とがある。例えば、直接ディジタル合成装置では、正弦
波の再構成のために、ディジタル・アナログ変換器が用
いられる。これらの装置では、出力正弦波のスペクトル
の純粋性は、最も重要な要因であることが多い。そし
て、ＤＡＣ特性は、しばしば、制限因子である。グリッ
チ歪みとパルス幅の歪みとの両方が、目標とする正弦波
の高調波を生ずる。低クロック周波数の場合、歪んだ間
隔は周期の小さなパーセントであり、ＤＣ非線形性のよ
うな他の効果が支配的であろう。けれども、高い周波数
の場合、スキュ歪みが支配的になる場合があり、そし
て、スキュ歪みが、変換周波数の４分の１よりも大きい
出力周波数に対して、混ざる。それは、偽の第２高調波
の周波数が出力周波数に非常に近くなることができるか
らであり、したがって、フィルタ作用で除去することは
不可能でないにしても困難になる。

【０００５】これらの欠点を最小にするための従来の技
術は、重要な欠点を有する。このような技術には、重要
な経路遅延の注意深い整合や、スイッチング閾値の調
整、または、これらの方式の組み合わせた技術が含まれ
る。また別の技術は、３個または４個の最上位のビット
のおのおのに関して、小さなオン・チップ・コンデンサ
を用いることである。けれども、この技術は、工程の変
化や、（電源の変化、電圧の動揺効果、および、温度効
果のような）動作状態の変化に依存する。動作状態が変
化した場合、調整を繰り返し行うことが必要であること
が多く、そして、特性が予測できないことになる。

【０００６】したがって、広い範囲の工程の変化および
動作条件の変化にわたって最適の特性が得られる、でき
るだけ小さな歪みを有するディジタル・アナログ変換器
に対する方法と装置が要請されている。

【０００７】

【問題点を解決するための手段】本発明により、できる
だけ小さな歪みを有するディジタル・アナログ変換器に
対する、方法と装置が得られる。この方法と装置によ
り、従来のディジタル・アナログ変換器技術に付随した
欠点および問題点が、事実上なくなる、または、大幅に
小さくなる。

【０００８】具体的に、ディジタル・アナログ変換器、
および、ディジタル・アナログ変換の方法が得られる。
この装置と方法では、複数個のディジタル・アナログ変
換器セルが、ディジタル入力信号に基づいて、アナログ
出力信号を発生する。これらのセルは、スイッチング閾
値により特徴づけられる。制御電圧信号がエラー信号回
路により発生され、そして、第１可変遅延レジスタに入
力される。第１可変遅延レジスタは、ディジタル入力信
号をラッチする。このラッチされたディジタル入力信号
は、立上がり端部および降下端部により特徴づけられ
る。第１可変遅延レジスタは、立上がり端部および降下
端部がスイッチング閾値を事実上同時に横切るように、
制御電圧信号により制御される。

【０００９】１つの特定の実施例では、エラー信号回路
は、制御ディジタル信号に基づいてアナログ制御信号を
発生するために、複数個の制御ディジタル・アナログ変
換器セルを有する。これらの制御セルは、スイッチング
閾値により特徴づけられる。差動増幅器は、アナログ制
御信号と基準信号との間の差に基づいて、制御電圧信号
を発生する。第２可変遅延レジスタは、制御ディジタル
信号をラッチし、および、立上がり端部および降下端部
により特徴づけられる。第２可変遅延レジスタは、立上
がり端部および降下端部がスイッチング閾値を事実上同
時に横切るように、制御電圧信号により制御される。

【００１０】さらに、正弦波を発生するために、直接デ
ィジタル合成装置が得られる。直接ディジタル合成装置
は、発生されるべき正弦波の周波数を決定するためのプ
ロッセサと、変換周波数クロック信号を発生するための
変換クロックと、プロッセサに接続された正弦波ルック
・アップ・テーブル・メモリとを有する。正弦波ルック
・アップ・テーブルは、正弦波の再構成のためのデータ
を有する。このデータは、プロセッサの制御の下で、前
記のように、ディジタル・アナログ変換器に出力され
る。

【００１１】本発明の１つの重要な技術上の利点は、変
換器セルへの信号入力の立上がり端部および降下端部が
スイッチング閾値を事実上同時に横切ることが確実に得
られることにより、スキュ誘起歪みが最小にされる。本
発明の別の重要な技術上の利点は、本発明によるディジ
タル・アナログ変換器と直接ディジタル合成装置とによ
り、高いスペクトル純粋度の正弦波を得ることができる
ことである。

【００１２】

【実施例】本発明およびその利点をさらに完全に理解す
るために、添付図面を参照して、下記において本発明を
詳細に説明する。

【００１３】本発明の好ましい実施例およびその利点
は、図１〜図７を参照することにより、最もよく理解す
ることができる。添付図面のすべてにおいて、同等な部
品および対応する部品には、同等な番号が付される。

【００１４】図１は、本発明による歪みの非常に小さな
ディジタル・アナログ変換器（「ＤＡＣ」）１０の、１
つの特定の実施例のブロック線図である。ディジタル入
力信号が、可変遅延レジスタ（「ＶＤＲ」）１２に入力
される。説明の便宜上、ディジタル入力信号が１０個の
２進ビットである場合が説明される。さらに多数個のビ
ットまたはさらに少数個のビットを有する２進入力の場
合に、本発明を用いることができることが分かるであろ
う。６個の最下位ビットが、ＶＤＲ１２に直接に入力さ
れる。４個の最上位ビットが、デコーダ１４を通して、
ＶＤＲ１２に入力される。デコーダ１４は、さらに大き
な解像度に対し、４個の最上位ビットが１５個のビット
に変換される。デコーダ１４は１つの特定の実施例を説
明するために備えられたものであって、本発明の範囲内
において、それを全く省略することができる、または、
さらに多数個のビットまたはさらに少数個のビットを出
力するような他のデコーダにすることができる、また
は、さらに多数個のビットまたはさらに少数個のビット
を受け取る他のデコーダにすることができる、ことが分
かるはずである。

【００１５】ＶＤＲ１２は、変換クロック１５から、変
換クロック信号を受け取る。この実施例では、変換クロ
ック信号の降下遷移により、入力の変化に関係なく、変
換クロック信号の次の降下遷移まで、ディジタル・クロ
ック信号の現在の状態が、安定に保持されているＶＤＲ
１２の出力に転送される。ＶＤＲ１２の出力は、ディジ
タル・アナログ変換器（ＤＡＣ）セル１６に接続され
る。ＶＤＲ１２からの出力の立上がり端部または降下端
部がスイッチング閾値を横切る時、ＤＡＣセル１６は、
電流をオンまたはオフにスイッチする。１つの特定の実
施例の場合、ＤＡＣセル１６は、ＤＡＣセル１８および
ＤＡＣセル２０を有する。ＶＤＲ１２からの６個の最下
位ビットが、６ビット Ｒ／２Ｒ ＤＡＣセル１８に入
力される。ＶＤＲ１２からの４個の最上位ビットの１５
ビット表示が、４ビット・ユニタリＤＡＣセル２０に入
力される。ディジタル・アナログ変換器セル１６の出力
は、アナログ出力信号である。

【００１６】ＶＤＲ１２にまた、制御電圧信号が入力さ
れる。この制御電圧信号は、エラー信号回路により発生
される。エラー信号回路は２２で全体的に示されてい
る。この制御電圧信号は、スキュ誘起歪みを最小にする
ために用いられる。エラー信号回路２２は、変換クロッ
ク１５から、クロック入力を受け取る。エラー信号回路
２２へのクロック入力は、変換クロック１５により発生
された信号と異なることができる。例えば、このクロッ
クは局部的に発生することができる、または、外部から
供給することができる。周波数はそれ程重要ではない
が、予想される最高のクロック周波数の領域内になけれ
ばならない。このクロックは、除算器２４に入力され
る。この除算器は、１つの特定の実施例では、２クロッ
クによる除算である。除算器２４の出力は、ＶＤＲ２６
に対する制御ディジタル信号入力である。変換クロック
１５からの出力はまた、ＶＤＲ２６のクロック入力に直
接に入力される。

【００１７】ＶＤＲ２６の出力は、制御ＤＡＣセル２８
に入力される。ＶＤＲ２６の出力は、ラッチされた制御
ディジタル信号である。これらの制御ＤＡＣセル２８
は、ＶＤＲ２６の出力の立上がり端部または降下端部が
スイッチング閾値を横切る時、電流をオンまたはオフに
スイッチする。制御ＤＡＣセル２８の出力は、低域フィ
ルタ３０に入力される。低域フィルタ３０の出力は、差
動増幅器３２に入力される。差動増幅器３２のもう一方
の入力は、基準ＤＡＣセル３４から、基準信号を受け取
る。基準ＤＡＣセルは、特定の状態に常に保持されたデ
ィジタル・アナログ変換器セルである。図１に示されて
いるように、「高レベル」信号が基準ＤＡＣセル３４に
入力される。差動増幅器３２の出力はエラー信号であっ
て、このエラー信号が、ＶＤＲ１２とＶＤＲ２６との両
方にフィードバックされる。このエラー信号は、制御電
圧信号と呼ばれる。

【００１８】ＶＤＲ１２およびＶＤＲ２６は、データ・
ラッチとして動作する。この特定の実施例では、これら
のＶＤＲに入力するデータは、変換クロック１５からの
変換クロック信号の降下遷移の際、出力に転送される。
ＶＤＲ１２およびＶＤＲ２６の出力のデータは、次の活
性クロック端部まで、変動する入力信号に関係なく、安
定に保持される。これらのＶＤＲの出力の立上がり遷移
または降下遷移のいずれの遅延も、制御電圧信号により
制御される。この制御電圧信号は、スキュ誘起歪みに比
例するエラー信号である。

【００１９】エラー信号回路２２の動作は、図２および
図３ａ〜図３ｂを参照すれば、最もよく理解することが
できる。図２に示されているように、ＶＤＲ２６の１つ
の特定の実施例は、２個のラッチであるＤフリップ・フ
ロップ３６および３８を有する。さらに、制御ＤＡＣセ
ル２８は、２個の等しい重みのディジタル・アナログ変
換器セル４０および４２を有する。セル４０の入力は、
フリップ・フロップ３６のＱ出力から得られる。セル４
２の制御入力は、フリップ・フロップ３８のＱ出力から
得られる。ＤＡＣセル４０および４２からの出力は加算
され、それにより、アナログ制御信号Ｖ₀ が得られる。

【００２０】１つの特定の実施例では２クロックによる
除算器である除算器２４は、制御ディジタル信号を発生
する。例示された実施例では、制御ディジタル信号は、
除算器２４のＱ出力および

【外１】 における相補的な（位相が反対の）交代する１／０パタ
ーンである。このパターンがＶＤＲ２６に入力される。
したがって、ＶＤＲ２６のフリップ・フロップ３６およ
び３８のおのおのは、相互に位相が反対である、１／０
パターンを受け取る。この制御ディジタル信号は、本発
明の範囲内において、他の方法で発生することもできる
ことを断っておく。

【００２１】図３ａは、フリップ・フロップ３６のＱ出
力（Ｄ０１）およびフリップ・フロップ３８のＱ出力
（Ｄ０２）でのこのパターンから生ずる波形と、Ｖ₀ と
を示す。図を見ると分かるように、Ｄ０１およびＤ０２
に付随するスキューのために、出力信号Ｖ₀ の中にパル
ス列が存在する。図３ａに示されているように、Ｄ０１
信号は、Ｄ０２がＤＡＣスイッチング閾値以上に立上が
る前に、ＤＡＣスイッチング閾値以下に降下する。同様
に、Ｄ０２は、Ｄ０１がＤＡＣスイッチング閾値以上に
立上がる前に、ＤＡＣスイッチング閾値以下に降下す
る。本発明は、図３ａに示されているように、降下遷移
の前に、立上がり遷移が閾値を横切る場合を包含してい
ることを、理解すべきである。この場合には、Ｄ０１お
よびＤ０２は、他の信号が閾値以下に降下する前に、ス
イッチング閾値以上に立上がる。したがって、両方のＤ
ＡＣセルは、１つのセルだけがオフまたはオンであるべ
きである時に、オフまたはオンである。

【００２２】図３ｂは、Ｄ０１およびＤ０２のスキュ
が、Ｄ０１信号およびＤ０２信号の立上がり端部および
降下端部の両方に対し、ＤＡＣスイッチング閾値が同時
に横切られるようになっている、理想的な場合を示す。
Ｄ０１とＤ０２の位相が反対であるために、Ｖ₀ は、Ｄ
ＡＣセル４０または４２のいずれかがオンである時、Ｄ
ＡＣセル４０または４２のいずれかによる電圧出力に等
しくなければならない。図３ｂに示されているように、
立上がり時間および降下時間は、理想的な整合を得るた
めに、等しくなってはならない。

【００２３】図３ａのＶ₀ 信号に対し、２０ピコファラ
ドのコンデンサを有する低域フィルタによってフィルタ
作用を行うことにより、パルスは平均化され、それによ
り、平均電圧信号Ｖ_AVG が生ずる。この平均電圧信号は
差動増幅器３２に入力され、そして、基準ＤＡＣセル３
４の出力と比較される。基準ＤＡＣセル３４は、制御Ｄ
ＡＣセル４０または４２のいずれかがオンである時、制
御ＤＡＣセル４０または４２のいずれかによる電圧出力
に等しい電圧信号Ｖ_REF を出力する。したがって、Ｖ
_AVG とＶ_REF との間にもし不一致があれば、それは増幅
され、そして、制御電圧信号としてＶＤＲ１２およびＶ
ＤＲ２６にフィードバックされるであろう。

【００２４】この制御電圧信号は、ＶＤＲ１２およびＶ
ＤＲ２６による信号出力を変えるのに用いられ、それに
より、これらのＶＤＲの出力でのデータの立上がり端部
および降下端部が、事実上同時に、スイッチング閾値を
横切るようにされる。事実上同時にスイッチング閾値を
横切るということは、活性クロック端部に関して事実上
同時であることを意味すると理解すべきである。ある遷
移が起こっている期間中、同じ方向ににのみ変化するビ
ットに対応した、立上がり端部または降下端部のみが存
在するであろう。このような場合、本発明はまた、立上
がり端部および降下端部の全部が、スイッチング閾値を
事実上同時に横切るように動作する。

【００２５】エラー信号回路２２の動作は、１つの特定
の実施例について既に説明した。したがって、ＶＤＲ２
６は２個のＤフリップ・フロップを有し、および、制御
ＤＡＣセル２８は２個のＤＡＣセルを有するとして説明
され、および、基準ＤＡＣセルは信号セルに関連して説
明された。さらに多数個のフリップ・フロップまたはさ
らに少数個のフリップ・フロップ、または、他のラッ
チ、または、さらに多数個のディジタル・アナログ変換
器セルまたはさらに少数個のディジタル・アナログ変換
器セルをまた、本発明の範囲内において用いることがで
きる。さらに、低域フィルタ（ＬＰＦ）３０は、図１で
は差動増幅器３２の前に配置されているが、差動増幅器
３２の後に配置することもできる。

【００２６】図２に示された２個のフリップ・フロップ
３６および３８のＱ出力とは対照的に、１つのフリップ
・フロップＱ出力および

【外２】 を用いて、位相が反対の２個のＤ０１出力およびＤ０２
出力を制御ＤＡＣセル２８に送ることができることが分
かるはずである。けれども、制御ＤＡＣセルのおのおの
に１個のフリップ・フロップを割り当てて、２個のフリ
ップ・フロップを用いることは、ＶＤＲ１２およびＤＡ
Ｃセル１６に含まれる回路をさらに精密に鏡映（ｍｉｒ
ｒｏｒ）にするために好ましいことである。

【００２７】図２はまた、点線で表された１つの実施例
を示す。この場合には、同じ信号がフリップ・フロップ
３６および３８の両方に入力され、したがって、ＤＡＣ
セル４０および４２を制御する入力は同じ位相である。
この制御技術は、スキュ誘起歪みが制御ＤＡＣセル２８
の出力に、５０％でないデューティ・サイクルに導くと
いう事実を利用する。このことは、図４に示されてい
る。図４示されているように、図２のフリップ・フロッ
プ３６および３８からのＱ出力は、ほぼ等しい。これら
の出力が閾値以上である時間間隔は、閾値以下である時
間間隔と異なるので、Ｖ₀ は５０％デューティ・サイク
ルの方形波ではないであろう。この方形波は、制御ＤＡ
Ｃセル２８をオフおよびオンに交互にスイッチングする
ことにより得られるから、この方形波の平均値は、全時
間がオンである１個のセルから得られる出力に等しいは
ずである。この基準値が、基準ＤＡＣセル３４により出
力される。制御ＤＡＣセル２８からの出力電圧は、低域
フィルタ３０によりフィルタ作用を受けるから、Ｖ_REF
とＶ₀ との間に不一致があれば、その不一致が差動増幅
器３２により増幅され、そして、ＶＤＲ１２および２６
にフィードバックされるであろう。

【００２８】いずれの実施例においても、ＶＤＲ２６、
制御ＤＡＣセル２８、および、基準ＤＡＣセル３４は、
ＶＤＲ１２およびＤＡＣセル１６と同じ集積回路の中に
作成されるから、エラー信号回路２２の中の伝搬遅延
と、立上がり時間および降下時間は、実際のディジタル
・アナログ変換器回路のものとほぼ同じであろう。した
がって、エラー信号回路２２により発生される制御信号
は、（電源の変更、または、温度の変化のような）工程
の変更、または、操作の変更に関係なく、ディジタル・
アナログ回路の歪みを最小にするであろう。

【００２９】図５ａは、複数個のラッチの中の１つのラ
ッチの、１つの特定の実施例を示す。これらのラッチ
は、この実施例では、ＶＤＲ１２またはＶＤＲ２６の中
のＤフリップ・フロップである。このラッチは、４４で
全体的に示されている。図５ｂは、ヒ化ガリウムのエミ
ッタ・アース・ヘテロ接合の集積化された注入形論理装
置（ＨＩ² Ｌ）を用いた回路の図面である。この回路
は、図５ａに用いられたゲート記号に対応したラッチに
対し、特に適合している。図１で説明された特定の実施
例において、ＶＤＲ１２は２１個のフリップ・フロップ
を有し、そして、ＶＤＲ２６は図５ａに示されているよ
うなフリップ・フロップを（ＤＡＣセルのおのおのに対
し１個ずつ）２個有する。データは、反転器４６を通し
て、フリップ・フロップ４４に入力される。クロック信
号は、論理ゲート４８に入力される。反転器４６の出力
は、論理ゲート５０の入力に、入力される。論理ゲート
４８の１つの出力は、論理ゲート５２の入力に、入力さ
れる。論理ゲート５０の１つの出力はまた、論理ゲート
５２の入力に接続される。論理ゲート５２の１つの出力
はまた、論理ゲート５０の入力に接続される。論理ゲー
ト４８の第２出力はまた、論理ゲート５４の入力に接続
される。論理ゲート５４の出力は、論理ゲート５６の入
力に接続される。論理ゲート５０の第２出力はまた、論
理ゲート５６の入力に接続される。反転器５６の出力は
また、論理ゲート５４の入力に接続される。論理ゲート
５２の第２出力は、論理ゲート５８の入力に接続され
る。論理ゲート５８の出力は、Ｄフリップ・フロップ４
４のＱ出力である。論理ゲート５４の第２出力は、論理
ゲート６０の入力に接続される。論理ゲート６０の出力
は、Ｑ出力である。論理ゲート５８の第２出力はまた、
論理ゲート６０の入力に接続される。論理ゲート６０の
第２出力はまた、論理ゲート５８の入力に接続される。
最後に、論理ゲート５０の第２出力はまた、論理ゲート
５４の出力に接続される。制御電圧信号は、論理ゲート
５２への電源として入力される。

【００３０】フリップ・フロップ４４が動作して、この
実施例では降下端部であるクロック入力の活性遷移の
際、出力にデータをラッチする。Ｑ出力の立上がり（０
から１への）遷移に対し遅延を決定する経路は、ハッシ
ュマークで示されている。降下（１から０への）遷移に
対する経路は、肉太線で示されている。これらの遷移の
遅延は、選定されたゲートの電源レベルを変えることに
より、独立に制御することができる。例えば、論理ゲー
ト５２への電圧入力を増加させると、Ｑ出力の立上がり
遷移の遅延が減少するであろう。同様に、論理ゲート５
４または５８への電源電圧を増加させると、Ｑ出力の降
下遷移が急速化するであろう。論理ゲート５２への電源
入力は、制御電圧信号ＣＶとして示されている。論理ゲ
ート５４および５８への電源入力は、ＣＶへの点線で示
されており、Ｑ出力の降下遷移を急速化する場合の実施
例を示している。

【００３１】図６ａおよび図６ｂは、図５ａに示された
Ｄフリップ・フロップ４４に対する、代表的な回路の１
つの特定の実施例と、それに付随する波形の図面であ
る。図６ａを見ると分かるように、論理ゲート４８、５
２、および、５８の列が明確に示されている。これらの
論理ゲートのおのおのに用いられる回路は、図５ａに示
された他の論理ゲートにも用いられる。ヒ化ガリウム
（ＧａＡｓ）エミッタ・アース・ヘテロ接合の集積化さ
れた注入形論理装置（「ＨＩ² Ｌ」）は、ＶＤＲ１２お
よびＶＤＲ２６のＤフリップ・フロップを実施するの
に、特に適している。

【００３２】図５ｂ、図６ａおよび図６ｂは、本発明を
ＨＩ² Ｌ論理装置で実施する場合を示す。図面に示され
ているように、Ｄフリップ・フロップ４４の論理ゲート
のおのおのは、アースに（または、共通に）接続された
エミッタを備えたトランジスタを有する。各トランジス
タのベースは、抵抗器を通して、電源に接続され、そし
て、各論理ゲートの入力はトランジスタのベースを通
る。さらに、各論理ゲートの出力は、トランジスタのコ
レクタに接続されたダイオードを通る。論理ゲートのお
のおのの電源電圧Ｖ_CC1 、Ｖ_CC2 およびＶ_CC3 を変える
ことにより、立上がり時間、および、フリップ・フロッ
プを通る伝搬遅延を調節することができる。例えば、論
理ゲート５２の電源Ｖ_CC2 を増加させると、Ｖ₁ で示さ
れている論理ゲート４８の出力における、立上がり時間
が減少し、そして、論理ゲート５２を通る際の伝搬遅延
が減少する。このことは、図６ｂのＶ₁ およびＶ₂ の波
形で示されている。その結果、Ｑ出力での立上がり遷移
の遅延が減少するであろう。論理ゲート４８のトランジ
スタがオンである時、論理ゲート５２の入力に付随する
静電容量に対する低インピーダンス放電路が得られるか
ら、Ｖ₁ 降下時間はＶ _CC1 に事実上無関係である。同様
に、図５ａの論理ゲート５４、または、図５ａおよび図
６の論理ゲート５６（または両方）に供給される電圧が
増加すると、Ｑ出力において降下遷移を急速化するであ
ろう。立上がりクロック遷移の後のＶ₂の立上がり端部
は、図６ａの中で接続される時、反転器の動作を正しく
示す。けれども、図５ａのフリップ・フロップの中に接
続される時、そのフリップ・フロップの他の回路と一緒
に、降下クロック遷移の直後にのみ、Ｖ₂ が変化でき
る。次の降下クロック遷移まで、フリップ・フロップの
機能がデータをラッチし、そして、保持するべきである
時、このことが必要である。

【００３３】前記で説明されたように、特定の論理ゲー
トに対する電源は、図１の増幅器３２により、制御電圧
信号出力に接続することができる。したがって、例え
ば、論理ゲート５２に対する電圧源としての制御電圧信
号の場合、図３ａの第１組の波形に示されているよう
に、もし立上がり端部の遅延が降下端部の遅延より大き
いならば、正のパルスが発生され、そして、低域フィル
タ３０に送られるであろう。正のエラー電圧が増幅器３
２の出力に生じ、その結果、制御電圧がさらに正にな
り、立上がり端部の遅延が小さくなり、パルスが細くな
り、エラー電圧が小さくなる。平衡が達成されるまで、
このことが継続し、そして、平衡が達成される時、立上
がり遅延と降下遅延とがほぼ等しくなり、そして、歪み
が最小になるなずである。

【００３４】図７は、本発明による直接ディジタル合成
装置６２のブロック線図である。図７に示されているよ
うに、プロセッサ６４は、正弦波ルック・アップ・テー
ブル・メモリ６６と、装置クロック６８と、変換クロッ
ク１５とに接続される。変換クロック１５および正弦波
ルック・アップ・テーブル・メモリ６６は、ディジタル
・アナログ変換器１０に接続される。ディジタル・アナ
ログ変換器１０は、前記で説明されたように動作する。
プロセッサ６４は、装置クロック６８により発生される
クロック信号が、選定された周波数に分割されるよう
に、変換クロック１５を制御する。この選定された周波
数、すなわち、変換周波数は、変換クロック１５によ
り、ＤＡＣ１０に出力される。プロセッサ６４はまた、
正弦波ルック・アップ・テーブル・メモリ６６を呼び出
す。

【００３５】正弦波ルック・アップ・テーブル・メモリ
６６は、正弦波を再構成するために、正弦波形に関する
情報を有する。この情報は、正弦波データ点の形をして
おり、そして、プロセッサ６４の制御の下で、ディジタ
ル・アナログ変換器１０に出力される。その後、ディジ
タル・アナログ変換器１０は再構成を行い、そして、ア
ナログ正弦波を出力する。

【００３６】要約をすれば、歪みが最小であるディジタ
ル・アナログ変換器のための方法と装置が得られる。こ
の方法と装置では、可変遅延レジスタからのスキュ誘起
歪みに基づいて、制御電圧信号が発生される。この制御
電圧信号を用いて、スキュ誘起歪みが最小になるよう
に、立上がり時間または降下時間、および、伝搬遅延が
調整される。ＤＡＣを組み込んだ直接ディジタル合成装
置がまた開示される。

【００３７】本発明およびその利点が詳細に説明された
けれども、本発明の範囲内において、種々の変更および
種々の置き換えの可能であることはすぐに理解されるで
あろう。

【００３８】以上の説明に関して更に以下の項を開示す
る。 （１） ディジタル入力信号に基づいてアナログ出力信
号を発生するように動作することができ、かつ、スイッ
チング閾値により特徴づけられる、複数個のディジタル
・アナログ変換器セルと、制御電圧信号を発生するよう
に動作することができるエラ−信号回路と、ディジタル
入力信号をラッチするように動作することができ、か
つ、前記ラッチされたディジタル入力信号が立上がり端
部および降下端部により特徴づけられ、かつ、前記立上
がり端部および降下端部が前記スイッチング閾値を事実
上同時に横切るように前記制御電圧信号により制御され
る、第１可変遅延レジスタと、を有する、ディジタル・
アナログ変換器。

【００３９】（２） 第１項記載の変換器において、ヒ
化ガリウムのエミッタ・アース・ヘテロ接合の集積化さ
れた注入形論理装置を用いて製造される、前記変換器。 （３） 第１項記載の変換器において、前記エラ−信号
回路が制御ディジタル信号に基づいてアナログ制御信号
を発生するように動作することができ、かつ、前記スイ
ッチング閾値により特徴づけられる、複数個の制御ディ
ジタル・アナログ変換器セルと、基準信号と、前記アナ
ログ制御信号と前記基準信号との間の差に基づいて制御
電圧信号を発生するように動作することが可能な差動増
幅器と、前記制御ディジタル信号をラッチするように動
作することができ、かつ、ラッチされた前記制御ディジ
タル信号が立上がり端部および降下端部により特徴づけ
られ、かつ、前記立上がり端部および降下端部が前記ス
イッチング閾値を事実上同時に横切るように前記制御電
圧信号により制御される、第２可変遅延レジスタと、を
有する、前記変換器。

【００４０】（４） 第３項記載の変換器において、前
記複数個の制御セルが等しい重みの２個の制御セルを有
し、前記第２可変遅延レジスタが前記２個の制御セルに
対する前記制御ディジタル信号をラッチするための２個
のラッチを有し、前記制御ディジタル信号が前記ラッチ
に対する同位相の論理高レベル入力と論理低レベル入力
との交代するパターンである、前記変換器。

【００４１】（５） 第３項記載の変換器において、前
記複数個の制御セルが等しい重みの２個の制御セルを有
し、前記第２可変遅延レジスタが前記２個の制御セルに
対する前記制御ディジタル信号をラッチするための２個
のラッチを有し、前記制御ディジタル信号が前記ラッチ
に対する反対位相の論理高レベル入力と論理低レベル入
力の交代するパターンである、前記変換器。

【００４２】（６） 第３項記載の変換器において、前
記基準信号を発生するために前記エラー信号回路がディ
ジタル・アナログ変換器セルをさらに有する、前記変換
器。 （７） 第３項記載の変換器において、前記エラー信号
回路が前記制御セルと前記差動増幅器との間に低域フィ
ルタをさらに有し、かつ、前記低域フィルタが前記アナ
ログ制御信号に対しフィルタ作用を行うように動作する
ことができる、前記変換器。 （８） 第３項記載の変換器において、ヒ化ガリウム・
エミッタ・アース・ヘテロ接合の集積化された注入形論
理装置を用いて製造される、前記変換器。

【００４３】（９） 第１項記載の変換器において、前
記第１可変遅延レジスタが複数個のラッチを有し、か
つ、前記ラッチのおのおのの１つが前記ディジタル・ア
ナログ変換器セルのおのおのの１つに付随する、前記変
換器。

【００４４】（１０） 発生されるべき正弦波の周波数
を決定するように動作することが可能なプロセッサと、
前記プロセッサに接続され、かつ、変換周波数クロック
信号を発生するように動作することが可能な、変換クロ
ックと、前記プロセッサに接続され、かつ、正弦波の再
構成のためのデータを有する、正弦波ルック・アップ・
テーブル・メモリと、前記変換クロックおよび前記正弦
波ルック・アップ・テーブル・メモリに接続され、か
つ、前記変換周波数クロック信号および正弦波の再構成
のための前記データに基づいて決定された周波数の正弦
波を発生するように動作することが可能な、ディジタル
・アナログ変換器と、を有し、かつ、前記変換器がディ
ジタル入力信号に基づいてアナログ出力信号を発生する
ように動作することができ、かつ、前記スイッチング閾
値により特徴づけられる、複数個のディジタル・アナロ
グ変換器セルと、制御電圧信号を発生するように動作す
ることが可能なエラー信号回路と、前記ディジタル入力
信号をラッチするように動作することができ、かつ、ラ
ッチされた前記ディジタル入力信号が立上がり端部およ
び降下端部により特徴づけられ、かつ、前記立上がり端
部および降下端部が前記スイッチング閾値を事実上同時
に横切るように前記制御電圧信号により制御される、第
１可変遅延レジスタと、を有する、正弦波を発生するた
めの直接ディジタル合成装置。

【００４５】（１１） 第１０項記載の装置において、
ヒ化ガリウム・エミッタ・アース・ヘテロ接合の集積化
された注入形論理装置を用いて製造される、前記装置。 （１２） 第１０項記載の装置において、前記エラー信
号回路が制御ディジタル信号に基づいてアナログ制御信
号を発生するように動作することができ、かつ、前記ス
イッチング閾値により特徴づけられる、複数個の制御デ
ィジタル・アナログ変換器セルと、基準信号と、前記ア
ナログ制御信号と前記基準信号との間の差に基づいて制
御電圧信号を発生するように動作することが可能な差動
増幅器と、前記制御ディジタル信号をラッチするように
動作することができ、かつ、ラッチされた前記制御ディ
ジタル信号が立上がり端部および降下端部により特徴づ
けられ、かつ、前記立上がり端部および降下端部が前記
スイッチング閾値を事実上同時に横切るように前記制御
電圧信号により制御される、第２可変遅延レジスタと、
を有する、前記装置。

【００４６】（１３） 第１２項記載の装置において、
前記複数個の制御セルが等しい重みの２個の制御セルを
有し、前記第２可変遅延レジスタが前記２個の制御セル
に対する前記制御ディジタル信号をラッチするための２
個のラッチを有し、前記制御ディジタル信号が前記ラッ
チに対し同位相の論理高レベル入力と論理低レベル入力
の交代するパターンである、前記装置。

【００４７】（１４） 第１２項記載の装置において、
前記複数個の制御セルが等しい重みの２個の制御セルを
有し、前記第２可変遅延レジスタが前記２個の制御セル
に対する前記制御ディジタル信号をラッチするための２
個のラッチを有し、前記制御ディジタル信号が前記ラッ
チに対し反対位相の論理高レベル入力と論理低レベル入
力の交代するパターンである、前記装置。

【００４８】（１５） 第１２項記載の装置において、
前記基準信号を発生するために前記エラー信号回路が基
準ディジタル・アナログ変換器セルをさらに有する、前
記装置。 （１６） 第１２項記載の装置において、前記エラー信
号回路が前記制御セルと前記差動増幅器との間に低域フ
ィルタをさらに有し、かつ、前記低域フィルタが前記ア
ナログ制御信号に対しフィルタ作用を行うように動作す
ることができる、前記装置。 （１７） 第１２項記載の装置において、前記エラー信
号回路が前記差動増幅器に接続された低域フィルタをさ
らに有し、それにより、前記低域フィルタによるフィル
タ作用の後、前記制御電圧信号が発生される、前記装
置。

【００４９】（１８） ディジタル入力信号を第１可変
遅延レジスタにラッチする段階を有し、かつ、前記ラッ
チされたディジタル入力信号が立上がり端部および降下
端部により特徴づけられ、かつ、複数個のアナログ・デ
ィジタル変換器セルの中の前記ディジタル入力信号に基
づいてアナログ出力信号を発生する段階を有し、かつ、
前記セルがスイッチング閾値により特徴づけられ、か
つ、エラー信号回路の中に制御電圧信号を発生する段階
と、前記立上がり端部および降下端部が前記スイッチン
グ閾値を事実上同時に横切るように前記第１可変遅延レ
ジスタを前記制御電圧信号で制御する段階と、を有す
る、ディジタル信号をアナログ信号に変換する方法。

【００５０】（１９） 第１８項記載の方法において、
制御電圧信号を発生する前記段階が制御ディジタル信号
を第２可変遅延レジスタにラッチする段階を有し、か
つ、前記ラッチされた制御ディジタル信号が立上がり端
部および降下端部により特徴づけられ、かつ、複数個の
制御ディジタル・アナログ変換器セルの中の前記制御デ
ィジタル信号に基づいてアナログ制御信号を発生する段
階を有し、かつ、前記制御セルが前記スイッチング閾値
により特徴づけられ、かつ、基準信号を発生する段階
と、前記アナログ制御信号と前記基準信号との間の差に
基づいて前記制御電圧信号を発生する段階と、前記立上
がり端部および降下端部が前記スイッチング閾値を事実
上同時に横切るように前記第２可変遅延レジスタを前記
制御電圧信号で制御する段階と、を有する、前記方法。

【００５１】（２０） 第１９項記載の方法において、
ラッチする前記段階が２個のラッチの中の論理高レベル
と論理低レベルとの交代するパターンを同じ位相でラッ
チする段階を有する、前記方法。 （２１） 第１９項記載の方法において、ラッチする前
記段階が２個のラッチの中の論理高レベルと論理低レベ
ルとの交代するパターンを反対の位相でラッチする段階
を有する、前記方法。

【００５２】（２２） ディジタル・アナログ変換器１
０、および、その変換の方法が得られる。この変換器お
よび変換の方法では、複数個のディジタル・アナログ変
換器セル１６が、ディジタル入力信号に基づきアナログ
出力信号を発生する。これらのセルはスイッチング閾値
により特徴づけられる。エラ−信号回路２２は、第１可
変遅延レジスタ１２を制御するための制御電圧信号を発
生する。第１可変遅延レジスタ１２によりラッチされた
信号は、立上がり端部および降下端部により特徴づけら
れる。立上がり端部および降下端部がスイッチング閾値
を事実上同時に横切るように、第１可変遅延レジスタ１
２が制御電圧信号により制御される。

【図面の簡単な説明】

【図１】本発明による最小の歪みを有するディジタル・
アナログ変換器の１つの実施例のブロック線図。

【図２】本発明による制御ＤＡＣセルおよびそれに付随
する可変遅延レジスタの１つの実施例のブロック線図。

【図３】波形の図であって、ａはグリッチ歪みを表す波
形の図、ｂは理想的な整合の場合を表す波形の図。

【図４】パルス幅の歪みを表す波形の図。

【図５】本発明による可変遅延レジスタのラッチの１つ
の特定の実施例の図であって、ａは１つのラッチの図、
ｂはＨＩ² Ｌゲートの詳細図。

【図６】本発明による反転器の１つの特定の実施例の図
であって、ａは反転器の実施例の図、ｂはそれに付随す
る波形の図。

【図７】本発明による直接ディジタル合成装置のブロッ
ク線図。

【符号の説明】

１６ ディジタル・アナログ変換器セル ２２ エラー信号回路 １２ 第１可変遅延レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ディジタル入力信号に基づいてアナログ
   出力信号を発生するように動作することができ、かつ、
   スイッチング閾値により特徴づけられる、複数個のディ
   ジタル・アナログ変換器セルと、 制御電圧信号を発生するように動作することができるエ
   ラ−信号回路と、 ディジタル入力信号をラッチするように動作することが
   でき、かつ、前記ラッチされたディジタル入力信号が立
   上がり端部および降下端部により特徴づけられ、かつ、
   前記立上がり端部および降下端部が前記スイッチング閾
   値を事実上同時に横切るように前記制御電圧信号により
   制御される、第１可変遅延レジスタと、を有する、ディ
   ジタル・アナログ変換器。
2. 【請求項２】 ディジタル入力信号を第１可変遅延レジ
   スタにラッチする段階を有し、かつ、前記ラッチされた
   ディジタル入力信号が立上がり端部および降下端部によ
   り特徴づけられ、かつ、 複数個のアナログ・ディジタル変換器セルの中の前記デ
   ィジタル入力信号に基づいてアナログ出力信号を発生す
   る段階を有し、かつ、前記セルがスイッチング閾値によ
   り特徴づけられ、かつ、 エラー信号回路の中に制御電圧信号を発生する段階と、 前記立上がり端部および降下端部が前記スイッチング閾
   値を事実上同時に横切るように前記第１可変遅延レジス
   タを前記制御電圧信号で制御する段階と、 を有する、ディジタル信号をアナログ信号に変換する方
   法。